JPH11232896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11232896A JPH11232896A JP10034618A JP3461898A JPH11232896A JP H11232896 A JPH11232896 A JP H11232896A JP 10034618 A JP10034618 A JP 10034618A JP 3461898 A JP3461898 A JP 3461898A JP H11232896 A JPH11232896 A JP H11232896A
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Abstract
(57)【要約】
【課題】 テストモード時に使用されるデータ入出力端
子の数が少なくて済む半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭにおいて、判定回路５１，５２
は、４つのメモリセルＭＣから並列に読出されたデータ
信号の一致／不一致をスペアメモリセルによる置換単位
ごとに判定し、判定結果に応じた２組のデータ信号を出
力する。順次出力回路１は、判定回路５１，５２から出
力された２組のデータ信号を一定時間ずつ順次出力させ
る。判定回路５１，５２の２組の出力信号に応じた２ビ
ットのデータを１つのデータ入出力端子３６．１に出力
させることができる。
子の数が少なくて済む半導体記憶装置を提供する。 【解決手段】 ＤＲＡＭにおいて、判定回路５１，５２
は、４つのメモリセルＭＣから並列に読出されたデータ
信号の一致／不一致をスペアメモリセルによる置換単位
ごとに判定し、判定結果に応じた２組のデータ信号を出
力する。順次出力回路１は、判定回路５１，５２から出
力された２組のデータ信号を一定時間ずつ順次出力させ
る。判定回路５１，５２の２組の出力信号に応じた２ビ
ットのデータを１つのデータ入出力端子３６．１に出力
させることができる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、複数のデータ入出力端子を予め定められた
データ入出力端子に縮退させるテストモードを有する半
導体記憶装置に関する。
関し、特に、複数のデータ入出力端子を予め定められた
データ入出力端子に縮退させるテストモードを有する半
導体記憶装置に関する。
【０００２】
【従来の技術】図５は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブ
ロック図である。
クセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブ
ロック図である。
【０００３】図５を参照して、このＤＲＡＭは、制御信
号入力端子３１〜３３，３５、アドレス信号入力端子群
３４、データ入出力端子３６．１〜３６．ｎ（ただし、
ｎは４以上の整数である）、接地端子３７および電源端
子３８を備える。また、このＤＲＡＭは、クロック発生
回路３９、行および列アドレスバッファ４０、行デコー
ダ４１、列デコーダ４２、冗長列デコーダ４３、メモリ
マット４４、書込回路４８および読出回路４９を備え、
メモリマット４４はメモリアレイ４５、冗長メモリアレ
イ４６およびセンスリフレッシュアンプ＋入出力制御回
路４７を含む。
号入力端子３１〜３３，３５、アドレス信号入力端子群
３４、データ入出力端子３６．１〜３６．ｎ（ただし、
ｎは４以上の整数である）、接地端子３７および電源端
子３８を備える。また、このＤＲＡＭは、クロック発生
回路３９、行および列アドレスバッファ４０、行デコー
ダ４１、列デコーダ４２、冗長列デコーダ４３、メモリ
マット４４、書込回路４８および読出回路４９を備え、
メモリマット４４はメモリアレイ４５、冗長メモリアレ
イ４６およびセンスリフレッシュアンプ＋入出力制御回
路４７を含む。
【０００４】クロック発生回路３９は、制御信号入力端
子３１〜３３を介して外部から与えられる信号／ＲＡ
Ｓ，／ＣＡＳ，／Ｗに基づいて所定の動作モードを選択
し、ＤＲＡＭ全体を制御する。
子３１〜３３を介して外部から与えられる信号／ＲＡ
Ｓ，／ＣＡＳ，／Ｗに基づいて所定の動作モードを選択
し、ＤＲＡＭ全体を制御する。
【０００５】行および列アドレスバッファ４０は、アド
レス信号入力端子群３４を介して外部から与えられるア
ドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数である）に
基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレ
ス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜
ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ４１
および列デコーダ４２に与える。
レス信号入力端子群３４を介して外部から与えられるア
ドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数である）に
基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレ
ス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜
ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ４１
および列デコーダ４２に与える。
【０００６】メモリアレイ４５および冗長メモリアレイ
４６の各々は、それぞれが１ビットのデータを記憶する
複数のメモリセルを含む。複数のメモリセルはＭ個（た
だし、Ｍは２以上の整数である）ずつグループ化され、
各グループは行アドレスおよび列アドレスによって決定
される所定のアドレスに配置される。メモリアレイ４５
と４６は、共通の行アドレスを有する。
４６の各々は、それぞれが１ビットのデータを記憶する
複数のメモリセルを含む。複数のメモリセルはＭ個（た
だし、Ｍは２以上の整数である）ずつグループ化され、
各グループは行アドレスおよび列アドレスによって決定
される所定のアドレスに配置される。メモリアレイ４５
と４６は、共通の行アドレスを有する。
【０００７】行デコーダ４１は、行および列アドレスバ
ッファ４０から与えられた行アドレス信号ＲＡ０〜ＲＡ
ｉに応答して、メモリアレイ４５，４６の行アドレスを
指定する。列デコーダ４２は、行および列アドレスバッ
ファ４０から与えられた列アドレス信号Ｃ０〜ＣＡｉに
応答して、メモリアレイ４５の列アドレスを指定する。
ッファ４０から与えられた行アドレス信号ＲＡ０〜ＲＡ
ｉに応答して、メモリアレイ４５，４６の行アドレスを
指定する。列デコーダ４２は、行および列アドレスバッ
ファ４０から与えられた列アドレス信号Ｃ０〜ＣＡｉに
応答して、メモリアレイ４５の列アドレスを指定する。
【０００８】列デコーダ４２および冗長列デコーダ４３
内には、メモリアレイ４５のうちの不良なメモリセルを
含む列アドレスおよびその列アドレスを置換される冗長
メモリアレイ４６の列アドレスをプログラムするための
ヒューズ群（図示せず）が設けられている。ヒューズ群
によってプログラムされた不良な列アドレスに対応する
列アドレス信号ＣＡ０〜ＣＡｉが入力された場合は、列
デコーダ４２はその列アドレスを指定せず、冗長列デコ
ーダ４３はその列アドレスの代わりにプログラムされた
冗長メモリアレイ４６の列アドレスを指定する。すなわ
ち、メモリアレイ４４内の不良メモリセルを含む不良メ
モリセル列は、冗長メモリアレイ４６の正常なメモリセ
ル列と置換される。
内には、メモリアレイ４５のうちの不良なメモリセルを
含む列アドレスおよびその列アドレスを置換される冗長
メモリアレイ４６の列アドレスをプログラムするための
ヒューズ群（図示せず）が設けられている。ヒューズ群
によってプログラムされた不良な列アドレスに対応する
列アドレス信号ＣＡ０〜ＣＡｉが入力された場合は、列
デコーダ４２はその列アドレスを指定せず、冗長列デコ
ーダ４３はその列アドレスの代わりにプログラムされた
冗長メモリアレイ４６の列アドレスを指定する。すなわ
ち、メモリアレイ４４内の不良メモリセルを含む不良メ
モリセル列は、冗長メモリアレイ４６の正常なメモリセ
ル列と置換される。
【０００９】センスリフレッシュアンプ＋入出力制御回
路４７は、行デコーダ４１および列デコーダ４２（また
は冗長列デコーダ４３）によって指定されたアドレスの
Ｍ個のメモリセルの各々をデータ入出力線対ＩＯＰ１〜
ＩＯＰＭの一端に接続する。デコーダ４２，４３および
メモリマット４４は、ｎ／Ｍ＝Ｎ組（ただし、Ｎは２以
上の整数である）設けられる。
路４７は、行デコーダ４１および列デコーダ４２（また
は冗長列デコーダ４３）によって指定されたアドレスの
Ｍ個のメモリセルの各々をデータ入出力線対ＩＯＰ１〜
ＩＯＰＭの一端に接続する。デコーダ４２，４３および
メモリマット４４は、ｎ／Ｍ＝Ｎ組（ただし、Ｎは２以
上の整数である）設けられる。
【００１０】データ入出力線対ＩＯＰ１〜ＩＯＰ１ｎの
他端は、書込回路４８および読出回路４９に接続され
る。書込回路４８は、書込モード時に、制御信号入力端
子３３を介して外部から与えられる信号／Ｗに応答し
て、データ入出力端子３６．１〜３６ｎから入力された
データをデータ入出力線対ＩＯＰ１〜ＩＯＰｎを介して
選択されたｎ個のメモリセルに与える。読出回路４９
は、読出モード時に、制御信号入力端子３５から入力さ
れる信号／ＯＥに応答して、選択されたｎ個のメモリセ
ルからの読出データをデータ入出力端子３６．１〜３
６．ｎに出力する。
他端は、書込回路４８および読出回路４９に接続され
る。書込回路４８は、書込モード時に、制御信号入力端
子３３を介して外部から与えられる信号／Ｗに応答し
て、データ入出力端子３６．１〜３６ｎから入力された
データをデータ入出力線対ＩＯＰ１〜ＩＯＰｎを介して
選択されたｎ個のメモリセルに与える。読出回路４９
は、読出モード時に、制御信号入力端子３５から入力さ
れる信号／ＯＥに応答して、選択されたｎ個のメモリセ
ルからの読出データをデータ入出力端子３６．１〜３
６．ｎに出力する。
【００１１】図６は、図５に示したＤＲＡＭのメモリマ
ット４４の構成を示す一部省略した回路ブロック図であ
る。ただし、図面および説明の簡単化のため、Ｍ＝２と
する。
ット４４の構成を示す一部省略した回路ブロック図であ
る。ただし、図面および説明の簡単化のため、Ｍ＝２と
する。
【００１２】図６を参照して、メモリアレイ４５は、行
列状に配列された複数のメモリセルＭＣと、各行に対応
して設けられたワード線ＷＬと、各列に対応して設けら
れたビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣ
は、アクセス用のＮチャネルＭＯＳトランジスタと情報
記憶用のキャパシタとを含む周知のものである。
列状に配列された複数のメモリセルＭＣと、各行に対応
して設けられたワード線ＷＬと、各列に対応して設けら
れたビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣ
は、アクセス用のＮチャネルＭＯＳトランジスタと情報
記憶用のキャパシタとを含む周知のものである。
【００１３】冗長メモリアレイ４６は、列の数がメモリ
アレイ４５よりも少ないことを除けば、メモリアレイ４
５と同じ構成である。メモリアレイ４５と冗長メモリア
レイ４６は同じ行数を有し、ワード線ＷＬはメモリアレ
イ４５と冗長メモリアレイ４６とで共用されている。
アレイ４５よりも少ないことを除けば、メモリアレイ４
５と同じ構成である。メモリアレイ４５と冗長メモリア
レイ４６は同じ行数を有し、ワード線ＷＬはメモリアレ
イ４５と冗長メモリアレイ４６とで共用されている。
【００１４】センスリフレッシュアンプ＋入出力制御回
路４７は、各列に対応して設けられたセンスリフレッシ
ュアンプＳＡおよび列選択ゲートＣＳＧと、２組のデー
タ入出力線対ＩＯＰ１，ＩＯＰ２とを含む。データ入出
力線対ＩＯＰ１，ＩＯＰ２は、それぞれデータ入出力線
ＩＯ１，／ＩＯ１；ＩＯ２，／ＩＯ２を含む。列選択ゲ
ートＣＳＧは、２つのＮチャネルＭＯＳトランジスタを
含む。
路４７は、各列に対応して設けられたセンスリフレッシ
ュアンプＳＡおよび列選択ゲートＣＳＧと、２組のデー
タ入出力線対ＩＯＰ１，ＩＯＰ２とを含む。データ入出
力線対ＩＯＰ１，ＩＯＰ２は、それぞれデータ入出力線
ＩＯ１，／ＩＯ１；ＩＯ２，／ＩＯ２を含む。列選択ゲ
ートＣＳＧは、２つのＮチャネルＭＯＳトランジスタを
含む。
【００１５】ビット線対ＢＬ，／ＢＬ、センスリフレッ
シュアンプＳＡおよび列選択ゲートＣＳＧは予め置換単
位（図では２組単位）でグループ化されており、各置換
単位グループのビット線対ＢＬ，／ＢＬは対応のセンス
リフレッシュアンプＳＡおよび列選択ゲートＣＳＧを介
してデータ入出力線対ＩＯ１，／ＩＯ１またはＩＯ２，
／ＩＯ２に接続されている。
シュアンプＳＡおよび列選択ゲートＣＳＧは予め置換単
位（図では２組単位）でグループ化されており、各置換
単位グループのビット線対ＢＬ，／ＢＬは対応のセンス
リフレッシュアンプＳＡおよび列選択ゲートＣＳＧを介
してデータ入出力線対ＩＯ１，／ＩＯ１またはＩＯ２，
／ＩＯ２に接続されている。
【００１６】メモリアレイ４５の各置換単位グループに
１本ずつ列選択線ＣＳＬが設けられる。その置換単位グ
ループの列選択線ＣＳＬが列デコーダ４２によって選択
されると、その列選択線ＣＳＬに接続された２組の列選
択ゲートＣＳＧが導通状態になり、そのグループの２組
のビット線対ＢＬ，／ＢＬがデータ入出力線対ＩＯ１，
／ＩＯ１；ＩＯ２，／ＩＯ２に接続される。
１本ずつ列選択線ＣＳＬが設けられる。その置換単位グ
ループの列選択線ＣＳＬが列デコーダ４２によって選択
されると、その列選択線ＣＳＬに接続された２組の列選
択ゲートＣＳＧが導通状態になり、そのグループの２組
のビット線対ＢＬ，／ＢＬがデータ入出力線対ＩＯ１，
／ＩＯ１；ＩＯ２，／ＩＯ２に接続される。
【００１７】冗長メモリアレイ４６の各置換単位グルー
プに１本ずつスペア列選択線ＳＣＳＬが設けられる。そ
の置換単位グループのスペア列選択線ＳＣＳＬが冗長列
デコーダ４３によって選択されると、そのスペア列選択
線ＳＣＳＬに接続された２組の列選択ゲートＣＳＧが導
通状態になり、そのグループの２組のビット線対ＢＬ，
／ＢＬがデータ入出力線対ＩＯ１，／ＩＯ１；ＩＯ２，
／ＩＯ２に接続される。
プに１本ずつスペア列選択線ＳＣＳＬが設けられる。そ
の置換単位グループのスペア列選択線ＳＣＳＬが冗長列
デコーダ４３によって選択されると、そのスペア列選択
線ＳＣＳＬに接続された２組の列選択ゲートＣＳＧが導
通状態になり、そのグループの２組のビット線対ＢＬ，
／ＢＬがデータ入出力線対ＩＯ１，／ＩＯ１；ＩＯ２，
／ＩＯ２に接続される。
【００１８】図６のメモリアレイ４５、冗長メモリアレ
イ４６、およびセンスリフレッシュアンプ＋入出力制御
回路４７は、Ｎ＝ｎ／２組設けられる。ｎ個のメモリセ
ルＭＣのグループには、ｎ／２本の列選択線ＣＳＬが設
けられる。ｎ個のメモリセルＭＣのグループを選択する
ため、ｎ／２本の列選択線ＣＳＬが同時に選択される。
ｎ／２本の列選択線ＣＳＬのうちの不良なメモリセルＭ
Ｃを含む置換単位グループに対応する列選択線ＣＳＬ
が、スペア列選択線ＳＣＳＬと置換される。
イ４６、およびセンスリフレッシュアンプ＋入出力制御
回路４７は、Ｎ＝ｎ／２組設けられる。ｎ個のメモリセ
ルＭＣのグループには、ｎ／２本の列選択線ＣＳＬが設
けられる。ｎ個のメモリセルＭＣのグループを選択する
ため、ｎ／２本の列選択線ＣＳＬが同時に選択される。
ｎ／２本の列選択線ＣＳＬのうちの不良なメモリセルＭ
Ｃを含む置換単位グループに対応する列選択線ＣＳＬ
が、スペア列選択線ＳＣＳＬと置換される。
【００１９】次に、図５および図６で示したＤＲＡＭの
動作について簡単に説明する。書込モード時において
は、列デコーダ４２が、列アドレス信号ＣＡ０〜ＣＡｉ
に応じたグループのｎ／２本の列選択線ＣＳＬを選択レ
ベルの「Ｈ」レベルに立上げてそのグループのｎ組の列
選択ゲートＣＳＧを導通させる。
動作について簡単に説明する。書込モード時において
は、列デコーダ４２が、列アドレス信号ＣＡ０〜ＣＡｉ
に応じたグループのｎ／２本の列選択線ＣＳＬを選択レ
ベルの「Ｈ」レベルに立上げてそのグループのｎ組の列
選択ゲートＣＳＧを導通させる。
【００２０】書込回路４８は、信号／Ｗに応答して、デ
ータ入出力端子３６．１〜３６．ｎからの書込データを
データ入出力線対ＩＯＰ１〜ＩＯＰｎを介して選択され
たグループのｎ組のビット線対ＢＬ，／ＢＬに与える。
次いで、行デコーダ４１が、行アドレス信号ＲＡ０〜Ｒ
Ａｉに応じた行のワード線ＷＬを選択レベルの「Ｈ」レ
ベルに立上げ、その行のメモリセルＭＣを活性化させ
る。活性化されたメモリセルＭＣには、対応のビット線
対ＢＬ，／ＢＬのデータが電荷量の形態で書込まれる。
ータ入出力端子３６．１〜３６．ｎからの書込データを
データ入出力線対ＩＯＰ１〜ＩＯＰｎを介して選択され
たグループのｎ組のビット線対ＢＬ，／ＢＬに与える。
次いで、行デコーダ４１が、行アドレス信号ＲＡ０〜Ｒ
Ａｉに応じた行のワード線ＷＬを選択レベルの「Ｈ」レ
ベルに立上げ、その行のメモリセルＭＣを活性化させ
る。活性化されたメモリセルＭＣには、対応のビット線
対ＢＬ，／ＢＬのデータが電荷量の形態で書込まれる。
【００２１】読出モード時においては、各ビット線対Ｂ
Ｌ，／ＢＬ間の電位がイコライズされた後、行デコーダ
４１は、行アドレス信号ＲＡ０〜ＲＡｉに対応する行の
ワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。
ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセ
ルＭＣのデータに応じて微小量だけ変化する。次いで、
センスリフレッシュアンプＳＡが活性化されて、ビット
線ＢＬ，／ＢＬのうちの電位の高い方のビット線が電源
電位Ｖｃｃまで引上げられ、他方のビット線が接地電位
ＧＮＤまで引下げられる。
Ｌ，／ＢＬ間の電位がイコライズされた後、行デコーダ
４１は、行アドレス信号ＲＡ０〜ＲＡｉに対応する行の
ワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。
ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセ
ルＭＣのデータに応じて微小量だけ変化する。次いで、
センスリフレッシュアンプＳＡが活性化されて、ビット
線ＢＬ，／ＢＬのうちの電位の高い方のビット線が電源
電位Ｖｃｃまで引上げられ、他方のビット線が接地電位
ＧＮＤまで引下げられる。
【００２２】次いで列デコーダ４２が、列アドレス信号
ＣＡ０〜ＣＡｉに対応するグループのｎ／２本の列選択
線ＣＳＬを選択レベルの「Ｈ」レベルに立上げて、その
グループのｎ組の列選択ゲートＣＳＧを導通させる。選
択されたグループのビット線対ＢＬ，／ＢＬのデータが
列選択ゲートＣＳＧおよびデータ入出力線対ＩＯ，／Ｉ
Ｏを介して読出回路４９に与えられる。読出回路４９
は、信号／ＯＥに応答して、ｎビットの読出データをデ
ータ入出力端子３６．１〜３６．ｎに出力する。
ＣＡ０〜ＣＡｉに対応するグループのｎ／２本の列選択
線ＣＳＬを選択レベルの「Ｈ」レベルに立上げて、その
グループのｎ組の列選択ゲートＣＳＧを導通させる。選
択されたグループのビット線対ＢＬ，／ＢＬのデータが
列選択ゲートＣＳＧおよびデータ入出力線対ＩＯ，／Ｉ
Ｏを介して読出回路４９に与えられる。読出回路４９
は、信号／ＯＥに応答して、ｎビットの読出データをデ
ータ入出力端子３６．１〜３６．ｎに出力する。
【００２３】列アドレス信号ＣＡ０〜ＣＡｉが不良メモ
リセルＭＣを含む列に対応する場合は、冗長メモリアレ
イ４６の列が不良メモリセルＭＣを含む列の代わりに選
択されるだけで、書込および読出動作は同様に行なわれ
る。
リセルＭＣを含む列に対応する場合は、冗長メモリアレ
イ４６の列が不良メモリセルＭＣを含む列の代わりに選
択されるだけで、書込および読出動作は同様に行なわれ
る。
【００２４】さて、このようなＤＲＡＭでは、ウェハ状
態でメモリアレイ４５の各メモリセルＭＣにデータの書
込および読出を行なって各メモリセルＭＣが正常である
か否かをテストし、不良なメモリセルＭＣを含む置換単
位グループに対応する列選択線ＣＳＬをスペア列選択線
ＳＣＳＬと置換する必要がある。しかし、テスト装置側
のデータ入出力端子の数に限りがあるため、データ入出
力端子３６．１〜３６．ｎの数の増加に伴って、１台の
テスト装置で同時にテストできるＤＲＡＭの数が減少
し、テストコストが増加してしまう。そこで、このよう
なＤＲＡＭには、１台のテスト装置で多くのＤＲＡＭを
テストできるように、１つのデータ入出力端子から置換
単位のメモリセルＭＣを同時にテストすることを可能と
するテストモード（以下、ＩＯ縮退モードと称す）が設
けられている。
態でメモリアレイ４５の各メモリセルＭＣにデータの書
込および読出を行なって各メモリセルＭＣが正常である
か否かをテストし、不良なメモリセルＭＣを含む置換単
位グループに対応する列選択線ＣＳＬをスペア列選択線
ＳＣＳＬと置換する必要がある。しかし、テスト装置側
のデータ入出力端子の数に限りがあるため、データ入出
力端子３６．１〜３６．ｎの数の増加に伴って、１台の
テスト装置で同時にテストできるＤＲＡＭの数が減少
し、テストコストが増加してしまう。そこで、このよう
なＤＲＡＭには、１台のテスト装置で多くのＤＲＡＭを
テストできるように、１つのデータ入出力端子から置換
単位のメモリセルＭＣを同時にテストすることを可能と
するテストモード（以下、ＩＯ縮退モードと称す）が設
けられている。
【００２５】図７は、そのようなＩＯ縮退モードで用い
られるＩＯ縮退回路の構成を示すブロック図である。以
下、図面および説明の簡単化のため、置換単位を２と
し、データ入出力端子の数ｎは４つとし、データ入出力
線対ＩＯ，／ＩＯは４組とする。また、各グループの４
つのメモリセルＭＣには、予め同一のデータが書込まれ
ているものとする。
られるＩＯ縮退回路の構成を示すブロック図である。以
下、図面および説明の簡単化のため、置換単位を２と
し、データ入出力端子の数ｎは４つとし、データ入出力
線対ＩＯ，／ＩＯは４組とする。また、各グループの４
つのメモリセルＭＣには、予め同一のデータが書込まれ
ているものとする。
【００２６】図７を参照して、このＩＯ縮退回路は、読
出回路４９内に設けられ、判定回路５１，５２を含む。
判定回路５１は、２組のデータ入出力線対ＩＯ１，／Ｉ
Ｏ１；ＩＯ２，／ＩＯ２にそれぞれ読出された２組のデ
ータ信号ＲＤ１，／ＲＤ１；ＲＤ２，／ＲＤ２が互いに
一致しているか否かを判定し、判定結果に応じたデータ
信号ＲＤＡ１，／ＲＤＡ１を出力する。
出回路４９内に設けられ、判定回路５１，５２を含む。
判定回路５１は、２組のデータ入出力線対ＩＯ１，／Ｉ
Ｏ１；ＩＯ２，／ＩＯ２にそれぞれ読出された２組のデ
ータ信号ＲＤ１，／ＲＤ１；ＲＤ２，／ＲＤ２が互いに
一致しているか否かを判定し、判定結果に応じたデータ
信号ＲＤＡ１，／ＲＤＡ１を出力する。
【００２７】詳しく説明すると判定回路５１は、図８に
示すように、ＰチャネルＭＯＳトランジスタ５３，５
４、ＮチャネルＭＯＳトランジスタ５５〜５８、ＮＯＲ
ゲート５９、ＮＡＮＤゲート６０〜６２およびインバー
タ６３を含む。ＰチャネルＭＯＳトランジスタ５３，５
４は、それぞれ電源電位ＶｃｃのラインとノードＮ５
１，５２との間に接続され、各々のゲートはともにリセ
ット信号／ＲＳＴを受ける。ＮチャネルＭＯＳトランジ
スタ５５，５６は、それぞれノードＮ５１，Ｎ５２と接
地電位ＧＮＤのラインとの間に接続され、各々のデータ
はデータ信号ＲＤ１，／ＲＤ１を受ける。ＮチャネルＭ
ＯＳトランジスタ５７，５８は、それぞれノードＮ５
１，Ｎ５２と接地電位ＧＮＤのラインとの間に接続さ
れ、各々のゲートがそれぞれデータ信号ＲＤ２，／ＲＤ
２を受ける。
示すように、ＰチャネルＭＯＳトランジスタ５３，５
４、ＮチャネルＭＯＳトランジスタ５５〜５８、ＮＯＲ
ゲート５９、ＮＡＮＤゲート６０〜６２およびインバー
タ６３を含む。ＰチャネルＭＯＳトランジスタ５３，５
４は、それぞれ電源電位ＶｃｃのラインとノードＮ５
１，５２との間に接続され、各々のゲートはともにリセ
ット信号／ＲＳＴを受ける。ＮチャネルＭＯＳトランジ
スタ５５，５６は、それぞれノードＮ５１，Ｎ５２と接
地電位ＧＮＤのラインとの間に接続され、各々のデータ
はデータ信号ＲＤ１，／ＲＤ１を受ける。ＮチャネルＭ
ＯＳトランジスタ５７，５８は、それぞれノードＮ５
１，Ｎ５２と接地電位ＧＮＤのラインとの間に接続さ
れ、各々のゲートがそれぞれデータ信号ＲＤ２，／ＲＤ
２を受ける。
【００２８】ＮＯＲゲート５９は、ノードＮ５１，Ｎ５
２に現われる信号を受け、その出力はＮＡＮＤゲート６
１の一方入力ノードに直接入力されるとともにインバー
タ６３を介してＮＡＮＤゲート６２の一方入力ノードに
入力される。ＮＡＮＤゲート６０は、ノードＮ５１，Ｎ
５２に現われる信号を受け、その出力はＮＡＮＤゲート
６１，６２の他方入力ノードに入力される。ＮＡＮＤゲ
ート６１，６２の出力信号が判定回路５１の出力信号Ｒ
ＤＡ１，／ＲＤＡ１となる。
２に現われる信号を受け、その出力はＮＡＮＤゲート６
１の一方入力ノードに直接入力されるとともにインバー
タ６３を介してＮＡＮＤゲート６２の一方入力ノードに
入力される。ＮＡＮＤゲート６０は、ノードＮ５１，Ｎ
５２に現われる信号を受け、その出力はＮＡＮＤゲート
６１，６２の他方入力ノードに入力される。ＮＡＮＤゲ
ート６１，６２の出力信号が判定回路５１の出力信号Ｒ
ＤＡ１，／ＲＤＡ１となる。
【００２９】ＩＯ縮退モード時は、まずリセット信号／
ＲＳＴがパルス的に「Ｌ」レベルとなってノードＮ５
１，５２が「Ｈ」レベルに充電される。次いで、メモリ
セルＭＣのデータが読出され、読出データに応じたデー
タ信号ＲＤ１，／ＲＤ１，ＲＤ２，／ＲＤ２がそれぞれ
ＮチャネルＭＯＳトランジスタ５５〜５８のゲートに入
力される。
ＲＳＴがパルス的に「Ｌ」レベルとなってノードＮ５
１，５２が「Ｈ」レベルに充電される。次いで、メモリ
セルＭＣのデータが読出され、読出データに応じたデー
タ信号ＲＤ１，／ＲＤ１，ＲＤ２，／ＲＤ２がそれぞれ
ＮチャネルＭＯＳトランジスタ５５〜５８のゲートに入
力される。
【００３０】データ信号ＲＤ１，／ＲＤ１とＲＤ２，／
ＲＤ２が互いに一致している場合は、ノードＮ５１，Ｎ
５２の一方が「Ｈ」レベルとなり他方が「Ｌ」レベルと
なってゲート５９，６０の出力がそれぞれ「Ｌ」レベル
および「Ｈ」レベルとなり、信号ＲＤＡ１，／ＲＤＡ１
がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなる。
ＲＤ２が互いに一致している場合は、ノードＮ５１，Ｎ
５２の一方が「Ｈ」レベルとなり他方が「Ｌ」レベルと
なってゲート５９，６０の出力がそれぞれ「Ｌ」レベル
および「Ｈ」レベルとなり、信号ＲＤＡ１，／ＲＤＡ１
がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとなる。
【００３１】データ信号ＲＤ１，／ＲＤ１とＲＤ２，／
ＲＤ２が互いに一致していない場合は、ノードＮ５１，
Ｎ５２がともに「Ｌ」レベルとなってゲート５９，６０
の出力がともに「Ｈ」レベルとなり、信号ＲＤＡ１，／
ＲＤＡ１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルと
なる。
ＲＤ２が互いに一致していない場合は、ノードＮ５１，
Ｎ５２がともに「Ｌ」レベルとなってゲート５９，６０
の出力がともに「Ｈ」レベルとなり、信号ＲＤＡ１，／
ＲＤＡ１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルと
なる。
【００３２】判定回路５２は、判定回路５１と同様、２
組のデータ入出力線対ＩＯ３，／ＩＯ３；ＩＯ４，／Ｉ
Ｏ４にそれぞれ読出された２組のデータ信号ＲＤ３，／
ＲＤ３；ＲＤ４，／ＲＤ４が互いに一致しているか否か
を判定して判定結果に応じたデータ信号ＲＤＡ１，／Ｒ
ＤＡ１を出力する。
組のデータ入出力線対ＩＯ３，／ＩＯ３；ＩＯ４，／Ｉ
Ｏ４にそれぞれ読出された２組のデータ信号ＲＤ３，／
ＲＤ３；ＲＤ４，／ＲＤ４が互いに一致しているか否か
を判定して判定結果に応じたデータ信号ＲＤＡ１，／Ｒ
ＤＡ１を出力する。
【００３３】読出回路４９は、ＩＯ縮退モード時は、デ
ータ入出力線対ＩＯ１，／ＩＯ１のデータ信号ＲＤ１，
／ＲＤ１に応じたデータの代わりに、判定回路５１の出
力信号ＲＤＡ１，／ＲＤＡ１に応じたデータをデータ入
出力端子３６．１に出力する。また、読出回路４９は、
データ入出力線対ＩＯ３，／ＩＯ３のデータ信号ＲＤ
３，／ＲＤ３に応じたデータの代わりに、判定回路５２
の出力信号ＲＤＡ３，／ＲＤＡ３に応じたデータをデー
タ入出力端子３６．３に出力する。
ータ入出力線対ＩＯ１，／ＩＯ１のデータ信号ＲＤ１，
／ＲＤ１に応じたデータの代わりに、判定回路５１の出
力信号ＲＤＡ１，／ＲＤＡ１に応じたデータをデータ入
出力端子３６．１に出力する。また、読出回路４９は、
データ入出力線対ＩＯ３，／ＩＯ３のデータ信号ＲＤ
３，／ＲＤ３に応じたデータの代わりに、判定回路５２
の出力信号ＲＤＡ３，／ＲＤＡ３に応じたデータをデー
タ入出力端子３６．３に出力する。
【００３４】テスト装置は、データ入出力端子３６．
１，３６．３に出力されたデータに基づいて４つのメモ
リセルＭＣが正常であるか否かを置換単位（２つ単位）
で判定する。不良なメモリセルＭＣを含む置換単位グル
ープに対応する列選択線ＣＳＬは、列デコーダ４２およ
び冗長列デコーダ４３内のヒューズをブローすることに
より、スペア列選択線ＳＣＳＬと置換される。
１，３６．３に出力されたデータに基づいて４つのメモ
リセルＭＣが正常であるか否かを置換単位（２つ単位）
で判定する。不良なメモリセルＭＣを含む置換単位グル
ープに対応する列選択線ＣＳＬは、列デコーダ４２およ
び冗長列デコーダ４３内のヒューズをブローすることに
より、スペア列選択線ＳＣＳＬと置換される。
【００３５】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍでは、同じグループに属する４つのメモリセルＭＣが
正常か否かを置換単位で判定し、判定結果を別々のデー
タ入出力端子３６．１，３６．３に出力していたので、
ＩＯ縮退モード時に使用されるデータ入出力端子の数が
置換単位数によって制限され、依然として多かった。
Ｍでは、同じグループに属する４つのメモリセルＭＣが
正常か否かを置換単位で判定し、判定結果を別々のデー
タ入出力端子３６．１，３６．３に出力していたので、
ＩＯ縮退モード時に使用されるデータ入出力端子の数が
置換単位数によって制限され、依然として多かった。
【００３６】それゆえに、この発明の主たる目的は、テ
ストモード時に使用されるデータ入出力端子の数が少な
くて済む半導体記憶装置を提供することである。
ストモード時に使用されるデータ入出力端子の数が少な
くて済む半導体記憶装置を提供することである。
【００３７】
【課題を解決するための手段】請求項１に係る発明は、
Ｍ×Ｎ個（Ｍ，Ｎは２以上の整数である）のデータ入出
力端子を予め定められたデータ入出力端子に縮退させる
テストモードを有する半導体記憶装置であって、メモリ
アレイ、冗長メモリアレイ、置換手段、読出手段、第１
〜第Ｎの判定手段、および出力手段を備える。メモリア
レイは、行列状に配列され、予めＭ×Ｎ個ずつグループ
化された複数のメモリセルを含む。冗長メモリアレイ
は、行列状に配列され、予めＭ個ずつグループ化された
複数のスペアメモリセルを含む。置換手段は、メモリア
レイのうちの不良なメモリセルを含むＭ個のメモリセル
を冗長メモリアレイのうちのＭ個のスペアメモリセルと
置換する。読出手段は、アドレス信号に従って、メモリ
アレイのうちのいずれかのグループを選択し、そのグル
ープに属するＭ×Ｎ個のメモリセルのデータを並列に読
出す。第１〜第Ｎの判定手段の各々は、テストモード時
にＭ×Ｎ個のメモリセルのうちの予め割当てられたＭ個
のメモリセルのデータが互いに一致しているか否かを判
定し、判定結果に応じたデータを出力する。出力手段
は、第１〜第Ｎの判定手段から出力された第１〜第Ｎの
データを前記予め定められたデータ入出力端子に順次時
分割的に出力させる。
Ｍ×Ｎ個（Ｍ，Ｎは２以上の整数である）のデータ入出
力端子を予め定められたデータ入出力端子に縮退させる
テストモードを有する半導体記憶装置であって、メモリ
アレイ、冗長メモリアレイ、置換手段、読出手段、第１
〜第Ｎの判定手段、および出力手段を備える。メモリア
レイは、行列状に配列され、予めＭ×Ｎ個ずつグループ
化された複数のメモリセルを含む。冗長メモリアレイ
は、行列状に配列され、予めＭ個ずつグループ化された
複数のスペアメモリセルを含む。置換手段は、メモリア
レイのうちの不良なメモリセルを含むＭ個のメモリセル
を冗長メモリアレイのうちのＭ個のスペアメモリセルと
置換する。読出手段は、アドレス信号に従って、メモリ
アレイのうちのいずれかのグループを選択し、そのグル
ープに属するＭ×Ｎ個のメモリセルのデータを並列に読
出す。第１〜第Ｎの判定手段の各々は、テストモード時
にＭ×Ｎ個のメモリセルのうちの予め割当てられたＭ個
のメモリセルのデータが互いに一致しているか否かを判
定し、判定結果に応じたデータを出力する。出力手段
は、第１〜第Ｎの判定手段から出力された第１〜第Ｎの
データを前記予め定められたデータ入出力端子に順次時
分割的に出力させる。
【００３８】請求項２に係る発明では、請求項１に係る
発明の出力手段は、第１〜第Ｎのラッチ手段、および第
１〜第Ｎの接続手段を含む。第１〜第Ｎのラッチ手段
は、それぞれ第１〜第Ｎの判定手段の出力データをラッ
チする。第１〜第Ｎの接続手段は、それぞれが第１〜第
Ｎのラッチ手段の出力ノードと予め定められたデータ入
出力端子との間に接続され、所定時間ずつ順次導通す
る。
発明の出力手段は、第１〜第Ｎのラッチ手段、および第
１〜第Ｎの接続手段を含む。第１〜第Ｎのラッチ手段
は、それぞれ第１〜第Ｎの判定手段の出力データをラッ
チする。第１〜第Ｎの接続手段は、それぞれが第１〜第
Ｎのラッチ手段の出力ノードと予め定められたデータ入
出力端子との間に接続され、所定時間ずつ順次導通す
る。
【００３９】請求項３に係る発明は、Ｍ×Ｎ個（Ｍ，Ｎ
は２以上の整数である）のデータ入出力端子を予め定め
られたデータ入出力端子に縮退させるテストモードを有
する半導体記憶装置であって、メモリアレイ、冗長メモ
リアレイ、置換手段、読出手段、第１〜第Ｎの判定手
段、および出力手段を備える。メモリアレイは、行列状
に配列され、予めＭ×Ｎ個ずつグループ化された複数の
メモリセルを含む。冗長メモリアレイは、行列状に配列
され、予めＭ個ずつグループ化された複数のスペアメモ
リセルを含む。置換手段は、メモリアレイのうちの不良
なメモリセルを含むＭ個のメモリセルを冗長メモリアレ
イのうちのＭ個のスペアメモリセルと置換する。読出手
段は、アドレス信号に従って、メモリアレイのうちのい
ずれかのグループを選択し、そのグループに属するＭ×
Ｎ個のメモリセルのデータを並列に読出す。第１〜第Ｎ
の判定手段の各々は、テストモード時にＭ×Ｎ個のメモ
リセルのうちの予め割当てられたＭ個のメモリセルのデ
ータが互いに一致しているか否かを判定し、判定結果に
応じたデータを出力する。出力手段は、第１〜第Ｎの判
定手段から出力された第１〜第Ｎのデータに応じたレベ
ルの電気信号を予め定められたデータ入出力端子に出力
する。
は２以上の整数である）のデータ入出力端子を予め定め
られたデータ入出力端子に縮退させるテストモードを有
する半導体記憶装置であって、メモリアレイ、冗長メモ
リアレイ、置換手段、読出手段、第１〜第Ｎの判定手
段、および出力手段を備える。メモリアレイは、行列状
に配列され、予めＭ×Ｎ個ずつグループ化された複数の
メモリセルを含む。冗長メモリアレイは、行列状に配列
され、予めＭ個ずつグループ化された複数のスペアメモ
リセルを含む。置換手段は、メモリアレイのうちの不良
なメモリセルを含むＭ個のメモリセルを冗長メモリアレ
イのうちのＭ個のスペアメモリセルと置換する。読出手
段は、アドレス信号に従って、メモリアレイのうちのい
ずれかのグループを選択し、そのグループに属するＭ×
Ｎ個のメモリセルのデータを並列に読出す。第１〜第Ｎ
の判定手段の各々は、テストモード時にＭ×Ｎ個のメモ
リセルのうちの予め割当てられたＭ個のメモリセルのデ
ータが互いに一致しているか否かを判定し、判定結果に
応じたデータを出力する。出力手段は、第１〜第Ｎの判
定手段から出力された第１〜第Ｎのデータに応じたレベ
ルの電気信号を予め定められたデータ入出力端子に出力
する。
【００４０】請求項４に係る発明では、請求項３に係る
発明の出力手段は、信号発生手段および接続手段を含
む。信号発生手段は、第１〜第Ｎの判定手段から出力さ
れた第１〜第Ｎのデータに従って、それぞれが第１〜第
Ｎのデータの論理の複数の組合せに予め割当てられた複
数の制御信号のうちのいずれかの制御信号を出力する。
接続手段は、制御信号に対応して設けられて対応の制御
信号に予め割当てられた基準電位のラインと予め定めら
れたデータ入出力端子との間に接続され、信号発生手段
から対応の制御信号が出力されたことに応じて導通す
る。
発明の出力手段は、信号発生手段および接続手段を含
む。信号発生手段は、第１〜第Ｎの判定手段から出力さ
れた第１〜第Ｎのデータに従って、それぞれが第１〜第
Ｎのデータの論理の複数の組合せに予め割当てられた複
数の制御信号のうちのいずれかの制御信号を出力する。
接続手段は、制御信号に対応して設けられて対応の制御
信号に予め割当てられた基準電位のラインと予め定めら
れたデータ入出力端子との間に接続され、信号発生手段
から対応の制御信号が出力されたことに応じて導通す
る。
【００４１】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭのＩＯ縮退回路の構成
を示すブロック図であって、図７と対比される図であ
る。
明の実施の形態１によるＤＲＡＭのＩＯ縮退回路の構成
を示すブロック図であって、図７と対比される図であ
る。
【００４２】図１を参照して、このＩＯ縮退回路が図７
のＩＯ縮退回路と異なる点は、順次出力回路１が新たに
設けられている点である。順次出力回路１は、判定回路
５１，５２の出力信号ＲＤＡ１，／ＲＤＡ１；ＲＤＡ
３，／ＲＤＡ３を受け、信号ＲＤＡ１，／ＲＤＡ１とＲ
ＤＡ３，／ＲＤＡ３を一定時間ずつ順次出力する。
のＩＯ縮退回路と異なる点は、順次出力回路１が新たに
設けられている点である。順次出力回路１は、判定回路
５１，５２の出力信号ＲＤＡ１，／ＲＤＡ１；ＲＤＡ
３，／ＲＤＡ３を受け、信号ＲＤＡ１，／ＲＤＡ１とＲ
ＤＡ３，／ＲＤＡ３を一定時間ずつ順次出力する。
【００４３】詳しく説明すると順次出力回路１は、図２
に示すように、ラッチ回路２〜５およびトランスファゲ
ート６〜９を含む。信号／ＲＤＡ１，／ＲＤＡ３，ＲＤ
Ａ１，ＲＤＡ３は、それぞれラッチ回路２〜５の入力ノ
ード２ａ〜５ａに入力される。ラッチ回路２〜５は、そ
れぞれ、入力ノードと出力ノードの間に逆並列に接続さ
れた１対のインバータ１０，１１を含み、入力ノード２
ａ〜５ａに入力された信号をラッチし、その反転信号を
出力ノード２ｂ〜５ｂに出力する。
に示すように、ラッチ回路２〜５およびトランスファゲ
ート６〜９を含む。信号／ＲＤＡ１，／ＲＤＡ３，ＲＤ
Ａ１，ＲＤＡ３は、それぞれラッチ回路２〜５の入力ノ
ード２ａ〜５ａに入力される。ラッチ回路２〜５は、そ
れぞれ、入力ノードと出力ノードの間に逆並列に接続さ
れた１対のインバータ１０，１１を含み、入力ノード２
ａ〜５ａに入力された信号をラッチし、その反転信号を
出力ノード２ｂ〜５ｂに出力する。
【００４４】トランスファゲート６，７は、それぞれラ
ッチ回路２，３の出力ノード２ｂ，３ｂと順次出力回路
１の第１出力ノードＮ１との間に接続される。トランス
ファゲート８，９は、それぞれラッチ回路４，５の出力
ノード４ｂ，５ｂと順次出力回路２の第２出力ノードＮ
２との間に接続される。トランスファゲート６，８のＮ
チャネルＭＯＳトランジスタ側のゲートはともに信号φ
１を受け、各々のＰチャネルＭＯＳトランジスタ側のゲ
ートはともに信号／φ１を受ける。トランスファゲート
７，９のＮチャネルＭＯＳトランジスタ側のゲートはと
もに信号φ２を受け、各々のＰチャネルＭＯＳトランジ
スタ側のゲートはともに信号／φ２を受ける。信号φ
１，φ２は、クロック発生回路３９で生成され、ＩＯ縮
退モード時に一定時間ずつ順次「Ｈ」レベルとなる。
ッチ回路２，３の出力ノード２ｂ，３ｂと順次出力回路
１の第１出力ノードＮ１との間に接続される。トランス
ファゲート８，９は、それぞれラッチ回路４，５の出力
ノード４ｂ，５ｂと順次出力回路２の第２出力ノードＮ
２との間に接続される。トランスファゲート６，８のＮ
チャネルＭＯＳトランジスタ側のゲートはともに信号φ
１を受け、各々のＰチャネルＭＯＳトランジスタ側のゲ
ートはともに信号／φ１を受ける。トランスファゲート
７，９のＮチャネルＭＯＳトランジスタ側のゲートはと
もに信号φ２を受け、各々のＰチャネルＭＯＳトランジ
スタ側のゲートはともに信号／φ２を受ける。信号φ
１，φ２は、クロック発生回路３９で生成され、ＩＯ縮
退モード時に一定時間ずつ順次「Ｈ」レベルとなる。
【００４５】次に、図１および図２で示したＩＯ縮退回
路の動作について説明する。ＩＯ縮退モード時は、アド
レス信号Ａ０〜Ａｉで指定されたグループの４つのメモ
リセルＭＣのデータが読出される。判定回路５１は、２
つのメモリセルＭＣから２組のデータ入出力線対ＩＯ
１，／ＩＯ１とＩＯ２，／ＩＯ２に読出されたデータ信
号ＲＤ１，／ＲＤ１とＲＤ２，／ＲＤ２が互いに一致し
ているか否かを判定して判定結果に応じた応じたデータ
信号ＲＤＡ１，／ＲＤＡ１を順次出力回路１に出力す
る。
路の動作について説明する。ＩＯ縮退モード時は、アド
レス信号Ａ０〜Ａｉで指定されたグループの４つのメモ
リセルＭＣのデータが読出される。判定回路５１は、２
つのメモリセルＭＣから２組のデータ入出力線対ＩＯ
１，／ＩＯ１とＩＯ２，／ＩＯ２に読出されたデータ信
号ＲＤ１，／ＲＤ１とＲＤ２，／ＲＤ２が互いに一致し
ているか否かを判定して判定結果に応じた応じたデータ
信号ＲＤＡ１，／ＲＤＡ１を順次出力回路１に出力す
る。
【００４６】判定回路５２は、２つのメモリセルＭＣか
ら２組のデータ入出力線対ＩＯ３，／ＩＯ３とＩＯ４，
／ＩＯ４に読出されたデータ信号ＲＤ３，／ＲＤ３とＲ
Ｄ４，／ＲＤ４が互いに一致しているか否かを判定し、
判定結果に応じたデータ信号ＲＤＡ３，／ＲＤＡ３を順
次出力回路１に出力する。
ら２組のデータ入出力線対ＩＯ３，／ＩＯ３とＩＯ４，
／ＩＯ４に読出されたデータ信号ＲＤ３，／ＲＤ３とＲ
Ｄ４，／ＲＤ４が互いに一致しているか否かを判定し、
判定結果に応じたデータ信号ＲＤＡ３，／ＲＤＡ３を順
次出力回路１に出力する。
【００４７】判定回路５１，５２の出力信号ＲＤＡ１，
／ＲＤＡ１，ＲＤＡ３，／ＲＤＡ３は、それぞれ順次出
力回路１内のラッチ回路４，２，５，３にラッチされ
る。次いで、信号φ１が一定時間「Ｈ」レベルとなって
トランスファゲート６，８が導通し、ラッチ回路２，４
の出力信号ＲＤＡ１，／ＲＤＡ１が順次出力回路１の出
力ノードＮ１，Ｎ２から出力される。信号φ１が「Ｌ」
レベルとなった後に信号φ２が一定時間「Ｈ」レベルと
なり、トランスファゲート７，９が導通してラッチ回路
３，５の出力信号ＲＤＡ３，／ＲＤＡ３が順次出力回路
１の出力ノードＮ１，Ｎ２から出力される。
／ＲＤＡ１，ＲＤＡ３，／ＲＤＡ３は、それぞれ順次出
力回路１内のラッチ回路４，２，５，３にラッチされ
る。次いで、信号φ１が一定時間「Ｈ」レベルとなって
トランスファゲート６，８が導通し、ラッチ回路２，４
の出力信号ＲＤＡ１，／ＲＤＡ１が順次出力回路１の出
力ノードＮ１，Ｎ２から出力される。信号φ１が「Ｌ」
レベルとなった後に信号φ２が一定時間「Ｈ」レベルと
なり、トランスファゲート７，９が導通してラッチ回路
３，５の出力信号ＲＤＡ３，／ＲＤＡ３が順次出力回路
１の出力ノードＮ１，Ｎ２から出力される。
【００４８】読出回路４９は、ＩＯ縮退モード時は、デ
ータ入出力線対ＩＯ１，／ＩＯ１のデータ信号ＲＤ１，
／ＲＤ１に応じたデータの代わりに、順次出力回路１の
出力信号ＲＤＯ１，／ＲＤＯ１に応じたデータをデータ
入出力端子３６．１に出力する。
ータ入出力線対ＩＯ１，／ＩＯ１のデータ信号ＲＤ１，
／ＲＤ１に応じたデータの代わりに、順次出力回路１の
出力信号ＲＤＯ１，／ＲＤＯ１に応じたデータをデータ
入出力端子３６．１に出力する。
【００４９】テスト装置は、データ入出力端子３６．１
に出力されるデータを信号φ１，φ２に同期して取込
み、そのデータに基づいて４つのメモリセルＭＣが正常
であるか否かを置換単位で判定する。
に出力されるデータを信号φ１，φ２に同期して取込
み、そのデータに基づいて４つのメモリセルＭＣが正常
であるか否かを置換単位で判定する。
【００５０】この実施の形態では、判定回路５１，５２
の判定結果に応じた２ビットのデータを１つのデータ入
出力端子３６．１に一定時間ずつ順次出力するので、２
ビットのデータを２つのデータ入出力端子３６．１，３
６．３に別々に出力していた従来に比べ、ＩＯ縮退モー
ド時に使用するデータ入出力端子の数が少なくて済む。
したがって、１台のテスト装置で同時にテストできるＤ
ＲＡＭの数が増加する。
の判定結果に応じた２ビットのデータを１つのデータ入
出力端子３６．１に一定時間ずつ順次出力するので、２
ビットのデータを２つのデータ入出力端子３６．１，３
６．３に別々に出力していた従来に比べ、ＩＯ縮退モー
ド時に使用するデータ入出力端子の数が少なくて済む。
したがって、１台のテスト装置で同時にテストできるＤ
ＲＡＭの数が増加する。
【００５１】なお、この実施の形態では、置換単位を２
とし、データ入出力端子の数を４としたが、置換単位を
Ｍとし、データ入出力端子の数をＭ×Ｎとしてもよいこ
とは言うまでもない。この場合は、Ｎ個の判定回路と１
つの順次出力回路が設けられ、各判定回路はＭ組のデー
タ入出力端子対ＩＯ，／ＩＯのデータ信号ＲＤ，／ＲＤ
が互いに一致しているか否かを判定し、順次出力回路は
Ｎ組の判定回路の判定結果に応じたデータを一定時間ず
つ順次出力する。
とし、データ入出力端子の数を４としたが、置換単位を
Ｍとし、データ入出力端子の数をＭ×Ｎとしてもよいこ
とは言うまでもない。この場合は、Ｎ個の判定回路と１
つの順次出力回路が設けられ、各判定回路はＭ組のデー
タ入出力端子対ＩＯ，／ＩＯのデータ信号ＲＤ，／ＲＤ
が互いに一致しているか否かを判定し、順次出力回路は
Ｎ組の判定回路の判定結果に応じたデータを一定時間ず
つ順次出力する。
【００５２】［実施の形態２］図３は、この発明の実施
の形態２によるＤＲＡＭのＩＯ縮退回路の構成を示すブ
ロック図であって、図７と対比される図である。
の形態２によるＤＲＡＭのＩＯ縮退回路の構成を示すブ
ロック図であって、図７と対比される図である。
【００５３】図３を参照して、このＩＯ縮退回路が図７
のＩＯ縮退回路と異なる点は、多値出力回路２０が新た
に設けられている点である。多値出力回路２０は、判定
回路５１，５２の出力信号ＲＤＡ１，ＲＤＡ３を受け、
信号ＲＤＡ１，ＲＤＡ３の論理の組合せに応じて、４つ
の出力レベルのうちのいずれかを出力する。
のＩＯ縮退回路と異なる点は、多値出力回路２０が新た
に設けられている点である。多値出力回路２０は、判定
回路５１，５２の出力信号ＲＤＡ１，ＲＤＡ３を受け、
信号ＲＤＡ１，ＲＤＡ３の論理の組合せに応じて、４つ
の出力レベルのうちのいずれかを出力する。
【００５４】詳しく説明すると多値出力回路２０は、図
４に示すように、ＮＡＮＤゲート２１，２４、ＮＯＲゲ
ート２２、インバータ２３、ＰチャネルＭＯＳトランジ
スタ２５，２６およびＮチャネルＭＯＳトランジスタ２
７を含む。ＭＯＳトランジスタ２５〜２７は、それぞれ
内部電源電位ｉｎｔＶｃｃ、外部電源電位ｅｘｔＶｃｃ
（図５のＶｃｃ）および接地電位ＧＮＤのラインと、多
値出力回路２０の出力ノードＮ２０との間に接続され
る。ＮＡＮＤゲート２１は、信号ＲＤＡ１，ＲＤＡ３を
受け、その出力信号φＡはＰチャネルＭＯＳトランジス
タ２６のゲートに入力される。ＮＯＲゲート２２は、信
号ＲＤＡ１，ＲＤＡ３を受け、その出力信号φＣはＮチ
ャネルＭＯＳトランジスタ２７のゲートに入力される。
信号φＣは、インバータ２３で反転される。ＮＡＮＤゲ
ート２４は、信号φＡ，ＲＤＡ１，／φＣを受け、その
出力信号φＢはＰチャネルＭＯＳトランジスタ２５のゲ
ートに入力される。
４に示すように、ＮＡＮＤゲート２１，２４、ＮＯＲゲ
ート２２、インバータ２３、ＰチャネルＭＯＳトランジ
スタ２５，２６およびＮチャネルＭＯＳトランジスタ２
７を含む。ＭＯＳトランジスタ２５〜２７は、それぞれ
内部電源電位ｉｎｔＶｃｃ、外部電源電位ｅｘｔＶｃｃ
（図５のＶｃｃ）および接地電位ＧＮＤのラインと、多
値出力回路２０の出力ノードＮ２０との間に接続され
る。ＮＡＮＤゲート２１は、信号ＲＤＡ１，ＲＤＡ３を
受け、その出力信号φＡはＰチャネルＭＯＳトランジス
タ２６のゲートに入力される。ＮＯＲゲート２２は、信
号ＲＤＡ１，ＲＤＡ３を受け、その出力信号φＣはＮチ
ャネルＭＯＳトランジスタ２７のゲートに入力される。
信号φＣは、インバータ２３で反転される。ＮＡＮＤゲ
ート２４は、信号φＡ，ＲＤＡ１，／φＣを受け、その
出力信号φＢはＰチャネルＭＯＳトランジスタ２５のゲ
ートに入力される。
【００５５】次に、図３および図４で示したＩＯ縮退回
路の動作について説明する。判定回路５１の出力信号Ｒ
ＤＡ１は、対応のデータ入出力線対ＩＯ１，／ＩＯ１と
ＩＯ２，／ＩＯ２のデータ信号ＲＤ１，／ＲＤ１とＲＤ
１，／ＲＤ２が互いに一致した場合は「Ｈ」レベルとな
り、不一致の場合は「Ｌ」レベルとなる。判定回路５２
の出力信号ＲＤＡ２は、対応のデータ入出力線対ＩＯ
３，／ＩＯ３とＩＯ４，／ＩＯ４のデータ信号ＲＤ３，
／ＲＤ３とＲＤ４，／ＲＤ４が互いに一致した場合は
「Ｈ」レベルとなり、不一致の場合は「Ｌ」レベルとな
る。
路の動作について説明する。判定回路５１の出力信号Ｒ
ＤＡ１は、対応のデータ入出力線対ＩＯ１，／ＩＯ１と
ＩＯ２，／ＩＯ２のデータ信号ＲＤ１，／ＲＤ１とＲＤ
１，／ＲＤ２が互いに一致した場合は「Ｈ」レベルとな
り、不一致の場合は「Ｌ」レベルとなる。判定回路５２
の出力信号ＲＤＡ２は、対応のデータ入出力線対ＩＯ
３，／ＩＯ３とＩＯ４，／ＩＯ４のデータ信号ＲＤ３，
／ＲＤ３とＲＤ４，／ＲＤ４が互いに一致した場合は
「Ｈ」レベルとなり、不一致の場合は「Ｌ」レベルとな
る。
【００５６】信号ＲＤＡ１，ＲＤＡ３がともに「Ｈ」レ
ベルの場合は、表１に示すように、信号φＡ，φＢ，φ
Ｃがそれぞれ「Ｌ」レベル，「Ｈ」レベル，「Ｌ」レベ
ルとなってＰチャネルＭＯＳトランジスタ２６が導通
し、出力ノードＮ２０は外部電源電位ｅｘｔＶｃｃとな
る。
ベルの場合は、表１に示すように、信号φＡ，φＢ，φ
Ｃがそれぞれ「Ｌ」レベル，「Ｈ」レベル，「Ｌ」レベ
ルとなってＰチャネルＭＯＳトランジスタ２６が導通
し、出力ノードＮ２０は外部電源電位ｅｘｔＶｃｃとな
る。
【００５７】
【表１】
【００５８】信号ＲＤＡ１，ＲＤＡ３がそれぞれ「Ｈ」
レベル，「Ｌ」レベルの場合は、信号φＡ，φＢ，φＣ
がそれぞれ「Ｈ」レベル，「Ｌ」，「Ｌ」レベルとなっ
てＰチャネルＭＯＳトランジスタ２５が導通し、出力ノ
ードＮ２０は内部電源電位ｉｎｔＶｃｃとなる。
レベル，「Ｌ」レベルの場合は、信号φＡ，φＢ，φＣ
がそれぞれ「Ｈ」レベル，「Ｌ」，「Ｌ」レベルとなっ
てＰチャネルＭＯＳトランジスタ２５が導通し、出力ノ
ードＮ２０は内部電源電位ｉｎｔＶｃｃとなる。
【００５９】信号ＲＤＡ１，ＲＤＡ３がそれぞれ「Ｌ」
レベル，「Ｈ」レベルの場合は、信号φＡ，φＢ，φＣ
がそれぞれ「Ｈ」レベル，「Ｈ」レベル，「Ｌ」となっ
てＭＯＳトランジスタ２５〜２７のいずれもが導通せ
ず、出力ノードＮ２０はハイインピーダンス状態とな
る。
レベル，「Ｈ」レベルの場合は、信号φＡ，φＢ，φＣ
がそれぞれ「Ｈ」レベル，「Ｈ」レベル，「Ｌ」となっ
てＭＯＳトランジスタ２５〜２７のいずれもが導通せ
ず、出力ノードＮ２０はハイインピーダンス状態とな
る。
【００６０】信号ＲＤＡ１，ＲＤＡ３がともに「Ｌ」レ
ベルの場合は、信号φＡ，φＢ，φＣがともに「Ｈ」レ
ベルとなってＮチャネルＭＯＳトランジスタ２７が導通
し、出力ノードＮ２０は接地電位ＧＮＤとなる。
ベルの場合は、信号φＡ，φＢ，φＣがともに「Ｈ」レ
ベルとなってＮチャネルＭＯＳトランジスタ２７が導通
し、出力ノードＮ２０は接地電位ＧＮＤとなる。
【００６１】多値出力回路２０の出力ノードＮ２０は、
データ入出力端子３６．１に直接接続される。テスト装
置は、データ入出力端子３６．１の出力レベルに基づい
て４つのメモリセルＭＣが正常であるか否かを置換単位
で判定する。
データ入出力端子３６．１に直接接続される。テスト装
置は、データ入出力端子３６．１の出力レベルに基づい
て４つのメモリセルＭＣが正常であるか否かを置換単位
で判定する。
【００６２】この実施の形態では、判定回路５１，５２
の判定結果に応じた４値レベルの信号を１つのデータ入
出力端子３６．１に出力するので、判定回路５１，５２
の判定結果に応じた２ビットのデータを２つのデータ入
出力端子３６．１，３６．３に別々に出力していた従来
に比べ、ＩＯ縮退モード時に使用するデータ入出力端子
の数が少なくて済む。したがって、１台のテスト装置で
同時にテストできるＤＲＡＭの数が増大する。また、判
定回路５１，５２の判定結果を同時に検出できるので、
順次検出する必要がある実施の形態１に比べてテスト時
間の短縮化が図られる。
の判定結果に応じた４値レベルの信号を１つのデータ入
出力端子３６．１に出力するので、判定回路５１，５２
の判定結果に応じた２ビットのデータを２つのデータ入
出力端子３６．１，３６．３に別々に出力していた従来
に比べ、ＩＯ縮退モード時に使用するデータ入出力端子
の数が少なくて済む。したがって、１台のテスト装置で
同時にテストできるＤＲＡＭの数が増大する。また、判
定回路５１，５２の判定結果を同時に検出できるので、
順次検出する必要がある実施の形態１に比べてテスト時
間の短縮化が図られる。
【００６３】なお、この実施の形態では、置換単位を２
とし、データ入出力端子の数を４としたが、置換単位を
Ｍとし、データ入出力端子の数をＭ×Ｎとしてもよいこ
とは言うまでもない。この場合は、Ｎ組の判定回路と１
つの多値出力回路が設けられ、各判定回路はＭ組のデー
タ入出力端子対ＩＯ，／ＩＯのデータ信号ＲＤ，／ＲＤ
が互いに一致しているか否かを判定し、多値出力回路は
Ｎ組の判定結果に応じたレベルの電気信号（電圧信号、
電流信号）を出力する。
とし、データ入出力端子の数を４としたが、置換単位を
Ｍとし、データ入出力端子の数をＭ×Ｎとしてもよいこ
とは言うまでもない。この場合は、Ｎ組の判定回路と１
つの多値出力回路が設けられ、各判定回路はＭ組のデー
タ入出力端子対ＩＯ，／ＩＯのデータ信号ＲＤ，／ＲＤ
が互いに一致しているか否かを判定し、多値出力回路は
Ｎ組の判定結果に応じたレベルの電気信号（電圧信号、
電流信号）を出力する。
【００６４】
【発明の効果】以上のように、請求項１に係る発明で
は、第１〜第Ｎの判定手段がＭ×Ｎ個のメモリセルから
並列に読出されたデータの一致／不一致を置換単位（Ｍ
個単位）ごとに判定して判定結果に応じた第１〜第Ｎの
データを出力し、出力手段が第１〜第Ｎのデータを予め
定められたデータ入出力端子に順次時分割的に出力させ
る。したがって、第１〜第ＮのデータをＮ個のデータ入
出力端子に出力させていた従来に比べ、テストモード時
に使用されるデータ入出力端子の数が少なくて済む。
は、第１〜第Ｎの判定手段がＭ×Ｎ個のメモリセルから
並列に読出されたデータの一致／不一致を置換単位（Ｍ
個単位）ごとに判定して判定結果に応じた第１〜第Ｎの
データを出力し、出力手段が第１〜第Ｎのデータを予め
定められたデータ入出力端子に順次時分割的に出力させ
る。したがって、第１〜第ＮのデータをＮ個のデータ入
出力端子に出力させていた従来に比べ、テストモード時
に使用されるデータ入出力端子の数が少なくて済む。
【００６５】請求項２に係る発明では、請求項１に係る
発明の出力手段は、第１〜第Ｎの判定手段の出力データ
をラッチする第１〜第Ｎのラッチ手段と、第１〜第Ｎの
ラッチ手段の出力ノードと予め定められたデータ入出力
端子との間に接続され、所定時間ずつ順次導通する第１
〜第Ｎの接続手段とを含む。これにより、出力手段を容
易に構成できる。
発明の出力手段は、第１〜第Ｎの判定手段の出力データ
をラッチする第１〜第Ｎのラッチ手段と、第１〜第Ｎの
ラッチ手段の出力ノードと予め定められたデータ入出力
端子との間に接続され、所定時間ずつ順次導通する第１
〜第Ｎの接続手段とを含む。これにより、出力手段を容
易に構成できる。
【００６６】請求項３に係る発明では、第１〜第Ｎの判
定手段がＭ×Ｎ個のメモリセルから並列に読出されたデ
ータの一致／不一致を置換単位ごとに判定して判定結果
に応じた第１〜第Ｎのデータを出力し、出力手段が第１
〜第Ｎのデータに応じたレベルの電気信号を予め定めら
れたデータ入出力端子に出力させる。したがって、第１
〜第ＮのデータをＮ個のデータ入出力端子に出力させて
いた従来に比べ、テストモード時に使用されるデータ入
出力端子の数が少なくて済む。また、第１〜第Ｎのデー
タを同時に検出できるので、第１〜第Ｎのデータを順次
検出する必要がある請求項１に係る発明に比べ、テスト
時間の短縮化が図られる。
定手段がＭ×Ｎ個のメモリセルから並列に読出されたデ
ータの一致／不一致を置換単位ごとに判定して判定結果
に応じた第１〜第Ｎのデータを出力し、出力手段が第１
〜第Ｎのデータに応じたレベルの電気信号を予め定めら
れたデータ入出力端子に出力させる。したがって、第１
〜第ＮのデータをＮ個のデータ入出力端子に出力させて
いた従来に比べ、テストモード時に使用されるデータ入
出力端子の数が少なくて済む。また、第１〜第Ｎのデー
タを同時に検出できるので、第１〜第Ｎのデータを順次
検出する必要がある請求項１に係る発明に比べ、テスト
時間の短縮化が図られる。
【００６７】請求項４に係る発明では、請求項３に係る
発明の出力手段は、それぞれが第１〜第Ｎのデータの論
理の複数の組合せに予め割当てられた複数の制御信号の
うちのいずれかの制御信号を第１〜第Ｎのデータに従っ
て出力する信号発生手段と、各制御信号に対応して設け
られて対応の制御信号に予め割当てられた基準電位のラ
インと予め定められたデータ入出力端子との間に接続さ
れ、信号発生手段から対応の制御信号が出力されたこと
に応じて導通する接続手段とを含む。これにより、出力
手段を容易に構成できる。
発明の出力手段は、それぞれが第１〜第Ｎのデータの論
理の複数の組合せに予め割当てられた複数の制御信号の
うちのいずれかの制御信号を第１〜第Ｎのデータに従っ
て出力する信号発生手段と、各制御信号に対応して設け
られて対応の制御信号に予め割当てられた基準電位のラ
インと予め定められたデータ入出力端子との間に接続さ
れ、信号発生手段から対応の制御信号が出力されたこと
に応じて導通する接続手段とを含む。これにより、出力
手段を容易に構成できる。
【図１】 この発明の実施の形態１によるＤＲＡＭのＩ
Ｏ縮退回路の構成を示すブロック図である。
Ｏ縮退回路の構成を示すブロック図である。
【図２】 図１に示した順次出力回路の構成を示す回路
図である。
図である。
【図３】 この発明の実施の形態２によるＤＲＡＭのＩ
Ｏ縮退回路の構成を示すブロック図である。
Ｏ縮退回路の構成を示すブロック図である。
【図４】 図３に示した多値出力回路の構成を示す回路
図である。
図である。
【図５】 従来のＤＲＡＭの構成を示すブロック図であ
る。
る。
【図６】 図５に示したメモリマットの構成を示す一部
省略した回路ブロック図である。
省略した回路ブロック図である。
【図７】 図５に示したＤＲＡＭに含まれるＩＯ縮退回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図８】 図７に示した判定回路の構成を示す回路図で
ある。
ある。
１ 順次出力回路、２〜５ ラッチ回路、６〜９ トラ
ンスファゲート、１０，１１，２３，６３ インバー
タ、２０ 多値出力回路、２１，２４，６０〜６２ Ｎ
ＡＮＤゲート、２２，５９ ＮＯＲゲート、２５，２
６，５３，５４ ＰチャネルＭＯＳトランジスタ、２
７，５５〜５８ ＮチャネルＭＯＳトランジスタ、３１
〜３３，３５ 制御信号入力端子、３４ アドレス信号
入力端子群、３６ データ入出力端子、３７ 接地端子
３８ 電源端子、３９ クロック発生回路、４０ 行
および列アドレスバッファ、４１ 行デコーダ、４２
列デコーダ、４３ 冗長列デコーダ、４４ メモリマッ
ト、４５ メモリアレイ、４６冗長メモリアレイ、４７
センスリフレッシュアンプ＋入出力制御回路、４８書
込回路、４９ 読出回路、５１，５２ 判定回路。
ンスファゲート、１０，１１，２３，６３ インバー
タ、２０ 多値出力回路、２１，２４，６０〜６２ Ｎ
ＡＮＤゲート、２２，５９ ＮＯＲゲート、２５，２
６，５３，５４ ＰチャネルＭＯＳトランジスタ、２
７，５５〜５８ ＮチャネルＭＯＳトランジスタ、３１
〜３３，３５ 制御信号入力端子、３４ アドレス信号
入力端子群、３６ データ入出力端子、３７ 接地端子
３８ 電源端子、３９ クロック発生回路、４０ 行
および列アドレスバッファ、４１ 行デコーダ、４２
列デコーダ、４３ 冗長列デコーダ、４４ メモリマッ
ト、４５ メモリアレイ、４６冗長メモリアレイ、４７
センスリフレッシュアンプ＋入出力制御回路、４８書
込回路、４９ 読出回路、５１，５２ 判定回路。
Claims (4)
- 【請求項１】 Ｍ×Ｎ個（Ｍ，Ｎは２以上の整数であ
る）のデータ入出力端子を予め定められたデータ入出力
端子に縮退させるテストモードを有する半導体記憶装置
であって、 行列状に配列され、予めＭ×Ｎ個ずつグループ化された
複数のメモリセルを含むメモリアレイ、 行列状に配列され、予めＭ個ずつグループ化された複数
のスペアメモリセルを含む冗長メモリアレイ、 前記メモリアレイのうちの不良なメモリセルを含むＭ個
のメモリセルを前記冗長メモリアレイのうちのＭ個のス
ペアメモリセルと置換するための置換手段、 アドレス信号に従って、前記メモリアレイのうちのいず
れかのグループを選択し、そのグループに属するＭ×Ｎ
個のメモリセルのデータを並列に読出す読出手段、 それぞれが、前記テストモード時に前記Ｍ×Ｎ個のメモ
リセルのうちの予め割当てられたＭ個のメモリセルのデ
ータが互いに一致しているか否かを判定し、判定結果に
応じたデータを出力する第１〜第Ｎの判定手段、および
前記第１〜第Ｎの判定手段から出力された第１〜第Ｎの
データを前記予め定められたデータ入出力端子に順次時
分割的に出力させる出力手段を備える、半導体記憶装
置。 - 【請求項２】 前記出力手段は、 それぞれが前記第１〜第Ｎの判定手段の出力データをラ
ッチする第１〜第Ｎのラッチ手段、およびそれぞれが前
記第１〜第Ｎのラッチ手段の出力ノードと前記予め定め
られたデータ入出力端子との間に接続され、所定時間ず
つ順次導通する第１〜第Ｎの接続手段を含む、請求項１
に記載の半導体記憶装置。 - 【請求項３】 Ｍ×Ｎ個（Ｍ，Ｎは２以上の整数であ
る）のデータ入出力端子を予め定められたデータ入出力
端子に縮退させるテストモードを有する半導体記憶装置
であって、 行列状に配列され、予めＭ×Ｎ個ずつグループ化された
複数のメモリセルを含むメモリアレイ、 行列状に配列され、予めＭ個ずつグループ化された複数
のスペアメモリセルを含む冗長メモリアレイ、 前記メモリアレイのうちの不良なメモリセルを含むＭ個
のメモリセルを前記冗長メモリアレイのうちのＭ個のス
ペアメモリセルと置換するための置換手段、 アドレス信号に従って、前記メモリアレイのうちのいず
れかのグループを選択し、そのグループに属するＭ×Ｎ
個のメモリセルのデータを並列に読出す読出手段、 それぞれが、前記テストモード時に前記Ｍ×Ｎ個のメモ
リセルのうちの予め割当てられたＭ個のメモリセルのデ
ータが互いに一致しているか否かを判定し、判定結果に
応じたデータを出力する第１〜第Ｎの判定手段、および
前記第１〜第Ｎの判定手段から出力された第１〜第Ｎの
データに応じたレベルの電気信号を前記予め定められた
データ入出力端子に出力する出力手段を備える、半導体
記憶装置。 - 【請求項４】 前記出力手段は、 前記第１〜第Ｎの判定手段から出力された第１〜第Ｎの
データに従って、それぞれが第１〜第Ｎのデータの論理
の複数の組合せに予め割当てられた複数の制御信号のう
ちのいずれかの制御信号を出力する信号発生手段、およ
び各制御信号に対応して設けられて対応の制御信号に予
め割当てられた基準電位のラインと前記予め定められた
データ入出力端子との間に接続され、前記信号発生手段
から対応の制御信号が出力されたことに応じて導通する
接続手段を含む、請求項３に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034618A JPH11232896A (ja) | 1998-02-17 | 1998-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034618A JPH11232896A (ja) | 1998-02-17 | 1998-02-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11232896A true JPH11232896A (ja) | 1999-08-27 |
Family
ID=12419375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10034618A Withdrawn JPH11232896A (ja) | 1998-02-17 | 1998-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11232896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9583215B2 (en) | 2013-12-11 | 2017-02-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device and testing method thereof |
-
1998
- 1998-02-17 JP JP10034618A patent/JPH11232896A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9583215B2 (en) | 2013-12-11 | 2017-02-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device and testing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |