KR100419814B1 - 탑재되는 복수의 메모리 회로의 용량에 대응하여 리던던시치환의 자기 해석이 가능한 반도체 집적 회로 장치 - Google Patents

Abstract

빌트 인 셀프 테스트 회로(300) 및 빌트 인 리던던시 해석 회로(400)는 복수의 DRAM 코어(100.1∼100.n)에 공통으로 설치된다. 빌트 인 리던던시 해석 회로 (400)는 빌트 인 셀프 테스트 회로(300)로부터의 어드레스 신호와 불량 메모리 셀의 검출 결과에 따라, 각 복수의 예비 메모리 셀 행 및 예비 메모리 셀 열로 치환해야 되는 불량 어드레스를 결정한다. 빌트 인 리던던시 해석 회로(400)는 테스트 대상이 되는 DRAM 코어의 용량에 따라, 불량 어드레스를 저장하는 어드레스 기억 회로의 유효한 사용 영역을 제한한다.

Description

탑재되는 복수의 메모리 회로의 용량에 대응하여 리던던시 치환의 자기 해석이 가능한 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE CAPABLE OF SELF-ANALYZING REDUNDANCY REPLACEMENT ADAPTING TO CAPACITIES OF PLURAL MEMORY CIRCUITS INTEGRATED THEREIN}

본 발명은 반도체 집적 회로 장치, 특히 반도체 기억 장치의 시험을 행하기위한 테스트 회로를 탑재하는 반도체 집적 회로 장치의 구성에 관한 것이다.

대부분의 반도체 기억 장치는 예비 메모리 셀을 구비하고 있으며, 정규 메모리 셀의 일부에 불량 메모리 셀이 있는 경우, 그 불량 부분을 예비 메모리 셀로 치환하여, 불량 칩의 구제를 행할 수 있다.

한편, 예를 들면, 화상 처리 등 특히 고속 데이터 처리가 요구되는 분야에서는 반도체 기억 장치와, 이 반도체 기억 장치에 기억된 데이터에 대하여 연산 처리를 행하기 위한 논리 회로를 동일 칩 상에 집적화하는 것이 행해지고 있다. 이는 반도체 기억 장치, 예를 들면, 다이내믹형 랜덤 액세스 메모리(이하, DRAM)의 회로 부분(이하, DRAM 코어라 함)과 논리 회로와의 사이를 폭이 넓은 버스로 연결하고, 또한 양방의 회로를 근접화함으로써, 데이터 수수를 고속화하여 보다 고속의 연산 처리가 가능하게 하기 위함이다.

도 43은 이러한 DRAM 코어(8010)와, 논리 회로(8020)를 집적화한 반도체 집적 회로 장치(8000)에 대한 테스트 동작을 설명하기 위한 개략 블록도이다.

도 43을 참조하여, 반도체 집적 회로 장치(8000)에는, 또한 DRAM 코어 부분의 불량 비트를 검출하기 위한 테스트를 외부 테스터(8100)를 이용하여 행하기 위해서, DRAM 코어(8010)와 외부 테스터(8100)와의 데이터 수수를 행하는 테스터 인터페이스부(8030)가 설치되어 있다.

반도체 집적 회로 장치(8000) 상에 탑재되어 있는 DRAM 코어(8010)와, 테스터 인터페이스부(8030)는, 예를 들면 256비트의 폭을 갖는 내부 데이터 버스에 의해 접속되어 있는 것으로 한다. 이에 대하여, 테스터 인터페이스부(8030)와, 외부테스터는 예를 들면 8비트 폭의 외부 데이터 버스에 의해 접속되어 있다.

칩 내부에 있어서는 내부 데이터 버스의 버스 폭, 즉 I/O의 수를 증가시키는 것은 용이한 반면, 외부 버스의 폭은 반도체 집적 회로 장치(8000)와 외부를 연결하기 위한 패드 수 내지 핀 수에 관계되어 있기 때문에, 지나치게 크게는 할 수 없다.

따라서, DRAM 코어(8010)의 불량 비트의 해석을 외부 테스터로 행하는 경우에는 작은 버스 폭의 외부 데이터 버스를 통해 테스트를 행할 필요가 있고, 테스트 시간의 증대를 초래한다는 문제가 있다.

외부 테스터(8100)는 이러한 테스터 인터페이스부(8030)를 통해 DRAM 코어 (8010) 중의 메모리 셀에 순차적으로 테스트 데이터를 기입한다. 또한, 외부 테스터(8100)는 테스터 인터페이스부(8030)를 통해 DRAM 코어(8000)로부터 데이터를 순차적으로 판독하여, 판독된 데이터와 판독 데이터에 대한 기대치와의 비교 결과에 기초하여 불량 비트의 유무를 테스트한다.

따라서, DRAM 코어(8010)에 대한 테스트를 고속으로 행하기 위해서는 외부 테스터(8100)도, 고속으로 동작하는 DRAM 코어(8010)의 동작 속도에 대응할 필요가 있고, 외부 테스터 자체의 비용도 상승하는 등의 문제가 있다. 외부 테스터(8100)에서는 상기한 바와 같이 하여 발견한 불량 비트를 DRAM 코어(8010)에 설치된 리던던시 메모리 셀 열 또는 리던던시 메모리 셀 행과의 조합에 따라 어떠한 치환 처리를 행함으로써 불량 비트의 구제를 행할 수 있는지에 대한 여부의 리던던시 해석을 행하게 된다.

도 44는 도 43에 있어서의 반도체 집적 회로 장치(8000)의 DRAM 코어(8010)에 대한 테스트 동작의 문제점을 해결하기 위해서, 빌트 인 셀프 테스트/리던던시 구제 해석부(8230)를 탑재한 반도체 집적 회로 장치(8200)의 구성을 설명하기 위한 개략 블록도이다. 이하, 빌트 인 셀프 테스트(Built-in self test)에 대해서는 「BIST」라고도 약기한다.

반도체 집적 회로 장치(8200)는 DRAM 코어(8210)와, DRAM 코어(8210) 중에 저장된 데이터에 대하여 논리 연산을 행하기 위한 논리 회로(8220)와, DRAM 코어 (8210) 중의 불량 비트의 검출을 행하고, 또한 DRAM 코어(8210)에 있어서의 리던던시 메모리 셀 행 및 리던던시 메모리 셀 열을 어떠한 조합으로 치환해야 되는지를 해석하기 위한 빌트 인 셀프 테스트/리던던시 구제 해석부(8230)를 포함하고 있다.

이러한 빌트 인 셀프 테스트/리던던시 구제 해석부(8230)의 구성으로서는 예를 들면, 특개2001-6387호, 또는 문헌 1: T.Kawagoe, J.Ohtani, M.Niiro, T. Ooishi, M.Hamada, and H.Hidaka, "A Built-In Self-Repair Analyzer(CRESTA) for embedded DRAMs", International Test Conference 2000 proceedings, pp. 567-574. 중에 개시되어 있다.

따라서, 도 44에 도시한 바와 같은 빌트 인 셀프 테스트/리던던시 구제 해석부(8230)를 반도체 집적 회로 장치(8200)에 집적화하면, DRAM 코어(8210)와 빌트 인 셀프 테스트/리던던시 구제 해석부(8230)를 비교적 비트 폭이 큰 내부 데이터 버스, 예를 들면 256비트의 I/O에 의해 접속할 수 있다. 이 때문에, 도 43에서 설명한 바와 같은 테스트 시간의 증대나, 외부 테스터 장치에 필요한 비용 문제를 회피할 수 있다.

그러나, 예를 들면, 메모리 용량이 다른 복수의 DRAM 코어가 1칩 상에 집적화되는 경우에는, 다음에 설명하는 바와 같이 해결되지 않으면 안 되는 문제가 있다.

도 45는 1칩 상에 복수의 DRAM 코어가 집적화된 반도체 집적 회로 장치 (8400)의 구성을 설명하기 위한 개략 블록도이다.

반도체 집적 회로 장치(8400)에는 제1 DRAM 코어(8410)와 제2 DRAM 코어 (8440)가 탑재되어 있다. 제1 DRAM 코어(8410)에 대해서는 이 DRAM 코어(8410)와의 사이에서 데이터의 수수를 행하고, 논리 연산을 행하기 위한 논리 회로(8420)와, DRAM 코어(8410)에 대한 불량 비트의 검출 및 리던던시 구제의 해석을 행하기 위한, 빌트 인 셀프 테스트/리던던시 구제 해석부(8430)가 설치되어 있다.

한편, 제2 DRAM 코어(8440)에 대해서는 이 DRAM 코어(8440)와의 사이에서 데이터의 수수를 행하고, 논리 연산 처리를 행하기 위한 논리 회로(8450)와, DRAM 코어(8440) 중의 불량 비트의 검출 및 리던던시 구제 해석을 행하기 위한 빌트 인 셀프 테스트/리던던시 구제 해석부(8460)가 설치되어 있다.

여기서, DRAM 코어(8440)의 메모리 용량이 DRAM 코어(8410)의 메모리 용량보다 큰 것으로 한다.

따라서, 예를 들면 DRAM 코어(8410)와 빌트 인 셀프 테스트/리던던시 구제 해석부(8430)와의 사이는 256비트의 내부 데이터 버스에 의해 접속되어 있는 반면,DRAM 코어(8440)와, 빌트 인 셀프 테스트/리던던시 구제 해석부(8460)는 2048비트의 비트 폭의 내부 데이터 버스에 의해 접속되어 있는 것으로 한다.

또한, 일반적으로는 DRAM 코어(8410)와 DRAM 코어(8440)에서는 각각에 대응하여 설치되는 리던던시 메모리 셀 행의 수 및 리던던시 메모리 셀 열의 수는 다르다.

이러한 메모리 용량의 차이 및 리던던시 메모리 셀의 구성의 차이에 기초하여 DRAM 코어(8410)와 DRAM 코어(8440)에는 각각 다른 빌트 인 셀프 테스트/리던던시 구제 해석부(8430) 및 빌트 인 셀프 테스트/리던던시 구제 해석부(8460)가 설치될 필요가 있다.

그러나, 이와 같이 각 DRAM 코어마다 빌트 인 셀프 테스트/리던던시 구제 해석부를 설치하는 것으로 하면, 면적 감소가 증대하여, 칩 면적의 증대를 초래하는 등의 문제점이 있었다.

도 1은 본 발명에 따른 반도체 집적 회로 장치(1000)의 구성을 설명하기 위한 개략 블록도.

도 2는 도 1에 도시한 DRAM 코어(100.1)의 구성을 설명하기 위한 개략 블록도.

도 3은 도 1에 도시한 빌트 인 셀프 테스트 회로(300)의 구성을 설명하기 위한 개략 블록도.

도 4는 불량 비트의 검출 및 리던던시 메모리 셀 행 및 리던던시 메모리 셀 열과의 치환 동작을 설명하기 위한 개념도.

도 5는 도 4에 도시한 순서로 불량 비트가 검출된 경우의 리던던시 구제를 위한 리던던시 행과 리던던시 열의 치환 순서와, 치환 가능성의 관계를 나타내는 도면.

도 6a 내지 도 6c는 메모리 용량이 다른 DRAM 코어에 대한 테스트 동작의 개념을 설명하기 위한 도면.

도 7은 어드레스 치환 판정기 ARD의 부분을 추출하여 나타내는 개략 블록도.

도 8은 기억 셀 열 MCR11 및 MCR12 내의 CAM 셀의 구성을 나타내는 회로도.

도 9는 연상 기억형 셀(CAM 셀)의 동작을 설명하기 위한 타이밍차트.

도 10은 도 1에 도시한 빌트 인 리던던시 해석 회로(400)의 전체 구성을 설명하기 위한 개략 블록도.

도 11은 CAM 셀 어레이(4000) 및 비트선 드라이버+S/A 회로(4020 및 4030)를 추출하여 나타내는 개념도.

도 12는 비트선 드라이버+S/A 회로(4020) 중의 드라이버/감지 증폭기부 (4020V) 중에 포함되는 회로 구성을 설명하는 회로도.

도 13은 비트선 드라이버+S/A 회로(4020) 중의 드라이버/감지 증폭기부 (4020F) 중에 포함되는 회로 구성을 설명하는 회로도.

도 14는 도 10에 도시한 치환 판정부(4100.1)의 구성을 설명하기 위한 개략 블록도.

도 15는 도 14에 도시한 선택 회로 SEL1의 구성을 설명하기 위한 개략 블록도.

도 16은 도 15에 도시한 래치 회로 LT451의 구성을 설명하기 위한 개략 블록도.

도 17은 선택 회로 SEL1을 커맨드 디코더(4010)로부터의 제어 신호에 따라 설정하는 경우의 동작을 설명하기 위한 타이밍차트.

도 18은 도 1에 도시한 플립플롭 회로(500.1)의 구성을 설명하기 위한 개략블록도.

도 19는 선택 회로(510.1)의 구성을 설명하기 위한 개략 블록도.

도 20은 선택 회로(520.1)의 구성을 설명하기 위한 개략 블록도.

도 21은 빌트 인 셀프 테스트 회로(300) 및 빌트 인 리던던시 해석 회로 (400)의 동작을 설명하기 위한 제1 흐름도.

도 22는 빌트 인 셀프 테스트 회로(300) 및 빌트 인 리던던시 해석 회로 (400)의 동작을 설명하기 위한 제2 흐름도.

도 23은 도 2에 도시한 어드레스 생성 회로(34)의 동작을 설명하기 위한 타이밍차트.

도 24는 어드레스 생성 회로(330) 및 비교기(344) 및 최대 어드레스 레지스터(342)의 구성을 설명하기 위한 개략 블록도.

도 25는 도 24에서 설명한 어드레스 생성 회로(330)의 동작을 설명하기 위한 타이밍차트.

도 26은 본 발명의 제2 실시예의 반도체 집적 회로 장치(2000)의 구성을 설명하기 위한 개략 블록도.

도 27은 도 26에 도시한 구성 중, DRAM 코어의 인터페이스부(114)의 구성을 설명하기 위한 개략 블록도.

도 28은 스위치부(116.1∼116.n), 로컬 제어 회로(118.1∼118.n), 플립플롭 회로(120.1∼120.n)의 구성을 설명하기 위한 개략 블록도.

도 29는 DRAM 코어(100)의 테스트를 행할 때의 타이밍차트.

도 30은 빌트 인 리던던시 해석 회로(400) 중에 포함시킬 수 있는 CAM 셀 어레이(4000)의 다른 구성을 설명하기 위한 개략 블록도.

도 31은 도 30에 도시한 CAM 셀 어레이의 구성을 개념적으로 나타내는 도면.

도 32는 도 31에 도시한 CAM 어레이 중, 검은 색 굵은 선으로 둘러싼 부분 PA의 구성을 보다 상세하게 설명하기 위한 배선 패턴도.

도 33은 CAM 셀 어레이(4000)의 다른 구성을 나타내는 개략 블록도.

도 34는 도 33에 도시한 CAM 어레이의 구성을 개념적으로 나타내는 도면.

도 35는 CAM 셀 MC'n1의 구성을 보다 상세하게 설명하기 위한 배선 패턴도.

도 36은 도 34에 도시한 CAM 어레이 중, 로우 어드레스용 CAM 어레이와 컬럼 어드레스용 CAM 어레이의 경계부의 구성을 나타내는 배선 패턴도.

도 37은 CAM 셀 어레이의 다른 구성을 나타내는 개략 블록도.

도 38은 도 37에 도시한 CAM 어레이 중의 CAM 셀의 구성을 나타내는 회로도.

도 39는 CAM 셀 어레이의 또 다른 구성을 나타내는 개념도.

도 40은 빌트 인 셀프 테스트를 행하는 테스트 동작의 다른 예를 나타내는 흐름도.

도 41은 비트선 드라이버+S/A 회로(4020) 중의 드라이버/감지 증폭기부 (4020V) 중에 포함되는 다른 회로 구성을 설명하는 회로도.

도 42는 비트선 드라이버+S/A 회로(4020) 중의 드라이버/감지 증폭기부 (4020F) 중에 포함되는 다른 회로 구성을 설명하는 회로도.

도 43은 DRAM 코어(8010)와, 논리 회로(8020)를 집적화한 반도체 집적 회로장치(8000)에 대한 테스트 동작을 설명하기 위한 개략 블록도.

도 44는 빌트 인 셀프 테스트/리던던시 구제 해석부(8230)를 탑재한 반도체 집적 회로 장치(8200)의 구성을 설명하기 위한 개략 블록도.

도 45는 1칩 상에 복수의 DRAM 코어가 집적화된 반도체 집적 회로 장치 (8400)의 구성을 설명하기 위한 개략 블록도.

〈도면의 주요 부분에 대한 부호의 설명〉

10, 12, 14, 16, 18, 20, 22 : 외부 단자

30 : 커맨드 디코더

32 : 어드레스 버퍼

34 : 어드레스 생성 회로

36 : 전환 회로

40 : 로우 어드레스 디코더

42 : 워드선 드라이버

50 : 컬럼 어드레스 디코더

52 : 열 선택 게이트

60 : 감지 증폭기

70 : 리드 증폭기

72, 82 : 데이터 래치

80 : 라이트 드라이버

100.1∼100.n : DRAM 코어

110 : 메모리 셀 어레이

200.1∼200.n : 논리 회로

300, 310 : BIST 제어부

320 : 빌트 인 리던던시 해석 제어부

330 : 어드레스 생성 회로

340 : 병렬 직렬 변환부

342 : 최대 어드레스 레지스터

344 : 비교기

350 : 어드레스·데이터 시프트 래치 회로

360 : 비교 회로

400 : 빌트 인 리던던시 해석 회로

500.1∼500.n : 플립플롭 회로

4000 : CAM 셀 어레이

4010 : 커맨드 디코더

4020, 4030 : 비트선 드라이버+감지 증폭기 회로

4100.1∼4100.6 : 치환 판정부

본 발명의 목적은 DRAM 코어의 메모리 용량이 변화한 경우나, DRAM 코어에 대하여 설치되는 리던던시 메모리 셀 행의 수 및 리던던시 메모리 셀 열의 수가 변화한 경우라도, 이에 유연하게 대응할 수 있는 테스트 회로를 탑재하는 반도체 집적 회로 장치를 제공하는 것이다.

본 발명은 요약하면, 반도체 집적 회로 장치에 있어서, 복수의 메모리 회로와, 리던던시 치환 테스트 회로를 포함한다.

각 메모리 회로는 복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이와, 복수의 예비 메모리 셀 행 및 예비 메모리 셀 열을 갖는 예비 메모리 셀 어레이를 포함한다.

리던던시 치환 테스트 회로는 복수의 메모리 회로에 공통으로 설치되고, 치환 구제해야 되는 불량 어드레스를 결정한다. 리던던시 치환 테스트 회로는 자기 테스트 회로와, 리던던시 해석 회로를 포함한다.

자기 테스트 회로는 메모리 셀을 순차적으로 선택하기 위한 어드레스 신호를 생성하고, 메모리 셀로부터 판독된 데이터와 기대치 데이터와의 비교 결과에 따라, 불량 메모리 셀의 검출을 행한다.

리던던시 해석 회로는 자기 테스트 회로로부터의 어드레스 신호와 불량 메모리 셀의 검출 결과에 따라, 각 복수의 예비 메모리 셀 행 및 예비 메모리 셀 열로 치환해야 할 불량 어드레스를 결정한다. 리던던시 해석 회로는 어드레스 기억 회로와, 구동 회로와, 판정 회로를 포함한다. 어드레스 기억 회로는 불량 메모리 셀에 대응하는 불량 어드레스를 기억한다. 구동 회로는 복수의 메모리 회로 중 테스트 대상이 되는 메모리 회로의 용량에 따라, 어드레스 기억 회로의 유효한 사용 영역을 제한하고, 어드레스 기억 회로에의 데이터 저장을 행한다. 판정 회로는 어드레스 기억 회로에 보유된 불량 어드레스에 따라, 어느 하나의 예비 메모리 셀 행 및 예비 메모리 셀 열로 치환할지를 판정한다. 어드레스 기억 회로는 순차적으로 검출되는 불량 어드레스 중, 이미 기억되어 있는 불량 행 어드레스 및 불량 열 어드레스의 모두와 다른 불량 어드레스를 선택적으로 기억한다.

바람직하게는 어드레스 기억 회로는 행렬 형상으로 배열된 복수의 연상 기억형 셀을 포함한다.

또한, 바람직하게는 판정부는 복수의 메모리 회로 중 최대 개수의 예비 메모리 셀 행과 예비 메모리 셀 열을 포함하는 메모리 회로에 있어서, 불량 메모리 셀을 포함하는 정규 메모리 셀 행 또는 정규 메모리 셀 열을 순차적으로 예비 메모리 셀 행과 예비 메모리 셀 열로 치환하는 단계의 순서의 조합의 각각에 대응하여 설치되는 복수의 치환 판정부를 포함한다. 각 치환 판정부는 치환 순서 판정 회로와, 판정 단계 제한 회로를 포함한다.

치환 순서 판정 회로는 치환 단계 중의 최종 단계까지, 불량 메모리 셀의 치환이 완료되었는지를 판정한다. 판정 단계 제한 회로는 복수의 메모리 회로 중 테스트 대상이 되는 메모리 회로에 포함되는 예비 메모리 셀 행 및 예비 메모리 셀 열의 개수에 따라, 치환 단계 중의 어느 하나의 단계를 최종 단계로 할지를 설정한다.

또는 바람직하게는 반도체 집적 회로 장치는 복수의 메모리 회로에 각각 대응하여 설치되고, 상호 직렬로 접속된 복수의 선택 회로를 더 포함한다. 복수의 메모리 회로 중 테스트 대상이 되는 메모리 회로에의 기입 데이터는 자기 테스트 회로로부터 복수의 선택 회로를 순차적으로 경유하는 시프트 동작에 의해 전달된다.

또는 바람직하게는 리던던시 치환 테스트 회로는 복수의 메모리 회로 중 테스트 대상이 되는 메모리 회로의 메모리 셀 어레이의 크기에 따라, 테스트 동작을 위한 내부 어드레스를 생성하기 위한 제1 내부 어드레스 생성 회로를 더 포함한다.각 메모리 회로는 리던던시 치환 회로로부터 주어진 초기치에 기초하여 제1 내부 어드레스 생성 회로와 동기하여, 메모리 회로의 테스트 동작을 위한 내부 어드레스를 생성하는 제2 내부 어드레스 생성 회로를 더 포함한다.

따라서, 본 발명의 이점은, 동일 칩 상에 형성되는 복수의 반도체 메모리 회로의 메모리 용량이 각각 다른 경우에 있어서도, 비교적 작은 회로 규모로 불량 메모리 셀의 검출과 리던던시 해석을 행할 수 있고, 리던던시 해석 기능을 갖는 테스트 회로를 반도체 집적 회로 장치 자체에 탑재할 수 있다.

본 발명의 다른 이점은, 동일 칩 상에 형성되는 복수의 반도체 메모리 회로에 설치되는 리던던시 메모리 셀의 구성이 다른 경우에 있어서도, 비교적 작은 회로 규모로 불량 메모리 셀의 검출과 리던던시 해석을 행할 수 있고, 리던던시 해석 기능을 갖는 테스트 회로를 반도체 집적 회로 장치 자체에 탑재할 수 있다.

본 발명의 또다른 이점은, 자기 테스트 회로와 테스트 대상의 메모리 회로와의 데이터 수수를 위한 회로 구성을 간략화할 수 있어, 칩 면적의 저감을 도모할 수 있다.

본 발명의 또다른 이점은, 메모리 회로와 리던던시 치환 테스트 회로의 각각에서 테스트를 위한 어드레스를 생성하기 때문에, 테스트 중에 있어서, 리던던시 치환 테스트 회로로부터 어드레스를 메모리 회로에 전송할 필요가 없어, 테스트 시간을 단축할 수 있다.

본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

본 발명의 추가적인 목적 및 장점은 아래의 상세한 설명에 의해 명백해질 것이다.

[제1 실시예]

[반도체 집적 회로 장치(1000)의 구성]

도 1은 본 발명에 따른 반도체 집적 회로 장치(1000)의 구성을 설명하기 위한 개략 블록도이다.

도 1을 참조하여, 반도체 집적 회로 장치(1000)는 n개(n: 자연수)의 DRAM 코어(100.1∼100.n)와, 이들 DRAM 코어(100.1∼100.n)와의 사이에서 데이터의 수수를 행하고, 논리 연산 처리를 행하기 위한 논리 회로(200.1∼200.n)와, DRAM 코어 (100.1∼100.n)에 대한 빌트 인 셀프 테스트를 행하기 위한 빌트 인 셀프 테스트 회로(300)와, 빌트 인 셀프 테스트 회로(300)의 테스트 결과에 의해 검출된 불량 비트에 대하여, 각 DRAM 코어(100.1∼100.n)의 각각에 있어서, 어떠한 리던던시 구제를 행해야 되는지를 해석하여 판정하기 위한 빌트 인 리던던시 해석 회로(400)를 포함한다. 여기서, 리던던시 구제의 해석은, 각 DRAM 코어에 있어서, 불량 비트가 존재하는 정규 메모리 셀 행 및 정규 메모리 셀 열을 복수의 리던던시 메모리 셀 행 및 리던던시 메모리 셀 열에 의해 어떻게 치환하면 구제 가능한지를 분석하는 것을 의미한다.

빌트 인 셀프 테스트 회로(300)에 대해서는 외부 단자(12)로부터 리세트 신호 RST가 주어지고, 외부 단자(14)로부터 마스터 클럭 신호 MCLK가 주어지고, 외부단자(16)로부터 테스트 개시 지시 신호 TS가 주어진다. 또한, 빌트 인 셀프 테스트 회로(300)에는 외부 단자(20)로부터 리던던시 해석 후의 리던던시 해석 결과를 나타내는 데이터의 판독 동작을 지시하기 위한 데이터 판독 커맨드 RDC가 주어진다. 「리던던시 해석 결과를 나타내는 데이터」는 구체적으로는 리던던시 구제가 가능한지를 나타내는 데이터나, 리던던시 해석이 가능한 경우에 어느 어드레스를 리던던시 치환해야 되는지를 나타내는 데이터 등을 의미한다.

한편, 빌트 인 셀프 테스트 회로로부터는 외부 단자(18)에 대하여, 테스트 종료를 나타내는 테스트 종료 신호 TE가 주어지고, 외부 단자(22)에 대해서는 리던던시 해석 결과를 나타내는 데이터가 주어지고, 외부 단자(24)에는 리던던시 해석 결과를 나타내는 데이터가 출력되어 있는 것을 나타내는 데이터 인에이블 신호 DE가 출력된다.

한편, DRAM 코어(100.1)와, 논리 회로(200.1)와의 사이에는 데이터를 보유하여 직렬로 데이터 시프트를 행하고, 또한 병렬로 데이터를 입출력 가능한 데이터 보유 회로, 예를 들면, 플립플롭 회로(500.1)가 설치되고, 이 DRAM 코어(100.1)와 논리 회로(200.1)와의 사이의 데이터 수수를 제어한다.

다른 DRAM 코어(100.2)와 논리 회로(200.2) 사이, 및 DRAM 코어(100.n)와 논리 회로(200.n) 등과의 사이에도 각각, 플립플롭 회로(500.2∼500.n)가 설치되어 있다.

빌트 인 셀프 테스트 회로(300)로부터는 DRAM 코어(100.1∼100.n)에 대한 데이터 입출력을 제어하기 위해서, 데이터 인에이블 신호 DE1∼DEn이 출력된다. 신호 DE1∼DEn은 각각 플립플롭 회로(500.1∼500.n)에 주어진다.

플립플롭 회로(500.1∼500.n)는 상호 직렬로 접속되어 있으며, 테스트 동작에 있어서는 빌트 인 셀프 테스트 회로(300)로부터 주어지는 신호 SDout을 직렬로 전달하여 보유한다. 이와 같이 하여 보유된 데이터가 플립플롭 회로(500.1∼ 500.n)로부터 DRAM 코어(100.1∼100.n)에 주어져 테스트 동작이 행해진 후, 테스트 결과에 상당하는 데이터가 다시 플립플롭 회로(500.1∼500.n)에 보유된다. 후술하는 바와 같이 일반적으로는 DRAM 코어(100.1∼100.n) 중, 순차적으로 하나가 선택되고, 선택된 하나의 DRAM 코어가 테스트 대상이 된다.

이와 같이 하여, 플립플롭 회로(500.1∼500.n)에 보유되어 있는 테스트 결과에 상당하는 데이터는 다시 빌트 인 셀프 테스트 회로(300)로부터의 제어에 따라, 직렬로 시프트 동작이 되고, 빌트 인 셀프 테스트 회로(300)에 데이터 SDin으로서 주어진다.

보다 상세하게 설명하면, 플립플롭 회로(500.1∼500.n)에는 빌트 인 셀프 테스트 회로(300)로부터 테스트 동작 모드인지 통상 동작 모드인지를 지정하기 위한 모드 커맨드 MC가 주어진다.

모드 커맨드 MC가 활성 상태("H" 레벨)일 때는 테스트 동작 모드가 선택되어 빌트 인 셀프 테스트 회로(300)로부터 플립플롭 회로(500.1∼500.n)에 직렬로 주어져 있던 데이터가 DRAM 코어(100.1∼100.n)에 주어진다. 또한, DRAM 코어(100.1∼ 100.n)로부터 플립플롭 회로(500.1∼500.n)에 주어진 데이터는 직렬로 빌트 인 셀프 테스트 회로(300)에 전달된다.

모드 커맨드 MC가 활성 상태인 기간은 논리 회로(200.1∼200.n)에는 모드 커맨드 MC가 인버터 INV1∼INVn에 의해 반전된 신호가 각각 주어져, 논리 회로 (200.1∼200.n)는 불활성 상태이다.

이에 대하여, 모드 커맨드 MC가 불활성 상태("L" 레벨)인 기간(통상 동작 기간)은 대응하는 논리 회로(200.1∼200.n)로부터의 데이터가 플립플롭 회로(500.1∼ 500.n)를 통해 DRAM 코어(100.1∼100.n)에 각각 주어진다. 또한, DRAM 코어 (100.1∼100.n)로부터 출력된 데이터가 플립플롭 회로(500.1∼500.n)를 통해 대응하는 논리 회로(200.1∼200.n)에 각각 주어진다. 통상 동작에 있어서는 논리 회로 (200.1∼200.n)는 단자군(10)을 통해 외부와의 사이에서 데이터의 수수를 행하고 있다.

빌트 인 셀프 테스트 회로(300)로부터는 플립플롭 회로(500.1∼500.n)에 대하여, 마스터 클럭 신호 MCLK에 기초하여 생성된 클럭 신호 CLK가 주어져, 데이터의 시프트 동작이나, 데이터의 수수 동작의 타이밍의 제어가 행해진다.

클럭 신호 CLK는 DRAM 코어(100.1∼100.n)에도 주어지고, 커맨드 수수의 타이밍이나 데이터 입출력의 타이밍이 제어된다.

빌트 인 리던던시 해석 회로(400)는 빌트 인 셀프 테스트 회로(300)로부터 클럭 신호 CLK를 받아, 이에 동기하여 동작한다. 빌트 인 셀프 테스트 회로(300)로부터는 빌트 인 리던던시 해석 회로(400)에 대하여, 후술하는 바와 같은 리던던시 해석 동작을 제어하기 위한 컨트롤 신호 Ctl이나, 빌트 인 셀프 테스트를 행하고 있는 DRAM 코어 중의 메모리 셀을 지정하기 위한 어드레스 신호 Add나, 빌트 인셀프 테스트 결과, 어드레스 신호 Add에 대응하는 메모리 셀이 양호품인지 불량품인지를 나타내는 패스/페일 신호 P/F가 주어진다.

또한, 빌트 인 리던던시 해석 회로(400)로부터는 후술하는 바와 같이 리던던시 해석 결과에 상당하는 데이터 RD가 빌트 인 셀프 테스트 회로(300)에 대하여 주어진다.

여기서, 데이터 RD로서는 리던던시 구제가 가능한지의 여부를 나타내는 데이터나, 리던던시 구제를 행하는 어드레스를 나타내는 데이터 등이 포함된다.

[DRAM 코어의 구성]

도 2는 도 1에 도시한 DRAM 코어(100.1)의 구성을 설명하기 위한 개략 블록도이다.

다른 DRAM 코어(100.2∼100.n)의 구성도, 메모리 용량이나 리던던시 메모리 셀 행의 수나 리던던시 메모리 셀 열의 수를 제외하고는 그 구성은 기본적으로 마찬가지이다.

도 2를 참조하여, DRAM 코어(100.1)는 플립플롭 회로(500.1)를 통해 주어지는 행 어드레스 스트로브 신호 RAS, 열 어드레스 스트로브 신호 CAS, 라이트 인에이블 신호 WE, 모드 커맨드 MC 등의 제어 신호를 받아, 내부 제어 신호를 생성하는 커맨드 디코더(30)와, 통상 동작에 있어서 플립플롭 회로(500.1)를 통해 논리 회로 (200.1)로부터 주어지는 어드레스 신호 A0∼Ai(i: 자연수)를 받아 대응하는 내부 어드레스 신호를 생성하는 어드레스 버퍼 회로(32)와, 테스트 동작에 있어서 테스트 데이터가 기입되는 어드레스를 지정하기 위한 내부 어드레스 신호를 생성하는어드레스 생성 회로(34)와, 어드레스 버퍼 회로(32)로부터의 출력과 어드레스 생성 회로(34)로부터의 출력을 받아, 커맨드 디코더(30)에 의해 제어되어 선택적으로 출력하는 전환 회로(36)를 포함한다.

여기서, 커맨드 디코더(30)는 메모리 셀의 선택 동작을 활성화하기 위한 ACT 신호, 판독 동작을 지정하기 위한 신호 READ, 기입 동작을 지정하기 위한 신호 WRITE, 프리차지 동작을 지정하기 위한 신호 PCG 및 전환 회로(36)를 제어하기 위한 내부 신호를 생성한다. 이들 내부 제어 신호에 따라, 판독 동작에 관련하는 회로, 기입 동작에 관련하는 회로 및 프리차지 동작에 관련하는 회로의 동작이 제어된다. 또한, 어드레스 생성 회로(34)는 빌트 인 셀프 테스트 회로(300)로부터의 카운트 클럭 신호 UCCLK에 기초하여 내부 어드레스 신호를 생성하고, 리세트 신호 RST에 응답하여 리세트된다.

내부 어드레스 신호는, 예를 들면, 행 어드레스 신호 RA0-9로부터 생성되는 상호 상보적인 내부 행 어드레스 신호 RA0-9 및 /RA0-9와, 열 어드레스 신호 CA0-9로부터 생성되는 상호 상보적인 내부 열 어드레스 신호 CA0-9 및 /CA0-9를 의미한다.

DRAM 코어(100.1)는, 또한 행렬 형상으로 배치된 복수의 메모리 셀 MC를 갖는 메모리 셀 어레이(110)를 구비한다. 메모리 셀 MC는 데이터를 보유하기 위한 커패시터(도시하지 않음)와, 각 행에 대응하는 워드선 WL에 접속된 게이트를 갖는 액세스 트랜지스터 GM(도시하지 않음)에 의해 구성된다. 메모리 셀 어레이(110)에 있어서는 메모리 셀의 각 행에 대하여 워드선 WL이 설치되고, 메모리 셀의 각 열에대하여 비트선 BL, /BL이 설치된다.

또한, 도 2에 도시한 메모리 셀 어레이(110)는 정규 메모리 셀 어레이 RMA와, 리던던시 메모리 셀 행(스페어 로우) SR과 리던던시 메모리 셀 열(스페어 컬럼) SC를 포함한다. 예를 들면, 스페어 로우 SR로서는 2개의 스페어 로우 SR1 및 SR2가 설치되고, 스페어 컬럼 SC로서는 2개의 스페어 컬럼 SC1 및 SC2가 설치되어 있는 것으로 한다. 단, 스페어 로우 및 스페어 컬럼의 개수는 DRAM 코어에 따라 다르다.

[DRAM 코어의 통상 동작 모드 시의 동작]

상술한 바와 같이, 통상 동작 시에서는 전환 회로(36)는 어드레스 버퍼 회로 (32)로부터의 내부 행 어드레스 신호 및 내부 열 어드레스 신호를 그대로 로우 어드레스 디코더(40), 컬럼 어드레스 디코더(50) 및 스페어 컬럼 디코더(52)에 각각 출력한다.

여기서, 로우 어드레스 디코더(40)는 정규 메모리 셀 어레이 내의 메모리 셀 행을 선택하기 위한 신호를 생성하는 정규 로우 어드레스 디코더(40R: 도시하지 않음)와, 사전에 불휘발적으로 프로그램된 불량 행 어드레스에 내부 어드레스 신호가 대응할 때는 정규 로우 어드레스 디코더(40R)의 동작을 정지시켜서 스페어 로우 SR 내의 리던던시 메모리 셀 행 대신에 선택하기 위한 신호를 생성하는 스페어 로우 어드레스 디코더(40S: 도시하지 않음)를 포함한다. 마찬가지로 하여, 컬럼 어드레스 디코더(50)는 정규 메모리 셀 어레이 내의 메모리 셀 열을 선택하기 위한 신호를 생성하는 정규 컬럼 어드레스 디코더(50R: 도시하지 않음)와, 사전에 불휘발적으로 프로그램된 불량 열 어드레스에 내부 어드레스 신호가 대응할 때는 정규 컬럼 어드레스 디코더(50R)의 동작을 정지시켜서 스페어 컬럼 SC 내의 리던던시 메모리 셀 열 대신에 선택하기 위한 신호를 생성하는 스페어 컬럼 어드레스 디코더(50S: 도시하지 않음)를 포함한다.

워드선 드라이버 회로(42)는 로우 어드레스 디코더(40)로부터의 신호에 따라, 선택된 워드선의 전위 레벨을 활성 레벨로 한다.

또한, 열 선택 게이트(52)는 판독 동작에 있어서는 선택된 메모리 셀 행(워드선)에 속하는 메모리 셀 MC로부터 비트선쌍 BL, /BL을 통해 판독되어 감지 증폭기(60)에 의해 증폭된 판독 데이터 중 선택된 메모리 셀 열로부터의 데이터를 리드 증폭기(70)에 제공한다. 리드 증폭기(70)에 의해 증폭된 판독 데이터는 데이터 래치(72)에 저장 보유된 후, 클럭 신호 CLK에 동기하여, 데이터 Dout으로서 플립플롭 회로(500.1)에 주어진다.

한편, 기입 동작에 있어서는 플립플롭 회로(500.1)로부터 데이터 Din으로서 주어지는 기입 데이터는 클럭 신호 CLK에 동기하여 데이터 래치(82)에 저장 보유된 후, 라이트 드라이버 회로(80)에 의해 증폭되어 열 선택 게이트(52)에 주어진다. 열 선택 게이트(52)는 선택된 메모리 셀 열의 비트선쌍 BL, /BL에 대하여 기입 데이터를 제공하고, 워드선의 활성화에 의해 선택되어 있는 메모리 셀에 데이터의 기입을 행한다.

[DRAM 코어의 테스트 모드 시의 동작]

또한, 전환 회로(36)는 테스트 동작에 있어서는 어드레스 버퍼 회로(32)로부터의 내부 어드레스 신호가 아니라, 클럭 신호 UCCLK에 따라 어드레스 생성 회로 (34)에서 생성한 내부 어드레스 신호를 로우 어드레스 디코더(40), 컬럼 어드레스 디코더(50)에 각각 제공한다. 또한, 데이터 래치(82)에 입력되는 기입 데이터는 논리 회로(200.1)로부터의 신호가 아니라, 빌트 인 셀프 테스트 회로(300)에서 생성된 테스트용 기입 데이터 DT이다.

이러한 테스트 동작에 있어서의 기입 동작이 종료한 후, 빌트 인 셀프 테스트 회로(300)로부터는 판독용 어드레스 신호가 DRAM 코어(100.1)에 주어지고, 순차적으로 기입된 데이터의 판독을 행한다. 빌트 인 셀프 테스트 회로(300)는 이 판독된 데이터와 기대치 데이터 Exp.DT와의 비교 결과에 따라, 정규 메모리 셀 어레이 RMA 중의 불량 메모리 셀 위치를 순차적으로 검출해 간다. 빌트 인 리던던시 해석 회로(400)는 이러한 복수의 불량 메모리 셀에 대응하는 복수의 불량 행 어드레스 및 불량 열 어드레스를 스페어 로우 SR 및 스페어 컬럼 SC의 어떠한 조합으로 치환하면 구제 가능한지를 판정한다.

이러한 테스트 동작 중의 판독 동작이 종료하면, 빌트 인 리던던시 해석 회로(400)의 판정에 따라, 스페어 로우 디코더(40S) 및 스페어 컬럼 디코더(50S)는 각각 치환해야 할 불량 행 어드레스 및 불량 열 어드레스를 각각 불휘발적으로 기억한다. 이 때문에, 빌트 인 셀프 테스트 회로(300)는 테스트 동작 종료 후, 이러한 치환을 행해야 되는 어드레스를 외부로 출력한다. 이 경우에는 이 외부로 출력된 치환 어드레스에 따라, 외부 테스터가 리페어 장치에 지시하고, 리페어 장치가 스페어 로우 디코더(40S), 스페어 컬럼 디코더(50S)의 퓨즈 소자를 트리밍하는 구성으로 해도 좋다. 또는 스페어 로우 디코더(40S) 및 스페어 컬럼 디코더(50S)는 빌트 인 셀프 테스트 회로(300)로부터 지시되는 치환 어드레스를 전기적으로 기입 판독 가능한 불휘발성 기억 소자를 구비하는 구성으로 해도 좋다.

빌트 인 셀프 테스트 회로(300) 및 빌트 인 리던던시 해석 회로(400)에 의한 이러한 리던던시 해석이 끝난 후에는 통상의 판독 동작 및 기입 동작이 행해지게 된다.

[DRAM 코어의 리던던시 치환 후의 통상 동작]

리던던시 치환 후의 통상의 판독 동작 및 기입 동작에 있어서는 어드레스 버퍼 회로(32)로부터의 내부 행 어드레스 신호를 디코드한 행 디코더(40)로부터의 출력에 따라, 워드선 드라이버(42)는 대응하는 워드선 WL을 선택적으로 활성화한다. 이 때, 스페어 로우 디코더(40S)는 불휘발적으로 기억하고 있는 불량 행 어드레스와, 어드레스 버퍼로부터의 내부 행 어드레스가 일치한 경우, 스페어 로우 SR의 워드선 WL을 활성화하고, 정규 로우 어드레스 디코더(40R)에 대해서는 행 선택 동작을 행하지 않는 지시를 제공한다.

한편, 컬럼 어드레스 디코더(50)는 어드레스 버퍼 회로(32)로부터의 내부 열 어드레스 신호를 디코드하여 컬럼 선택 신호를 활성화한다. 이 때, 스페어 컬럼 디코더(50S)는 어드레스 버퍼 회로(32)로부터의 내부 열 어드레스 신호가 불휘발적으로 기억하고 있는 불량 열 어드레스와 일치하는 경우에는 스페어 컬럼 SC에 대응하는 컬럼 선택 신호를 활성화하고, 정규 컬럼 어드레스 디코더(50R)에 대해서는 선택 동작을 행하지 않도록 지시한다.

컬럼 선택 신호는 컬럼 선택선(도시하지 않음)에 의해 열 선택 게이트(52)에 주어진다. 열 선택 게이트(52)는 열 선택 신호에 따라 비트선쌍 BL, /BL의 데이터를 증폭하는 감지 증폭기(60)와 리드 증폭기(70)를 선택적으로 접속한다.

[빌트 인 셀프 테스트 회로(300)의 구성]

도 3은 도 1에 도시한 빌트 인 셀프 테스트 회로(300)의 구성을 설명하기 위한 개략 블록도이다.

빌트 인 셀프 테스트 회로(300)는 빌트 인 셀프 테스트 동작을 제어하기 위한 BIST 제어부(310)와, 빌트 인 리던던시 해석 회로(400)의 동작을 제어하기 위한 빌트 인 리던던시 해석 제어부(320)와, BIST 제어부(310)로부터 주어지는 클럭 신호 UCCLK에 따라 빌트 인 셀프 테스트를 행하기 위한 내부 어드레스를 생성하는 어드레스 생성 회로(330)와, BIST 제어부(310)에 있어서 생성된 테스트 데이터 DT 및 테스트 동작을 위한 커맨드 신호를 받아, 이 병렬 데이터를 직렬 데이터로 변환하여, 플립플롭 회로(500.1)에 대하여 출력하기 위한 병렬 직렬 변환부(340)와, BIST 제어부(310)로부터의 제어에 따라 빌트 인 셀프 테스트의 대상이 되는 DRAM 코어의 최대 어드레스를 보유하기 위한 최대 어드레스 레지스터(342)와, 어드레스 생성 회로(330)로부터 생성되는 내부 어드레스 신호와, 최대 어드레스 레지스터(342) 중에 보유되는 최대 어드레스와의 비교 결과에 따라, 어드레스 생성 회로(330)의 동작을 리세트하기 위한 비교기(344)를 구비한다.

BIST 컨트롤 회로로부터는 모드 커맨드 MC와 신호 DE1∼DEn(총칭하여, DE<n>로 나타냄)이, 플립플롭 회로(500.1∼500.n)에 대하여 출력된다.

어드레스 생성 회로(330)로부터는 클럭 신호 UCCLK가 출력되고, DRAM 코어 (100.1∼100.n) 내의 어드레스 생성 회로(34)에도 주어진다. 따라서, 어드레스 생성 회로(330)가 생성하는 어드레스와 어드레스 생성 회로(34)가 생성하는 어드레스는 동일한 어드레스에 대응한 것이 된다.

빌트 인 셀프 테스트 회로(300)는, 또한 테스트 동작 중인 판독 동작에 있어서 테스트 대상이 되는 DRAM 코어에 대하여 출력된 커맨드 및 기입 데이터에 대한 기대치 데이터 Exp.DT를 BIST 제어부(310)로부터 수취하고, 또한 이들 커맨드 및 기대치 데이터에 대응하는 판독 동작이 행해진 어드레스를 어드레스 생성 회로 (330)로부터 수취하여 이들을 대응하여 저장하고, 클럭 신호 CLK에 따라 순차적으로 시프트 동작시키는 어드레스·데이터 시프트 래치 회로(350)와, 플립플롭 회로 (500.n)의 스캔 데이터 Sout을 직렬로 SDin으로서 수취하여, 커맨드 데이터가 테스트 대상이 되는 DRAM 코어로부터의 데이터의 판독이 행해지는 것을 나타내고 있는 경우에, BIST 제어부(310)로부터의 기대치 데이터 Exp.DT와 스캔 데이터 Sout과의 비교 결과를 패스/페일 신호 P/F로서 출력하는 비교 회로(360)를 포함한다. 또, 비교 회로(360)로부터 패스/페일 신호 P/F가 출력됨과 함께, 어드레스·데이터 시프트 래치 회로(350)로부터는 어드레스 신호 Add가 빌트 인 리던던시 해석 회로 (400)에 대하여 출력된다. 따라서, 커맨드 데이터가 테스트 대상이 되는 DRAM 코어로부터의 데이터의 판독이 행해지는 것을 나타내고 있지 않는 경우에는 패스/페일 신호 P/F와 어드레스 신호 Add는, 모두 빌트 인 셀프 테스트 회로(300)로부터는 출력되지 않는 것으로 한다.

빌트 인 셀프 테스트 제어부(310)는 마스터 클럭 신호 MCLK를 받아 클럭 신호 CLK를 생성하고, 테스트 개시 신호 TS에 따라 테스트 동작을 개시한다. 한편, 리세트 신호 RST에 따라 테스트 동작을 종료한다. 테스트 동작의 종료에 따라, 빌트 인 셀프 테스트 제어부(310)로부터는 테스트 종료 신호 TE가 출력된다.

또한, 내부 단자(20)로부터 데이터 판독 커맨드가 주어지면, 빌트 인 셀프 테스트 제어부(310)로부터는 후술하는 바와 같이 빌트 인 리던던시 해석 회로(400)로부터 주어진 리던던시 해석 결과를 나타내는 데이터 및 이 해석 결과의 데이터가 출력되어 있는 것을 나타내는 데이터 인에이블 신호 DE가 출력된다.

[빌트 인 리던던시 해석 회로(400)의 동작의 개요]

이하, 빌트 인 리던던시 해석 회로(400)의 구성을 설명하기 전에, 빌트 인 리던던시 해석 회로(400)가 행하는 처리의 개요에 대하여 간단히 설명해 둔다.

도 4는 도 1에 도시한 DRAM 코어 중 가장 큰 메모리 용량을 갖는 DRAM 코어, 예를 들면 DRAM 코어(100.2)에 있어서, 불량 비트의 검출 및 리던던시 메모리 셀 행 및 리던던시 메모리 셀 열과의 치환 동작을 설명하기 위한 개념도이다.

도 4는 DRAM 코어(100.2) 중의 어드레스 생성 회로(34)에 의해 생성되는 어드레스 신호에 따라, DRAM 코어(100.2) 중의 정규 메모리 셀 어레이(140) 중의 메모리 셀에 순차적으로 데이터가 기입되고, 판독된 데이터와 기대치와의 비교 결과 검출된 불량 비트의 배치를 나타낸다. 불량 비트는 도 4 중의 검은 색 둥근 점으로 나타내고, 검은 색 둥근 점에 첨부된 번호의 순서로 불량 비트가 검출되는 것으로 한다.

도 4에 도시한 바와 같은 불량 비트를 스페어 로우 SR 및 스페어 컬럼 SC로 치환하는 처리 수속에 대하여 간단히 정리하면 다음과 같다.

이하에서는 도 4 중의 불량 비트에 대응하는 메모리 셀을 검출 순서에 따라, 불량 메모리 셀 DBM1∼DBM8이라 한다.

이 때, 2개의 스페어 로우 SR1 및 SR2와, 2개의 스페어 컬럼 SC1과 SC2로, 이들 불량 메모리 셀에 대응하는 불량 어드레스의 치환 처리를 행하는 경우에, 스페어 로우와 스페어 컬럼을 어떠한 순서로, 불량 메모리 셀에 대응하는 정규 메모리 셀 행 또는 정규 메모리 셀 열로 치환할지에 따라, 모든 불량 메모리 셀이 구제되는 경우와 그렇지 않은 경우가 존재한다.

예를 들면, 불량 메모리 셀 DBM1 및 DBM2(행 어드레스는 공통)를 스페어 로우 Ra로 치환하고, 불량 메모리 셀 DBM5 및 DBM6(행 어드레스는 공통)을 2번째 스페어 로우 메모리 셀 Rb로 치환하고, 불량 메모리 셀 DBM3 및 DBM7(열 어드레스는 공통)을 1번째 스페어 컬럼 Ca로 치환하고, 불량 메모리 셀 DBM4 및 DBM8(열 어드레스는 공통)을 2번째 스페어 컬럼 메모리 셀 Cb로 치환한 경우에는 모든 불량 메모리 셀 DBM1∼DBM8을 2개의 스페어 로우 및 2개의 스페어 컬럼으로 치환할 수 있다.

그러나, 예를 들면, 불량 메모리 셀 DBM1을 우선 제1 스페어 컬럼 Ca로 치환하고, 불량 메모리 셀 DBM2를 제2 스페어 컬럼 Cb로 치환한 후, 계속해서 검출되는 불량 메모리 셀 DBM3 및 DBM4를 1번째 스페어 로우 Ra로 치환하고, 다음에 나타나는 불량 메모리 셀 DBM5 및 DBM6을 2번째 스페어 로우 Rb로 치환한다고 하는 처리를 순차적으로 행한 경우에는 모든 불량 메모리 셀을 2개의 스페어 로우 및 2개의 스페어 컬럼으로 치환함으로써 구제할 수는 없다.

이상과 같이 불량 메모리 셀을 순차적으로 검출하면서, 스페어 로우 또는 스페어 컬럼으로 치환하는 처리에 있어서는 불량 메모리 셀의 정규 메모리 어레이 중에서의 분포뿐만 아니라, 어떠한 순서로 스페어 로우 및 스페어 컬럼의 치환 처리를 행할지에 의존하여, 구제 가능한 경우와 구제 가능하지 않은 경우가 있게 된다.

여기서, 스페어 로우가 2개 있고, 스페어 컬럼도 2개 있는 경우, 순차적으로 검출되는 불량 메모리 셀을 어떠한 순서로 스페어 로우 및 스페어 컬럼으로 치환할지에는 각 치환을 행하는 4개의 단계 중에 있어서 몇 번째 단계에서 스페어 로우 또는 스페어 컬럼과의 치환을 행할지에 의해, 이하의 여섯가지 방법의 조합이 있다.

이하에서는 스페어 로우와의 치환을 행하는 경우를 R로 나타내고, 스페어 컬럼과의 치환을 행하는 경우를 C로 나타내는 것으로 한다.

케이스 1:R→R→C→C

케이스 2:R→C→R→C

케이스 3:R→C→C→R

케이스 4:C→C→R→R

케이스 5:C→R→C→R

케이스 6:C→R→R→C

즉, 4개의 단계 중, 몇 번째 단계에서, 스페어 로우와의 치환을 행할지가 결정되면, 이러한 조합이 결정되게 되고, 이러한 조합의 총수는 전부 4개(스페어 로우 2개+스페어 컬럼 2개)인 것으로부터 2개를 추출하는 경우의 조합의 수₍₂₊₂₎C₂= 4!/(2!·2!)=6가지만 있게 된다. 여기서, 자연수 k에 대하여, k!는 자연수 k의 계승(factorial)을 나타낸다.

보다 일반적으로는 스페어 로우가 m개, 스페어 컬럼이 n개 있는 경우, 이러한 조합의 수는_(m+n)C_n=_(m+n)C_m=(m+n)!/(m!×n!) 대로만 존재하게 된다.

스페어 로우 2개 및 스페어 컬럼 2개에 의해 최종적으로 모든 불량 메모리 셀의 치환 및 구제가 가능한 경우에는 상기 6가지 순서 중에 반드시, 완전하게 구제를 행할 수 있는 스페어 로우 및 스페어 컬럼과의 치환 처리의 순서가 존재하게 된다.

도 5는 도 4에 도시한 순서로 불량 비트가 검출된 경우의 리던던시 구제를 위한 리던던시 행과 리던던시 열의 치환 순서와, 치환 가능성의 관계를 나타내는 도면이다.

이하에서는 도 4에 있어서 설명한 것을 구체적인 순서로 하여 보다 상세하게 설명한다.

도 5에 있어서도, 리던던시 행으로 치환하는 경우를 「R」로 나타내고, 리던던시 열로 치환하는 경우를 「C」로 나타내고 있다. 즉, 치환 순서는 「RRCC」∼「CRRC」의 6가지이다.

예를 들면, 「RRCC」 순서로 불량 비트의 치환을 행하는 경우를 생각한다.

이 경우에는 우선, 「RRCC」 순서 중의 최초의 「R」, 즉 행 어드레스가 치환해야 되는 어드레스이다. 따라서, 불량 비트 1이 검출되었을 때, 리던던시 행 Ra에 의해 치환을 행할 필요가 있다. 이에 따라, 불량 비트 1의 행 어드레스가 빌트 인 리던던시 해석부(400) 내에 저장된다. 계속해서, 불량 비트 2가 검출된 경우에는 불량 비트 2의 행 어드레스와 불량 1의 행 어드레스가 같기 때문에, 불량 비트 2도 리던던시 행 Ra에 의해 이미 구제되어 있다. 이 때문에, 새로운 리던던시 치환은 행할 필요는 없다.

이에 대하여, 불량 비트 3이 검출되었을 때에는 불량 비트 3의 행 어드레스는 불량 비트 1 및 2의 행 어드레스와는 다르기 때문에, 이 불량 비트 3은 다음의 리던던시 메모리 셀 행 Rb에 의해 치환되지 않으면 안 된다. 이에 따라, 불량 비트 3의 행 어드레스가 빌트 인 리던던시 해석부(400) 내에 저장된다. 여기까지로, 「RRCC」 중, 「RR」까지의 치환이 행해진 것에 상당한다.

계속해서, 불량 비트 4가 검출된 경우에는 불량 비트 4의 행 어드레스는 이미 발견된 불량 비트 3의 행 어드레스와 동일하기 때문에, 이 경우도 새로운 치환 처리는 행해지지 않는다.

이에 대하여, 불량 비트 5가 검출되면, 불량 비트 5의 행 어드레스 및 열 어드레스의 어느 것도 지금까지 발견된 불량 비트의 어드레스와는 다르기 때문에, 불량 비트 5에 대해서는 리던던시 열 Ca에 의한 치환이 행해지지 않으면 안 된다. 이에 따라, 불량 비트 5의 열 어드레스가 빌트 인 리던던시 해석부(400) 내에 저장된다. 여기까지로, 「RRCC」 중, 「RRC」까지의 치환이 행해진 것에 상당한다.

계속해서 불량 비트 6이 검출되면, 불량 비트 6의 열 어드레스는 이미 빌트 인 리던던시 해석부(400) 내에 저장되어 있는 불량 비트의 어느 하나의 행 어드레스 및 열 어드레스와도 다르기 때문에, 다음의 리던던시 메모리 셀 열 Cb에 의한 치환이 행해져야 한다. 이에 따라, 불량 비트 6의 열 어드레스가 빌트 인 리던던시 해석부(400) 내에 저장된다. 이상으로, 「RRCC」의 순서에서의 치환은 전부 종료한 것에 상당한다.

그런데, 또한 불량 비트 7이 검출되면, 이 불량 비트 7의 어드레스는 그 이전에 검출되고, 빌트 인 리던던시 해석부(400) 내에 저장된 불량 비트의 어느 하나의 행 어드레스 및 열 어드레스와도 다르다. 이 때문에, 불량 비트 7은 본래 리던던시 메모리 셀에 의한 치환이 행해지지 않으면 안되지만, 이미 모든 리던던시 메모리 셀 행 및 리던던시 메모리 셀 열에 의한 치환의 할당이 완료되어 있기 때문에, 이 「RRCC」라는 순서로 치환을 행한 경우에는 모든 불량 비트를 구제하는 것은 할 수 없다고 판정된다.

상술한 바와 같이, 2개의 리던던시 메모리 셀 행과 2개의 리던던시 메모리 셀 열에 의해 모든 불량 비트가 구제되는 것이면, 상술한 6가지의 조합의 어느 하나의 순서로 리던던시 치환을 행하는 할당 중에, 모든 불량 비트를 구제 가능한 조합이 적어도 하나 존재하고 있는 것이다. 이를 이하에서는 「구제해」라고 부르기로 한다.

「RRCC」와 마찬가지의 수속에 따르면, 「RCCR」의 순서로 치환을 행한 경우에는 모든 불량 비트의 구제를 행할 수 있음을 알 수 있다.

도 1에 도시한 빌트 인 리던던시 해석 회로(400)에 있어서는 2개의 리던던시 메모리 셀 행과 2개의 리던던시 메모리 셀 열에 의해 치환 구제를 행하는 경우에는 상술한 6가지의 조합에 대하여 병렬로 리던던시 구제가 가능한지의 여부의 판정을 행하는 구성으로 되어 있다. 따라서, 모든 불량 비트의 검출이 종료한 시점에서, 구제해가 존재하는지의 여부의 판정 결과가 얻어지게 된다.

그러나, 도 1에 도시한 바와 같이 반도체 집적 회로 장치(1000)에는 메모리 용량이 다르고, 또한 그에 대응하여 설치되는 리던던시 메모리 셀 행의 개수 및 리던던시 메모리 셀 열의 개수가 다른 DRAM 코어가 복수개 존재한다.

이 경우에는 빌트 인 리던던시 해석 회로(400)에 있어서, 다른 처리를 행할 필요가 있다.

도 6a 내지 도 6c는 그와 같은 메모리 용량이 다른 DRAM 코어에 대한 테스트 동작의 개념을 설명하기 위한 도면이다.

예를 들면, 리던던시 메모리 셀 행이 2개 존재하고, 리던던시 메모리 셀 열이 1개 존재하는 경우에는 상술한 6가지의 조합 중, 「RRCC」, 「RCRC」 및 「CRRC」의 3개의 구성에 있어서, 처음부터 3번째까지의 처리만을 추출하여 생각하면, 이러한 리던던시 구성에 상당하는 처리가 된다.

다시 말하면, 리던던시 메모리 셀 행이 2개, 리던던시 메모리 셀 열이 2개 존재하는 경우에는 6가지 조합 중, 최후의 단계가 완료한 후, 또한 불량 비트가 검출된 경우에는 그와 같은 조합에서의 리던던시 구제는 불가능하다고 판정된다.

도 6a는 리던던시 메모리 셀 행이 2개, 리던던시 메모리 셀 열이 1개인 경우에 행하는 처리의 개념을 나타내는 도면이다. 이 경우에는 상술한 3가지의 조합 중, 3번째 단계까지의 리던던시 치환이 완료한 후, 또한 불량 비트가 검출된 경우에는 그 어떤 조합이라도 모든 불량 비트를 구제할 수 없다고 판정되게 된다.

따라서, 이하에 설명한 바와 같이 본 발명에 있어서는 이와 같이 몇 단계째까지의 처리가 종료한 시점에서, 리던던시 구제 가능한지의 여부의 판정을 행할지가 빌트 인 셀프 테스트 회로(300)로부터 빌트 인 리던던시 해석 회로(400)에 주어지는 제어 신호 Ctl에 따라 가변 구성으로 되어 있다.

도 6b는 리던던시 메모리 셀 행이 1개, 리던던시 메모리 셀 열이 2개인 경우의 리던던시 치환의 순서를 나타낸다. 이 경우에는 「RCCR」, 「CCRR」 및 「CRCR」의 조합 중 3단계째까지가 종료한 후, 다시 구제해야 하는 불량 비트가 검출된 경우에는 리던던시 구제가 불가라고 판정되게 된다.

도 6c는 리던던시 메모리 셀 행이 1개, 리던던시 메모리 셀 열이 1개인 경우의 마찬가지의 순서를 나타낸다.

도 6c에 있어서는, 「RCRC」 및 「CRCR」의 조합 중, 2번째 단계가 완료한 후에, 다시 리던던시 구제해야 하는 불량 비트가 검출된 경우에는 리던던시 구제 불가라고 판정된다.

[빌트 인 리던던시 해석 회로(400)의 구성]

도 7은 빌트 인 리던던시 해석 회로(400) 내에서, 도 5 및 도 6a 내지 도 6c에서 설명한 바와 같은 리던던시 구제가 가능한지의 여부의 판정을 행하는 어드레스 치환 판정기 ARD의 부분을 추출하여 나타내는 개략 블록도이다.

도 7에 도시한 어드레스 치환 판정기 ARD에서는 상술과 같은 6가지의 경우를 각각 병렬로 판정할 수 있도록, 6가지의 계통에 대하여 병렬적으로 처리하는 구성으로 되어 있다.

도 7을 참조하여, 어드레스 치환 판정기 ARD는 상기 케이스 1부터 케이스 6의 각각에 대응하여, 불량 어드레스의 치환 처리를 행한 경우에, 불량 어드레스의 치환에 의해 구제 가능한지를 각각 판정하기 위한 제1부터 제6 치환 판정부(4100.1∼4100.6)를 포함한다.

어드레스 치환 판정기는, 또한 제1 치환 판정부(4100.1)부터 제6 치환 판정부(4100.6)에 대응하여, 각각이 2개의 스페어 로우로 치환해야 되는 로우 어드레스를 기억하는 로우 어드레스 기억부 RM1∼RM6과, 2개의 컬럼 어드레스로 치환되야 되는 열 어드레스를 기억하기 위한 컬럼 어드레스 기억부 CM1∼CM6을 포함한다.

예를 들면, 상기 케이스 1의 경우, 즉, 스페어 로우에 의한 치환 처리를 2회 계속해서 행한 후, 스페어 컬럼에 의한 치환을 2회 계속해서 행하는 처리에 대응하여 설치되는 제1 치환 판정부(4100.1)에 대응하여, 로우 어드레스 기억부 RM1 및 컬럼 어드레스 기억부 CM1이 각각 설치되어 있다.

로우 어드레스 기억부 RM1은 제1 스페어 로우 Ra에 의해 치환되야 되는 로우 어드레스를 기억하기 위한 기억 셀 열 MCR11과, 제2 스페어 로우 Rb에 의해 치환되야 되는 행 어드레스를 기억하기 위한 기억 셀 열 MCR12를 포함한다.

한편, 컬럼 어드레스 기억부 CM1은 제1 스페어 컬럼 Ca에 의해 치환되야 되는 열 어드레스를 기억하기 위한 기억 셀 열 MCC11과, 제2 스페어 컬럼 Cb에 의해치환되야 되는 열 어드레스를 기억하기 위한 기억 셀 열 MCC12를 포함한다.

제1 치환 판정부(4100.1)는 상술한 바와 같이 케이스 1의 경우에 대응하고 있기 때문에, 대응하고 있는 로우 어드레스 기억부 RM1 및 컬럼 어드레스 기억부 CM1 중의 기억 셀 열을 기억 셀 열 MCR11, 기억 셀 열 MCR12, 기억 셀 열 MCC11, 기억 셀 열 MCC12의 순서로, 패스/페일 신호 P/F가 활성화할 때마다, 그 시점에서의 내부 어드레스 신호를 기억 셀 열에 기입하는 지의 여부를 판정한다.

기억 셀 열 MCR11, MCR12, MCC11, MCC12에 대응하여, 프리차지 회로 CPR11, CPR12, CPC11, CPC12가 각각 설치되어 있다. 프리차지 회로 CPR11∼CPC12는 각각, 대응하는 기억 셀 열 MCR11∼MCC12에 대하여 설치되어 있는 일치 판정선 ML을 신호 PCG에 따라 "H" 레벨로 프리차지한다.

기억 셀 열 MCR11 및 MCR12는 각각 내부 행 어드레스 신호 RA0, /RA0 조(組)∼신호 RA9, /RA9 조의 10개 조에 대응하여 설치되고, 이들 신호의 레벨을 기억하기 위한 연상 기억형 셀(CAM 셀: Content Addressable Memory Cell)을 포함하고 있다.

마찬가지로 하여, 기억 셀 열 MCC11 및 MCC12는 각각 내부 열 어드레스 신호 CA0, /CA0 조∼신호 CA9, /CA9 조의 10개 조에 대응하여 각각 설치되고, 이들 신호 레벨을 기억하기 위한 CAM 셀을 포함하고 있다.

로우 어드레스 기억부 RM1 및 컬럼 어드레스 기억부 CM1 중의 CAM 셀은 대응하는 제1 치환 판정부(4100.1)로부터의 지시에 따라, 기입 활성화선 TWL의 레벨이 활성 레벨("H" 레벨)이 됨에 따라, 각각 대응하는 내부 행 어드레스 신호 또는 내부 열 어드레스 신호의 레벨을 기억한다.

한편, 사전에 "H" 레벨로 프리차지되어 있는 일치 판정선 ML의 레벨은 기억 셀 열이 이미 기억하고 있는 어드레스 신호의 레벨과, 그 시점에서 어드레스 치환 판정기 ARD에 주어져 있는 내부 어드레스 신호 RA0, /RA0∼RA9, /RA9 또는 내부 열 어드레스 신호 CA0, /CA0∼CA9, /CA9의 레벨이 일치하고 있는 경우에는 "H" 레벨을 유지한다. 한편, 일치하지 않는 경우에는 일치 판정선 ML의 레벨은 "L" 레벨이 된다.

또한, 기억 셀 열 MCR11, MCR12, MCC11 및 MCC12에 대응하여, 플립플롭 회로 SFR11, SFR12, SFC11, SFC12가 각각 설치되어 있다. 플립플롭 회로 SFR11∼SFC12의 레벨은 테스트 동작이 개시되기 전에, 리세트 신호 RST에 의해 리세트되어 있으며, 대응하는 기억 셀 열의 기입 선택선 TWL이 활성 상태("H")가 됨에 따라, 세트된다.

제2 치환 판정부(4100.2)는 케이스 2에 대응하고 있으며, 스페어 로우에 의한 치환 처리와, 스페어 컬럼에 의한 치환을 교대로 행하는 처리에 대응하여, 로우 어드레스 기억부 RM2 및 컬럼 어드레스 기억부 CM2가 각각 설치되어 있다. 제2 치환 판정부(4100.2)는 대응하고 있는 로우 어드레스 기억부 RM2 및 컬럼 어드레스 기억부 CM2 중의 기억 셀 열을 기억 셀 열 MCR21, 기억 셀 열 MCC21, 기억 셀 열 MCR22, 기억 셀 열 MCC22의 순서로, 패스/페일 신호 P/F가 활성화할 때마다, 그 시점에서의 내부 어드레스 신호를 기억 셀 열에 기입하는지의 여부를 판정한다. 그 밖의 구성은 제1 치환 판정부(3100.1)의 구성과 마찬가지이다.

제3 내지 제6 치환 판정부(4100.3∼4100.6)에 대해서도, 각각이 케이스 3부터 케이스 6에 따라, 대응하는 기억 셀 열과 기억 셀 열에의 기입을 행하는 순서가 다를 뿐, 그 밖의 구성은 치환 판정부(4100.1)의 구성과 마찬가지이므로, 반복 설명하지 않는다.

이상과 같은 구성에 있어서, 치환 판정부(4100.1)의 동작의 대략을 진술하면 다음과 같다.

즉, 예를 들면, 패스/페일 신호 P/F가 활성 상태가 된 시점에서, 제1 치환 판정부(4100.1)는 우선, 기억 셀 열 MCR11, MCR12, MCC11 및 MCC12의 일치 검출선 ML의 레벨을 "H" 레벨로 프리차지한다. 프리차지 종료 후, 최초로 불량 비트가 검출되었을 때에는 어느 하나의 일치 검출선 ML의 레벨도 "L" 레벨이 된다. 이에 따라, 제1 치환 판정부(4100.1)는 기억 셀 열 MCR11의 기입 선택선 TWL을 활성 상태로 한다. 이에 따라, 기억 셀 열 MCR11에 대응하는 플립플롭 회로 SFR11의 레벨이 세트되고, 이 기억 셀 열 MCR11에의 어드레스 신호의 기입이 이미 행해진 것이 데이터로서 보유된다.

계속해서, 다시 패스/페일 신호 P/F가 활성 상태가 되었을 때, 기억 셀 열 MCR11 중에 보유되어 있는 내부 행 어드레스 신호와, 이 시점에서의 내부 행 어드레스 신호의 레벨과의 비교를 각각의 CAM 셀이 행하고, 그 비교 결과에 따라, 기억 셀 열 MCR11의 일치 검출선 ML의 레벨이 구동된다. 이에 따라, 제1 치환 판정부 (3100.1)는 이미 기억 셀 열 MCR11에 보유되어 있는 내부 행 어드레스와, 새롭게 검출된 불량 메모리 셀에 대응하는 내부 행 어드레스가 일치하고 있는 경우에는 기억 셀 열 MCR12의 활성화를 행하지 않는다.

이에 대하여, 기억 셀 열 MCR11에 이미 기억되어 있는 내부 행 어드레스와, 새롭게 발견된 불량 메모리 셀에 대응하는 내부 행 어드레스가 일치하지 않는 경우에는 제1 치환 판정부(4100.1)는 2번째로 활성화되야 되는 기억 셀 열 MCR12의 기입 선택선 TWL을 활성 상태로 한다.

그러면, 2번째 기억 셀 열 MCR12에 새롭게 발견된 불량 메모리 셀에 대응하는 내부 행 어드레스가 기입됨과 함께, 기억 셀 열 MCR12에 대응하는 플립플롭 회로 SFR12의 레벨이 세트 상태가 된다.

이하, 마찬가지로 하여, 순차적으로 불량 메모리 셀이 검출될 때마다, 이미 기억 셀 열 중에 보유되어 있는 내부 행 어드레스 또는 내부 열 어드레스와, 새롭게 검출된 불량 메모리 셀에 대응하는 내부 행 어드레스 또는 내부 열 어드레스가 일치하지 않는 경우에는 제1 치환 판정부(4100.1)의 대응하는 케이스 1의 순서에 따라, 기억 셀 열이 활성화되어 간다.

한편, 이미 기억 셀 열 중에 기억되어 있는 내부 행 어드레스 또는 내부 열 어드레스와, 새롭게 검출된 불량 메모리 셀에 대응하는 내부 행 어드레스 또는 내부 열 어드레스가 일치하는 경우에는 제1 치환 판정부(4100.1)는 다음의 순서에 대응하는 기억 셀 열의 활성화는 행하지 않는다.

최종적으로, 빌트 인 테스트 중에 있어서 정규 메모리 셀을 검사하고 있을 때에 순차적으로 검출되는 모든 불량 메모리 셀의 내부 행 어드레스 및 내부 열 어드레스가 로우 어드레스 기억부 MR1 및 컬럼 어드레스 기억부 CM1 중에 이미 기억되어 있는 내부 행 어드레스 또는 내부 열 어드레스와 일치하고 있으면, 제1 치환 판정부(4100.1)에 대응한 순서로 불량 메모리 셀을 스페어 로우 또는 스페어 컬럼으로 치환함으로써, 모든 불량 메모리 셀을 치환 구제하는 것이 가능하다고 판정된다. 그 판정 결과는 리페어 페일 신호 RF1로서, 어드레스 치환 판정기 ARD로부터 빌트 인 셀프 테스트 회로(300)에 주어진다.

상술한 바와 같이, 제1 치환 판정부(4100.1) 및 그에 대응하는 로우 어드레스 기억부 RM1 및 컬럼 어드레스 기억부 CM1에 대응하는 것과 마찬가지의 구성이 제2 치환 판정부(4100.2)∼제6 치환 판정부(4100.6)에 대응해서 설치되어 있다. 또한, 제2 치환 판정부(4100.2)부터 제6 치환 판정부(4100.6)의 각각이 케이스 2부터 케이스 6에 각각 대응되어 있음에 따라, 각 치환 판정부는 대응하는 순서에 따라 로우 어드레스 기억부의 기억 셀 열 및 컬럼 어드레스 기억부의 기억 셀 열을 활성화해 간다.

따라서, 스페어 로우 및 스페어 컬럼에 의해 정규 메모리 셀 어레이(100R) 중의 불량 메모리 셀의 구제가 가능하면, 제1 치환 판정부(4100.1)부터 제6 치환 판정부(4100.6)까지의 리페어 페일 신호 RF1∼RF6의 적어도 하나는 최후의 불량 메모리 셀이 검출된 시점에서도, 불활성 상태("L" 레벨)를 유지하고 있게 된다.

테스트 동작의 종료 후, 빌트 인 셀프 테스트 회로(300)를 통해 리페어 페일 신호가 불활성 상태인 치환 판정부에 대응하는 로우 어드레스 기억부 및 컬럼 어드레스 기억부에 보유되어 있는 내부 행 어드레스 신호 및 내부 열 어드레스 신호가 판독된다. 이 판독된 내부 행 어드레스 신호 및 내부 열 어드레스 신호에 따라,스페어 로우 어드레스 디코더(40S) 및 스페어 컬럼 어드레스 디코더(50S)에 대하여, 치환되야 되는 행 어드레스 및 열 어드레스를 프로그램할 수 있다.

도 8은 도 7에 도시한 기억 셀 열 MCR11 및 MCR12 내의 CAM 셀의 구성을 나타내는 회로도이다. 다른 기억 셀 열 내의 CAM 셀에 대해서도 그 구성은 마찬가지이다.

CAM 셀은 내부 행 어드레스 신호 RA9(일반적으로는 내부 행 어드레스 신호 RAi 또는 내부 열 어드레스 신호 CAi, i: 자연수)를 전달하기 위한 어드레스 비트선 CBL1과, 두 개의 인버터 INV1 및 INV2에 의해 구성되는 기억 소자 BSE와, 기억 소자 BSE의 기억 노드 n1과 어드레스 비트선 CBL1을 신호선 TWL의 레벨에 따라 접속하기 위한 N 채널형 액세스 트랜지스터 TA1과, 어드레스 신호 RA9와 상보인 내부 어드레스 신호 /RA9(일반적으로는 내부 행 어드레스 신호 /RAi 또는 내부 열 어드레스 신호 /CAi)를 전달하기 위한 어드레스 비트선 /CBL1과, 기억 소자 BSE의 기억 노드 n2와 어드레스 비트선 /CBL21 사이의 접속을 신호 TWL의 레벨에 따라 접속하기 위한 N 채널형 액세스 트랜지스터 TA2와, 일치 검출선 ML과 접지 전위와의 사이에 직렬로 접속되는 N 채널 트랜지스터 T11 및 T12와, 일치 검출선 MHL과 접지 전위와의 사이에 직렬로 접속되는 트랜지스터 T13 및 T14를 포함한다.

트랜지스터 T11의 게이트는 어드레스 비트선 CBL1과 접속하고, 트랜지스터 T12의 게이트는 기억 소자 BSE의 기억 노드 n2와 접속하고 있다.

트랜지스터 T13의 게이트는 기억 소자 BSE의 기억 노드 n1과 접속하고, 트랜지스터 T14의 게이트는 어드레스 비트선 /CBL1과 접속하고 있다.

즉, 기입 선택선 TWL의 활성화에 따라, 기억 소자 BSE는 어드레스 비트선 CBL1 및 /CBL1과 접속된다. 한편, 기억 소자 BSE에 보유되어 있는 데이터와, 어드레스 비트선 CBL1 및 /CBL1 상의 내부 어드레스 신호가 일치하지 않는 경우에는 일치 검출선 ML은 트랜지스터 T11 및 T12의 경로 또는 트랜지스터 T13 및 T14의 경로 중 어느 하나를 통해 접지 전위와 접속되어 방전되게 된다.

도 9는 도 7 및 도 8에서 설명한 연상 기억형 셀(CAM 셀)의 동작을 설명하기 위한 타이밍차트이다.

도 9에 있어서는 도 7에서 도시한 CAM 셀 중, 기억 셀 열 MCR11 및 MCR12의 동작을 추출하여 나타낸다.

또한, 도 9에 있어서는 기억 셀 열 MCR11은, 이미 그 이전의 동작에 있어서, 행 어드레스 B1을 저장하고 있는 것으로 한다.

시각 t1에서의 클럭 신호 CLK의 상승 엣지에 있어서, 연상 기억형 셀에는 빌트 인 셀프 테스트 회로(300)로부터 빌트 인 셀프 테스트를 행하고 있는 어드레스 A1과 빌트 인 셀프 테스트 결과를 나타내는 패스 페일 신호 P/F가 주어진다. 여기서, 빌트 인 셀프 테스트 결과 행 어드레스 A1에 있어서 테스트된 비트가 불량 비트인 것에 상당하여, 패스 페일 신호 P/F는 시각 t1에서 불량 비트를 나타내는 "H" 레벨로 되어 있는 것으로 한다.

계속해서, 프리차지 신호 PCG가 펄스적으로 "H" 레벨이 되어, 기억 셀 열 MCR11의 일치 검출선 ML의 레벨이 "H" 레벨로 프리차지된다.

프리차지 신호 PCG의 불활성화 후에는 이미 메모리 셀 열에 저장되어 있는어드레스 B1과, 금회 검출된 불량 비트에 대응하는 어드레스 A1이 일치하지 않기 때문에, 기억 셀 열 MCR11의 일치 검출선 ML의 레벨은 "L" 레벨이 된다.

이에 따라, 기억 셀 열 MCR12에 대한 워드선 TWL이 "H" 레벨로 활성화되어, 기억 셀 열 MCR12에 어드레스 A1이 저장된다.

계속해서, 시각 t2의 클럭 신호 CLK의 활성화에 응답하여, 워드선 TWL의 레벨은 불활성 상태가 된다. 이 때, 빌트 인 셀프 테스트 회로(300)로부터는 테스트 대상의 어드레스로서 B1이 빌트 인 리던던시 해석 회로(400)에 주어지고, 또한 이 테스트 대상으로 되어 있는 메모리 셀도 불량 비트로서, 패스 페일 신호 P/F는 "H" 레벨인 것으로 한다.

프리차지 신호 PCG가 다시 "H" 레벨이 됨에 따라, 기억 셀 열 MCR11의 일치 검출선 ML은 다시 "H" 레벨이 된다.

이 경우에 있어서는 빌트 인 셀프 테스트 회로(300)로부터 주어지는 어드레스 B1이 이미 기억 셀 열 MCR11에 저장되어 있는 어드레스와 동일하기 때문에, 기억 셀 열 MCR11에 대응하는 일치 검출선 ML의 레벨은 프리차지 신호 PCG가 "L" 레벨이 된 후에도 "H" 레벨을 유지한다.

따라서, 어드레스 신호 B1에 대해서는 연상 기억형 셀에의 기입 동작은 행해지지 않는다.

이하 마찬가지로 하여, 지금까지 검출된 불량 비트의 행 어드레스 및 열 어드레스의 어느 하나가 다른 불량 비트가 새롭게 검출된 경우에는 대응하는 치환 순서, 예를 들면 R→R→C→C의 순서에 따라, 대응하는 메모리 셀 열로 어드레스의 기입이 행해진다.

다른 기억 셀 열에 있어서의 CAM 셀의 동작도 마찬가지이다.

도 10은 도 1에 도시한 빌트 인 리던던시 해석 회로(400)의 전체 구성을 설명하기 위한 개략 블록도이다.

이상의 설명에 있어서는 최대 수의 스페어 로우와 최대 수의 스페어 컬럼(이상의 설명에서는 2개의 스페어 로우와 2개의 스페어 컬럼)으로의 리던던시 치환에 의한 구제 가능성의 판정을 행하는 구성에 대하여 설명하였다. 이하에서는 최대 수 미만의 스페어 로우와 최대 수 미만의 스페어 컬럼으로의 리던던시 치환에 의한 구제 가능성의 판정을 행하기 위한 구성에 대하여 다시 설명한다.

빌트 인 리던던시 해석 회로(400)는 리던던시 치환을 행하기 위한 정규 메모리 셀의 어드레스를 저장하기 위한 연상 기억형 셀 어레이(이하, CAM 셀 어레이라 함: 4000)와, 빌트 인 셀프 테스트 회로(300)로부터의 클럭 신호 CLK에 동기하여, 빌트 인 셀프 테스트 회로로부터의 제어 신호 Ctl을 받는 커맨드 디코더(4010)와, 커맨드 디코더(4010)로부터의 제어에 따른 설정에 따라 동작하고, 빌트 인 셀프 테스트 회로(300)로부터 주어지는 테스트 대상으로 되어 있는 정규 메모리 셀의 행 어드레스 신호 TRAin을 받아, CAM 셀 어레이(4000)의 비트선 전위를 구동하고, 또한 CAM 셀 어레이(4000)로부터의 판독 동작에 있어서는 CAM 셀 어레이(4000)의 비트선의 전위 레벨을 증폭하여, 빌트 인 셀프 테스트 회로에 대하여, 저장되어 있는 행 어드레스를 신호 TRAout으로서 출력하는 비트선 드라이버+감지 증폭기 회로(이하, 비트선 드라이버+S/A 회로라 함: 4020)와, 커맨드 디코더(4010)로부터의 제어에 따른 설정에 따라 동작하고, 빌트 인 셀프 테스트 회로(300)로부터 주어지는 테스트 대상으로 되어 있는 정규 메모리 셀의 열 어드레스 신호 TCAin을 받아, CAM 셀 어레이(4000)의 비트선을 구동하며, 또한 판독 동작에 있어서는 CAM 셀 어레이 (4000) 중의 비트선으로 판독된 데이터를 증폭하여 빌트 인 셀프 테스트 회로(300)에 대하여 신호 TCAout으로서 제공하는 비트선 드라이버+S/A 회로(4030)와, 스페어 로우와 스페어 컬럼의 치환 순서의 가능한 조합에 각각 대응하여 설치되고, CAM 셀 어레이(4000)에의 데이터 기입을 제어하고, 또한 대응하는 스페어 로우 및 스페어 컬럼의 조합으로 리던던시 구제가 가능한지의 여부를 판정하기 위한 치환 판정부 (4100.1 ∼4100.6)를 포함한다.

치환 판정부(4100.1∼4100.6)의 각각은 후술하는 바와 같이 커맨드 디코더 (4010)로부터의 제어에 따른 설정에 따라 동작하고, 빌트 인 셀프 테스트 회로 (300)로부터의 패스 페일 신호 P/F를 받아, 대응하는 스페어 로우와 스페어 컬럼의 치환 순서의 조합에 따라, 다음에 어드레스 신호의 기입을 행하는 CAM 셀 어레이 (4000)의 워드선의 활성화를 행한다.

빌트 인 셀프 테스트 회로(300)의 테스트가 종료하면, 치환 판정부(4100.1 ∼4100.6)로부터는 각각 대응하는 스페어 로우와 스페어 컬럼의 조합에 따라 치환 구제가 저장인지의 여부를 판정한 결과를 나타내는 신호 RF1∼RF6(이하, 총칭하여 신호 RF라 함)이 출력된다.

또, 도 10에 있어서는 스페어 로우가 최대 2개이고, 스페어 컬럼이 최대 2개인 경우의 빌트 인 리던던시 해석 회로(400)의 구성을 나타내고 있지만, DRAM 코어에 설치되어 있는 스페어 로우 및 스페어 컬럼의 최대 개수가 다른 경우에는 그 최대 개수에 대하여 가능한 조합의 수만큼, 치환 판정부가 설치되는 구성으로 하면 좋다.

[DRAM 코어의 메모리 용량의 변화에 대응하기 위한 구성]

이하에서는 빌트 인 리던던시 해석 회로(400)가 해석 대상으로 하는 DRAM 코어의 메모리 용량이 변화하여, 행 어드레스 신호 및 컬럼 어드레스 신호의 비트 수가 변화했을 때에도, 대응 가능하게 하기 위한 구성에 대하여 설명한다.

도 11은 도 10에 도시한 CAM 셀 어레이(4000) 및 비트선 드라이버+S/A 회로 (4020 및 4030)를 추출하여 나타내는 개념도이다.

도 7에 있어서도 설명한 바와 같이 CAM 셀 어레이(4000)에는 불량 비트의 행 어드레스로서, 치환 구제를 행해야 되는 행 어드레스를 저장하기 위한 연상 기억형 셀 어레이(CAM 셀 어레이) RM과, 치환 구제되야 되는 열 어드레스를 저장하기 위한 연상 기억형 셀 어레이(CAM 셀 어레이) CM이 설치되어 있다.

연상 기억형 셀 어레이 RM은 12행의 기억 셀 열을 포함하고, 연상 기억형 셀 어레이 RM의 비트선에는 행 어드레스 RA<0>∼RA<9>가 주어지는 구성으로 되어 있다.

마찬가지로 하여, 연상 기억형 셀 어레이 CM에는 12행의 기억 셀 열이 포함되고, 연상 기억형 셀 어레이 CM의 비트선에는 열 어드레스 신호 CA<0>∼CA<9>가 주어져 있다.

또, 도 11에서는 도시를 간략화하기 위해서, 비트선은 상보인 비트선쌍을 1개의 선으로 나타내고 있다. 따라서, 예를 들면 도 11에 있어서, 신호 RA<0>는 실제로는 신호 RA<0>와 이것에 상보인 /RA<0>가, 2개의 비트선으로 구성되는 비트선쌍을 통해, 각 연상 기억형 셀에 주어져 있다.

CAM 셀 어레이 RM에서는 행 방향으로 워드선 TWL(0)∼TWL(11)과, 일치 검출선 ML(0)∼ML(11)이 설치되어 있다.

CAM 셀 어레이 CM에서도, 마찬가지로, 행 방향으로 워드선 TWL(0)∼TWL(11)이 설치되고, 행 방향으로 일치 검출선 ML(0)∼ML(11)이 설치되어 있다. 이하, 워드선 TWL(0)∼TWL(11)은 총칭하는 경우에는 워드선 TWL이라 부르고, 일치 검출선 ML(0)∼ML(11)은 총칭하는 경우에는 일치 검출선 ML이라 부르기로 한다.

도 11에 도시한 CAM 셀 어레이(4000)는 DRAM 코어(100.1∼100.n) 중의, 최대 메모리 용량을 갖는 DRAM 코어의 행 어드레스 신호 및 열 어드레스 신호의 비트 수에 대응한 용량을 갖고 있다. 따라서, 이 최대의 메모리 용량을 갖는 DRAM 코어, 예를 들면, DRAM 코어(100.2)를 리던던시 해석할 때는 CAM 셀 어레이(4000) 중의 모든 메모리 셀을 사용하여, 불량 행 어드레스 및 불량 열 어드레스의 저장 동작을 행한다.

이에 대하여, 예를 들면, 가장 작은 메모리 용량을 갖는 DRAM 코어에 있어서는 예를 들면, 행 어드레스가 행 어드레스 신호 RA<0>∼RA<6>까지의 비트 수를 갖고, 열 어드레스가 열 어드레스 신호 CA<0>∼CA<3>까지의 비트 수를 갖고 있는 것으로 한다. 이 경우에는 CAM 셀 어레이(4000) 중, 그 일부만을 이용하여 불량 메모리 셀 행 어드레스 및 불량 메모리 셀 열 어드레스의 저장을 행하면 좋다.

그러나, 상술한 바와 같이 일치 검출선 ML(0)∼ML(11)은 행 방향(워드선 방향)에 존재하는 모든 CAM 셀에 대하여 접속되어 있기 때문에, 어드레스 신호 RA<0>∼RA<6>만이 유효한 어드레스로서 동작하는 경우라도, 어드레스 신호 RA<7>∼ RA<9>에 대응한 CAM 셀의 상태에 의해 일치 검출선 ML(0)∼ML(11) 등의 레벨이 구동될 우려가 있다.

따라서, 어드레스 신호 RA<0>∼RA<6>에 대응하는 비트선만을 유효로 하여, CAM 셀 어레이 RM에 어드레스 신호의 기입을 행할 때는 어드레스 신호 RA<7>∼ RA<9>에 대응하는 비트선에의 기입 동작에는 마스크 동작을 행할 필요가 있다.

그래서, 후술하는 바와 같이 비트선 드라이버+S/A 회로(4020)는 어드레스 신호 RA<0>∼RA<6>에 대응하는 비트선에 대해서는 빌트 인 셀프 테스트 회로(300)로부터 주어지는 어드레스 신호에 기초하여 항상 그 전위 레벨이 구동되고, 어드레스 신호 RA<7>∼RA<9>에 대응하는 비트선의 전위 레벨은 커맨드 디코더(4010)로부터의 제어에 따라, 선택된 비트선에 대해서는 빌트 인 셀프 테스트 회로(300)로부터의 어드레스 신호가 주어지는 반면, 비선택이 된 비트선에 대해서는 고정 전위 레벨이 보유되는 구성으로 되어 있다.

따라서, 비트선 드라이버+S/A 회로(4020)는 기입 동작에 있어서는 빌트 인 셀프 테스트 회로(300)로부터의 어드레스 신호를 항상 어드레스 신호 RA<0>∼RA<6>에 대응하는 비트선에 전달하기 위한 드라이버/감지 증폭기부(4020F)와, 커맨드 디코더(4010)로부터의 설정에 따라 선택적으로 비트선 전위를 구동하는 드라이버/감지 증폭기부(4020V)를 포함한다.

마찬가지로 하여, 비트선 드라이버+S/A 회로(4030)에도, 빌트 인 셀프 테스트 회로(300)로부터의 어드레스 신호를 항상 어드레스 신호 CA<0>∼CA<3>에 대응하는 비트선쌍에 전달하는 드라이버/감지 증폭기부(4030F)와, 커맨드 디코더(4010)로부터의 설정에 따라, 선택적으로 비트선 전위를 구동하는 드라이버/감지 증폭기부 (4030V)를 포함하고 있다.

도 12는 도 11에 도시한 비트선 드라이버+S/A 회로(4020) 중의 드라이버/감지 증폭기부(4020V) 중에 포함되고, CAM 셀 어레이(4000) 중의 대응하는 비트선쌍 CBL1, /CBL1의 전위 레벨을 구동하고, 또한 판독 동작에 있어서, 이 비트선쌍 CBL1, /CBL1로 판독된 CAM 셀로부터의 데이터를 증폭하여 판독 어드레스로서 출력하기 위한 회로 구성을 설명하는 회로도이다.

도 12를 참조하여, 입력 버퍼 IBF1은 열 어드레스 신호 RA<i>를 받아, 버퍼 처리한 결과를 내부 노드 n11로 출력한다. 내부 노드 n11과 내부 노드 n12와의 사이에는 N 채널 MOS 트랜지스터 TR411이 설치된다. 내부 노드 n11과 트랜지스터 TR411 게이트와의 사이에는 N 채널 MOS 트랜지스터 TR412와 래치 회로 LT41이 설치된다. 트랜지스터 TR412의 게이트는 커맨드 디코더(4010)로부터의 제어 신호 LS를 받는다. 래치 회로 LT41은 트랜지스터 TR412를 통해 주어지는 입력 버퍼 IBF1로부터의 신호를 받아 반전하는 인버터 INV411과, INV411의 출력을 받아 반전하고, 트랜지스터 TR411의 게이트에 제공하는 인버터 INV412를 포함한다.

노드 n12와 접지 전압과의 사이에는 트랜지스터 TR413이 설치되고, 트랜지스터 TR413의 게이트는 인버터 INV411의 출력을 받는다.

내부 노드 n12와 비트선 CBL1과의 사이에는 트랜지스터 TR414가 설치되고, 트랜지스터 TR414의 게이트는 커맨드 디코더(4010)로부터 주어지는 비트선 CBL1에의 데이터의 기입 타이밍을 지정하기 위한 신호 CWE를 받는다.

또한, 입력 버퍼 IBF2는 열 어드레스 신호 RA<i>에 상보인 신호의 열 어드레스 신호 /RA<i>를 받아, 버퍼 처리한 결과를 내부 노드 n21로 출력한다. 내부 노드 n21과 내부 노드 n22와의 사이에는 N 채널 MOS 트랜지스터 TR421이 설치된다. 내부 노드 n21과 트랜지스터 TR421 게이트와의 사이에는 N 채널 MOS 트랜지스터 TR422와 래치 회로 LT42가 설치된다. 트랜지스터 TR422의 게이트는 커맨드 디코더 (4010)로부터의 제어 신호 LS를 받는다. 래치 회로 LT42는 트랜지스터 TR422를 통해 주어지는 입력 버퍼 IBF2로부터의 신호를 받아 반전하는 인버터 INV421과, INV 421의 출력을 받아 반전하고, 트랜지스터 TR421의 게이트에 제공하는 인버터 INV422를 포함한다.

노드 n22와 전원 전압과의 사이에는 트랜지스터 TR423이 설치되고, 트랜지스터 TR423의 게이트는 인버터 INV421의 출력을 받는다.

내부 노드 n22와 비트선 /CBL1과의 사이에는 N 채널 MOS 트랜지스터 TR424가 설치되고, 트랜지스터 TR424의 게이트는 커맨드 디코더(4010)로부터 주어지는 비트선 /CBL1에의 데이터의 기입 타이밍을 지정하기 위한 신호 CWE를 받는다.

감지 증폭기 S/A는 비트선쌍 CBL1, /CBL1 사이에 생긴 전위차 레벨을 증폭하여, 판독 어드레스 TRAout 중의 i번째 비트 신호 TRAout<i>로서 출력한다.

드라이버/감지 증폭기부(4020V)의 다른 비트선쌍에 대응해도 마찬가지의 구성이 설치된다. 또한, 드라이버/감지 증폭기부(4030V)에 대해서도 마찬가지의 구성이 설치되어 있다.

제어 신호 LS의 활성화에 따라, 마스크 동작을 위해 래치 회로 LT41 및 LT42에의 데이터의 기입이 행해진다.

도 13은 도 11에 도시한 구성 중, 드라이버/감지 증폭기부(4020F) 중에 포함되고, CAM 셀 어레이(4000) 중의 대응하는 비트선쌍 CBL2, /CBL2의 전위 레벨을 구동하고, 또한 이 비트선쌍으로부터의 판독 데이터를 증폭하여 출력하기 위한 회로 구성을 설명하기 위한 개략 블록도이다.

입력 버퍼 IBF3은 행 어드레스 신호 RA<j>를 받아, N 채널 MOS 트랜지스터 TR434를 통해 비트선 CBL2의 전위 레벨을 구동한다. 마찬가지로, 입력 버퍼 IBF4는 행 어드레스 신호 RA<j>에 상보인 어드레스 신호 /RA<j>를 받아, 트랜지스터 TR444를 통해 비트선 /CBL2의 전위 레벨을 구동한다.

트랜지스터 TR434 및 TR444의 게이트는 제어 신호 CWE를 받는다.

감지 증폭기 S/A는 비트선 CBL2, /CBL2 사이의 전위차를 증폭하여, 판독 어드레스 TRAout 중의 j번째 비트 신호 TRAout<j>로서 출력한다.

다음으로, 도 12에 도시한 회로의 동작에 대하여 간단히 설명해 둔다.

우선, 빌트 인 셀프 테스트 회로(300)로부터의 제어 신호 Ctl에 따라, 비트선 드라이버+S/A 회로(4020)의 설정 동작이 행해지는 때는 커맨드 디코더(4010)로부터 출력되는 신호 LS가 활성 상태가 된다.

이에 따라, 커맨드 디코더(4010)는, 또한 비트선 CBL1 및 /CBL1을 사용 상태로 하는 경우에는 모두 "H" 레벨의 신호 RA<i> 및 신호 /RA<i>를 입력 버퍼 IBF1, IBF2를 각각 통해 래치 회로 LT41 및 LT42에 제공한다.

래치 회로 LT41 및 LT42가 이 전위 레벨을 보유함으로써, 트랜지스터 TR411 및 트랜지스터 TR421은 도통 상태가 되고, 트랜지스터 TR413 및 트랜지스터 TR423은 차단 상태가 된다.

따라서, 예를 들면, 입력 버퍼 IBF1을 통해 주어진 데이터는 트랜지스터 TR411을 통해 노드 n12에 주어지고, 신호 CWE가 활성 상태("H" 레벨)가 됨으로써, 비트선 CBL1에 주어진다.

한편, 비트선 드라이버+S/A 회로(4020)의 설정 동작에 있어서, 사용하지 않는 비트선에 대해서는 커맨드 디코더(4010)가 제어 신호 LS를 "H" 레벨로 한 후, 신호 RA<i> 및 /RA<i>를 모두 "L" 레벨로서 하여, 래치 회로 LT41 및 LT42에 이 "L" 레벨을 보유시킨다. 이에 따라, 이후는 트랜지스터 TR411 및 트랜지스터 TR421은 차단 상태가 되고, 트랜지스터 TR413 및 트랜지스터 TR423이 도통 상태가 된다.

따라서, 사용하지 않는 비트선쌍에 대해서는 입력 버퍼 IBF1 및 IBF2로부터의 출력 레벨에 관계 없이 대응하는 비트선쌍에는 기입 동작에 있어서 신호 CWE가 활성 상태("H" 레벨)가 되었을 때는 각각 "L" 레벨 및 "H" 레벨이 주어지게 된다.

[스페어 로우 및 스페어 컬럼의 개수의 변화에 대응하기 위한 구성]

도 14는 도 10에 도시한 치환 판정부(4100.1)의 구성을 설명하기 위한 개략 블록도이다.

도 14는 제1 치환 판정부(4100.1)의 구성을 설명하기 위한 개략 블록도이다.

제2 치환 판정부(4100.2)∼제6 치환 판정부(4100.6)의 구성도, 접속되는 기억 셀 열이 다를 뿐, 그 기본적인 구성은 마찬가지이다.

제1 치환 판정부(4100.1)는 기억 셀 열 MCR11의 일치 검출선 ML과 플립플롭 회로 SFR11의 출력이 입력 노드와 접속하는 AND 회로(4102)와, 기억 셀 열 MCR12의 일치 검출선 ML과, 플립플롭 회로 SFR12의 출력이 입력 노드와 접속하는 AND 회로 (4104)와, 기억 셀 열 MCC11의 일치 검출선 ML과, 플립플롭 회로 SFC11의 출력이 입력 노드와 접속하는 AND 회로(4106)와, 기억 셀 열 MCC12의 일치 검출선 ML과, 플립플롭 회로 SFC12의 출력이 입력 노드와 접속하는 AND 회로(4108)와, AND 회로 (4102∼4108)의 출력을 받아, 신호 MS를 출력하는 4입력 NOR 회로(4110)를 포함한다.

이하에서는 제1 치환 판정부(4100.1)의 AND 회로(4102∼4108)의 입력 노드 중, 일치 검출선 ML과 접속하는 입력 노드를 각각 노드 MHa, MHb, MHc, MHd로 표현하고, 플립플롭 회로 SFR11∼SFC12의 출력과 접속하는 입력 노드를 노드 MVa, MVb, MVc, MVd로 표현하기로 한다.

제1 치환 판정부(4100.1)는, 또한 노드 MVa의 레벨의 반전 신호, 노드 MVb의 레벨의 반전 신호, 노드 MVc의 레벨의 반전 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, 패스/페일 신호 P/F를 받아, 이들 신호의 논리곱을 기억 셀 열 MCR11의 기입 선택선 TWL에 제공하는 기입 선택 신호 WEa로서 출력하는 논리 게이트(4200)와, 노드 MVa의 레벨의 신호, 노드 MVb의 레벨의 반전 신호, 노드 MVc의 레벨의 반전 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, 패스/페일 신호 P/F를 받아, 이들 신호의 논리곱을 기억 셀 열 MCR12의 기입 선택선 TWL에 제공하는 기입 선택 신호 WEb로서 출력하는 논리 게이트(4202)와, 노드 MVa의 레벨의 신호, 노드 MVb의 레벨의 신호, 노드 MVc의 레벨의 반전 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, 패스/페일 신호 P/F를 받아, 이들 신호의 논리곱을 기억 셀 열 MCC11의 기입 선택선 TWL에 제공하는 기입 선택 신호 WEc로서 출력하는 논리 게이트(4204)와, 노드 MVa의 레벨의 신호, 노드 MVb의 레벨의 신호, 노드 MVc의 레벨의 신호, 노드 MVd의 레벨의 반전 신호와, 신호 MS와, 패스/페일 신호 P/F를 받아, 이들 신호의 논리곱을 기억 셀 열 MCC12의 기입 선택선 TWL에 제공하는 기입 선택 신호 WEd로서 출력하는 논리 게이트(4206)를 포함한다.

제1 치환 판정부(4100.1)는, 또한 노드 MVa의 레벨, 노드 MVb의 레벨, 노드 MVc의 레벨, 노드 MVd의 레벨, 신호 MS 및 패스/페일 신호 P/F를 받아, 이들 논리곱을 신호 WEe로서 출력하는 6입력 AND 회로(4208)와, 커맨드 디코더(4010)로부터의 제어 신호 URNS 및 URN<0:4>에 따라, 신호 WEa∼WEe 중에서 선택된 신호를 신호 URF로서 출력하는 선택 회로 SEL1과, 리세트 신호 RST에 따라 리세트되고, 신호 URF에 따라 세트되어 케이스 1에 대한 리페어 페일 신호 RF1을 출력하는 플립플롭 회로 FF1을 포함한다.

도 15는 도 14에 도시한 선택 회로 SEL1의 구성을 설명하기 위한 개략 블록도이다.

도 15를 참조하여, 선택 회로 SEL1은 신호 WEa를 받는 노드 n451과, 플립플롭 회로 FF1에의 신호 URF를 출력하는 노드 n456과의 사이에 설치되는 N 채널 MOS 트랜지스터 TR451과, 신호 WEb를 받는 노드 n452와, 노드 n456과의 사이에 설치되는 N 채널 MOS 트랜지스터 TR452와, 신호 WEc를 받는 노드 n453과, 노드 n456과의 사이에 설치되는 N 채널 MOS 트랜지스터 TR453과, 신호 WEd를 받는 노드 n454와, 노드 n456과의 사이에 설치되는 N 채널 MOS 트랜지스터 TR454와, 신호 WEe를 받는 노드 n455와 노드 n456과의 사이에 설치되는 N 채널 MOS 트랜지스터 TR455와, 트랜지스터 TR451∼TR455에 각각 대응하여 설치되고, 커맨드 디코더(4010)로부터의 제어 신호 URNS와 클럭 신호 CLK에 의해 활성화된 시점에서, 커맨드 디코더(4010)로부터 주어지는 신호 URN<0>∼URN<4>의 레벨을 각각이 보유하는 래치 회로 LT451∼ LT454를 포함한다. 래치 회로 LT451∼LT454는 각각 트랜지스터 TR451∼TR455의 게이트 전위를 제어하기 위한 신호 URGS<0>∼URGS<4>를 출력한다.

따라서, 커맨드 디코더(4010)로부터 주어지는 신호 URN<0>∼URN<4>의 레벨에 따라, 도 6a 내지 도 6c에 있어서 설명한 바와 같이 치환 판정부(4100.1)의 대응하는 치환 순서 중 어느 순서까지의 치환이 행해진 시점에서 치환 구제 가능 또는 불가를 판정할지가 전환된다.

예를 들면, 신호 URSG<4>가 활성화하고, 다른 신호 URGS<0>∼URGS<3>가 모두 불활성 상태인 경우에는 트랜지스터 TR455만이 도통 상태가 되어, 이 경우에는 치환 순서 「RRCC」의 치환으로 리던던시 구제가 행해졌는지의 여부를 나타내는 신호 WEe의 레벨이 신호 URF로서 플립플롭 회로 FF1에 주어진다.

이에 대하여, 신호 URGS<3>가 활성 상태이고, 다른 신호 URGS<0>∼URGS<2>및 신호 URGS<4>가 불활성 상태인 경우에는 트랜지스터 TR454만이 도통 상태이고, 신호 WEd의 레벨이 신호 URF로서 플립플롭 회로 FF1에 주어진다. 즉, 이 경우에는 치환 순서 「RRC」로 치환 가능한지의 여부의 판정 결과가 플립플롭 회로 FF1에 주어지게 된다.

도 16은 도 15에 도시한 래치 회로 LT451의 구성을 설명하기 위한 개략 블록도이다. 다른 래치 회로 LT452∼LT455의 구성도, 수신하는 신호와 출력하는 신호가 다른 것 이외는 래치 회로 LT451의 구성과 마찬가지이다.

래치 회로 LT451은 신호 URNS와 클럭 신호 CLK를 받는 NAND 회로 NAD1과, 게이트에 NAND 회로 NAD1의 출력을 받아, 신호 URN<0>을 받는 노드 n461과, 내부 노드 n462와의 사이에 설치되는 트랜지스터 TR461과, 내부 노드 n462의 전위 레벨을 받아, 신호 URGS<0>를 출력하는 인버터 INV461과, 인버터 INV461의 출력을 받아, 내부 노드 n462의 전위 레벨을 구동하기 위한 인버터 INV462를 포함한다.

도 17은 도 15에 도시한 선택 회로 SEL1을 커맨드 디코더(4010)로부터의 제어 신호에 따라 설정하는 경우의 동작을 설명하기 위한 타이밍차트이다.

시각 t1에서의 신호 CLK의 활성화 엣지에 있어서, 커맨드 디코더(4010)로부터 주어지는 신호 URNS가 활성 상태의 "H" 레벨로 되어 있는 것으로 한다.

이 때, 또한 커맨드 디코더(4010)로부터 주어지는 신호 URN<0:4>(신호 URN<0>∼URN<4>를 총칭하여, 신호 URN<0:4>로 나타냄)는 "00010"인 것으로 한다.

따라서, 이에 따라, 래치 회로 LT451∼LT455로부터 출력되는 신호 URGS <0:4>(신호 URGS<0>∼URGS<4>를 총칭하여, 신호 URGS<0:4>로 나타냄)도, "00010"으로 설정된다.

이에 따라, 트랜지스터 TR454만이 도통 상태가 되어, 치환 순서 「RRC」에서의 치환 가능 여부에 따라, 플립플롭 회로 FF1의 출력 레벨이 세트되게 된다.

다른 치환 판정부(4100.2∼4100.6)에 대해서도 마찬가지의 구성이 설치되어 있는 것으로 한다.

도 18은 도 1에 도시한 플립플롭 회로(500.1)의 구성을 설명하기 위한 개략 블록도이다.

다른 플립플롭 회로(500.2∼500.n)에 대해서도 그 기본적인 구성은 마찬가지이다.

논리 회로(200.1)로부터 대응하는 DRAM 코어(100.1)에 입력되는 신호는 선택 회로(510.1∼510.k)(k: 자연수)를 통해 전달된다. 이에 대하여, DRAM 코어(100.1)로부터 논리 회로(200.1)에 대하여 주어지는 신호는 선택 회로(520.1∼520.m)(m: 자연수)를 통해 전달된다.

선택 회로(510.1∼510.k 및 520.1∼520.m)는 직렬로 결합되고, 빌트 인 셀프 테스트 회로(300)로부터의 신호를 순차적으로 전달하고, 선택 회로(520.m)는 빌트 인 셀프 테스트 회로(300)로부터 주어진 신호를 그 다음의 플립플롭 회로(500.2)로 전달한다.

여기서, 예를 들면, 선택 회로(510.1)는 제어 신호 DE1, 클럭 신호 CLK 및 모드 커맨드 MC에 따라 제어되고, 통상 동작에 있어서는 논리 회로(100.1)로부터의 신호를 노드 UI에서 받아, 노드 CI로부터 DRAM 코어(100.1)에 대하여 출력하고, 테스트 동작에 있어서는 빌트 인 셀프 테스트 회로(300)로부터 입력 노드 Sin에 대한 일련의 직렬 데이터의 입력이 완료한 후, 직렬 데이터 중의 선택 회로(510.1)에 보유된 데이터를 노드 CI로부터 DRAM 코어(100.1)에 대하여 출력한다. 다른 선택 회로(510.2∼510.k)도 마찬가지의 동작을 행한다.

한편, 선택 회로(520.1)도, 신호 DE1, 신호 CLK 및 신호 MC에 의해 제어되고, 통상 동작에서는 DRAM 코어(100.1)로부터의 데이터를 노드 CO에서 받아, 노드 UO로부터 논리 회로(200.1)에 대하여 출력하고, 테스트 동작에서는 DRAM 코어 (100.1)로부터의 데이터를 수취하여 보유한 후, 노드 Sout으로부터 보유한 데이터를 출력한다. 이와 같이 하여, 선택 회로(520.1)의 노드 Sout으로부터 출력된 데이터는 플립플롭 회로(500.1∼500.n)를 직렬로 전달하고, 최종적으로 빌트 인 셀프 테스트 회로(300)의 노드 SDin에 입력된다. 다른 선택 회로(520.2∼520.m)도 마찬가지의 동작을 행한다.

도 19는 도 18에 도시한 선택 회로(510.1)의 구성을 설명하기 위한 개략 블록도이다. 다른 선택 회로(510.2∼510.k)의 구성도 기본적으로 마찬가지이다.

선택 회로(510.1)는 노드 Sin에 주어지는 빌트 인 셀프 테스트 회로(300)로부터의 직렬 데이터와 논리 회로(100.1)로부터 노드 UI에 주어지는 신호를 받아, 모드 커맨드 MC에 따라 한쪽을 선택하여 출력하는 스위치 회로(512)와, 스위치 회로(512)의 출력 노드와 노드 CI와의 사이에 설치되고, 신호 DE1을 게이트에서 받아 제어되는 트랜지스터 TR510과, 신호 CLK를 클럭 신호로서 동작하여, 스위치 회로 (512)로부터의 출력을 받아 보유하고, 보유한 데이터를 노드 Sout으로 출력하기 위한 D 플립플롭 회로(514)를 포함한다.

도 20은 도 18에 도시한 선택 회로(520.1)의 구성을 설명하기 위한 개략 블록도이다. 다른 선택 회로(520.2∼510.m)의 구성도 기본적으로 마찬가지이다.

선택 회로(520.1)는 모드 커맨드 MC에 의해 제어되는 스위치 회로(522)와, 스위치 회로(522)의 한쪽 입력 노드와 DRAM 코어(100.1)로부터의 데이터를 받는 노드 CO와의 사이에 설치되고, 게이트에서 신호 DE1을 받는 트랜지스터 TR520과, 직렬 데이터를 받는 노드 Sin과 스위치 회로(522)의 다른 쪽 입력 노드 사이에 설치되고, 게이트에서 신호 DE1을 반전하는 인버터 INV520으로부터의 출력을 받는 트랜지스터 TR522와, 테스트 동작에 있어서 스위치 회로(522)로부터의 출력을 받아, 신호 CLK를 클럭으로서 동작하고, 직렬 데이터 출력을 출력 노드 Sout에 제공하기 위한 D 플립플롭 회로(524)를 포함한다.

스위치 회로(522)는 모드 커맨드 MC에 따라, 통상 동작 모드에 있어서는 트랜지스터 TR520으로부터 주어진 데이터를 출력 노드 UO에 제공한다. 모드 커맨드 MC에 의해 지정되는 테스트 동작 모드에 있어서는 스위치 회로(522)는 신호 DE1이 활성("H" 레벨)인 기간은 트랜지스터 TR520을 통해 주어진 데이터를 D 플립플롭 회로(524)에 대하여 출력하고, 신호 DE1이 불활성("L" 레벨)인 기간은 트랜지스터 TR522를 통해 주어진 데이터를 D 플립플롭 회로(524)에 대하여 출력한다.

이러한 플립플롭 회로(500.1∼500.n)의 구성으로 함으로써, 빌트 인 셀프 테스트 회로(300)와 테스트 대상의 DRAM 코어와의 데이터 수수를 위한 회로 구성을 간략화할 수 있어, 칩 면적의 저감을 도모할 수 있다.

[빌트 인 셀프 테스트 회로(300)/빌트 인 리던던시 해석 회로(400)의 동작]

도 21 및 도 22는 이상 설명한 바와 같은 빌트 인 셀프 테스트 회로(300) 및 빌트 인 리던던시 해석 회로(400)의 동작을 설명하기 위한 흐름도이다.

우선, 도 21을 참조하여, 빌트 인 셀프 테스트 회로(300)는 테스트 대상으로 하는 DRAM 코어, 예를 들면 DRAM 코어(100.1)의 메모리 용량에 따라, 어드레스 신호 생성 회로(330)에 있어서 생성하는 어드레스 값의 초기 설정을 행함과 함께, 최대 어드레스 레지스터(342) 중의 최대 어드레스의 값을 설정한다(단계 S100).

계속해서, 빌트 인 셀프 테스트 회로(300)는 빌트 인 리던던시 해석 회로 (400) 중의 비트선 드라이버+S/A 회로(420 및 430)에 있어서 사용하는 비트선의 설정 동작과, 치환 판정 회로(4100.1∼4100.6)에 있어서, 어느 치환 순서로 리던던시 구제 가능한지의 판정을 행할지를 지정하기 위한 설정 지시를 출력한다(단계 S102). 이에 따라, 빌트 인 리던던시 해석 회로(400)에 있어서는 비트선 드라이버 +S/A 회로(420 및 430) 중의 래치 회로 LT41 및 LT42의 설정 동작과 선택 회로 SEL1 중의 래치 회로 LT451∼LT455의 설정 동작이 행해진다(단계 S104).

다음으로, 빌트 인 셀프 테스트 회로(300)는 직렬인 테스트 데이터를 플립플롭 회로(500.1∼500.n)에 제공하여 기입 동작을 지시한다(단계 S106). 이에 따라, DRAM 코어(100.1)에서는 테스트 데이터의 기입이 행해지고, 어드레스 생성 회로 (34)의 출력이 인크리먼트된다(단계 S108). 빌트 인 셀프 테스트 회로(300)에서도, 어드레스 생성 회로(330)의 출력이 인크리먼트된다(단계 S110).

다음으로, 모든 어드레스에 대하여 테스트 데이터의 기입이 종료했는지의 판단이 행해지고(단계 S112), 이러한 테스트 데이터의 기입을, 테스트 대상으로 되어 있는 DRAM 코어(100.1)의 모든 메모리 셀로 기입이 끝날 때까지 반복한다.

계속해서, 빌트 인 셀프 테스트 회로(300)의 어드레스 생성 회로(330) 및 DRAM 코어(100.1)의 어드레스 생성 회로(34)는 리세트 신호 RST에 의해 리세트된다.

또한, 빌트 인 셀프 테스트 회로(300)에 있어서는 직렬 데이터를 플립플롭 회로(500.1∼500.n)에 제공함으로써, 판독 커맨드를 테스트 대상으로 되어 있는 DRAM 코어(100.1)에 제공한다(단계 S114). DRAM 코어(100.1)로부터 데이터 판독이 행해지고, 어드레스 생성 회로(34)의 출력이 인크리먼트된다(단계 S116). 빌트 인 셀프 테스트 회로(300)에서도, 어드레스 생성 회로(330)의 출력이 인크리먼트된다(단계 S118).

판독된 데이터는 시프트 동작에 의해, 빌트 인 셀프 테스트 회로(300)로 판독된다. 판독된 데이터에 대해서는 비교기(360)에 있어서 비교가 행해지고, 판정 결과가 패스 페일 신호 P/F로서 빌트 인 리던던시 해석 회로(400)로 출력된다(단계 S120).

빌트 인 리던던시 해석 회로(400)에 있어서는 이미 CAM 셀 어레이(4000)에 저장되어 있는 어드레스의 데이터와, 새롭게 발견된 불량 비트의 어드레스가 비교된다(단계 S122). 일치하고 있는 경우에는(단계 S124), 어드레스의 CAM 셀 어레이 (4000)에의 기입 동작 등은 행해지지 않는다(단계 S132).

이에 대하여, 일치하지 않는 경우에는(단계 S124), 다시, 각 치환 판정부(4100.1∼4100.6)에서, 판독 데이터의 판정 결과가 양호(패스)인지 불량(페일)인지에 따라, 불량일 때는 어드레스가 CAM 셀 어레이(4000)에 저장되고(단계 S128), 대응하는 치환 순서로 치환 구제 가능한지의 판정이 행해진다(단계 S130).

한편, 판독 데이터의 판정 결과가 양호할 때는(단계 S124), 어드레스의 CAM 셀 어레이(4000)에의 기입 동작 등은 행해지지 않는다(단계 S132).

다음으로, 모든 어드레스에 대하여 데이터의 판독 및 판정이 종료했는지의 판단이 행해지고(단계 S140), 단계 S114부터 단계 S140까지의 동작이 테스트 대상으로 되어 있는 DRAM 코어의 모든 메모리 셀에 대하여 완료할 때까지 반복된다.

도 22를 참조하여, 계속해서, 빌트 인 리던던시 해석 회로(400)에 대하여, 빌트 인 셀프 테스트 회로(300)로부터 데이터의 판독 커맨드가 주어진다(단계 S42). 빌트 인 리던던시 해석 회로(400)로부터는 빌트 인 셀프 테스트 회로(300)에 리던던시 해석 결과를 나타내는 데이터가 출력된다(단계 S144).

외부로부터 빌트 인 셀프 테스트 회로(300)에 대하여, 리드 데이터 커맨드 RDC가 주어져, 리던던시 판정 결과를 나타내는 데이터가 데이터 Dout로서 단자(22)로부터 출력된다(단계 S146).

이상으로, DRAM 코어(100.1)에 대한 테스트가 종료한다(단계 S148).

계속해서, DRAM 코어(100.2∼100.n)의 각각에 대하여 마찬가지의 테스트 동작이 행해진다(단계 S150).

이상과 같은 구성으로 함으로써, 동일 칩 상에 형성되는 복수의 DRAM 코어의 메모리 용량이 각각 다른 경우나, DRAM 코어에 대하여 설치되는 리던던시 메모리셀 행의 수 및 리던던시 메모리 셀 열의 수가 각각 다른 경우라도, 이에 유연하게 대응하여, 칩 면적의 증대를 한층 억제할 수 있다.

[어드레스 생성 회로(34) 및 어드레스 생성 회로(330)의 구성]

도 23은 도 2에 도시한 어드레스 생성 회로(34)의 동작을 설명하기 위한 타이밍차트이다.

어드레스 생성 회로(34)는 행 어드레스 및 열 어드레스의 각각에 대응하여, 2진 카운터를 구비하고 있다. 도 23에 있어서는 한쪽의 어드레스, 예를 들면, 행 어드레스에 대응하는 2진 카운터의 동작만을 추출하여 나타내고 있다. 2진 카운터의 출력의 비트 수는 대응하는 메모리 셀 어레이의 행 어드레스 및 열 어드레스의 크기에 따라 결정된다.

2진 카운터는 클럭 입력 UCCLK를 카운트하여, 1씩 인크리먼트되는 어드레스 신호 A<0>∼A<N-1>를 생성한다.

도 23에 있어서는 시각 tb에서의 클럭 신호 UCCLK의 활성화 엣지에 따라, N 비트분의 어드레스 카운트가 일순하여, 어드레스 신호 A<0>∼A<N-1>의 모든 비트가 리세트되어 있다.

도 24는 도 3에 도시한 빌트 인 셀프 테스트 회로(300) 중의 어드레스 생성 회로(330) 및 비교기(344) 및 최대 어드레스 레지스터(342)의 구성을 설명하기 위한 개략 블록도이다.

도 24에 있어서는 예를 들면 행 어드레스에 대응하는 구성만을 나타내고 있는 것으로 한다.

어드레스 생성 회로(330)는 대응하는 DRAM 코어(100.1∼100.n)의 각각의 행 어드레스 중, 최대의 비트 수를 갖는 행 어드레스에 대응하는 2진 카운터(3302)를 구비한다. 여기서는 설명을 위해, 2진 카운터(3302)는 12비트 2진 카운터인 것으로 한다.

비교기(3404)는 2진 카운터(3302)로부터의 출력 A<0>∼A<11>를 각각 받아, 최대 어드레스 레지스터(342) 중에 보유된 값과의 비교를 행하는 일치 검출 회로 (3304.0∼3304.11)와, 일치 검출 회로(3304.0∼3304.11)로부터의 출력을 받아, 모든 일치 검출 회로로부터의 출력이 각 결과의 일치를 나타내고 있는 것을 검지하기 위한 전체 일치 정보 검출 회로(3306)와, 전체 일치 정보 검출 회로(3306)에 의해 일치 검출 회로(3304.0∼3304.11)로부터의 출력이 전부 일치 상태를 나타내고 있음에 따라, 2진 카운터(3302)를 리세트하기 위한 리세트 회로(3308)를 포함한다.

2진 카운터(3302)는 BIST 제어부(310) 중의 클럭 발생기로부터 출력되는 클럭 신호 UCCLK를 카운트 업한다.

한편, 어드레스 생성 회로(34) 중의 2진 카운터도 클럭 신호 UCCLK를 카운트 업하고 있다.

도 25는 도 24에서 설명한 어드레스 생성 회로(330)의 동작을 설명하기 위한 타이밍차트이다.

시각 t0에서, 클럭 신호 UCCLK의 카운트 동작이 개시되면, 2진 카운터 (3302)의 출력의 어드레스 신호 A<0>∼A<11> 중, 최하위 비트의 신호 A<0>가 "H" 레벨이 된다. 이에 따라, 일치 검출 회로(3304.0)의 출력 신호 MC<0>도 "H" 레벨이 된다.

다음으로, 시각 t1에서, 클럭 신호 UCCLK의 2사이클째 활성화 엣지에 응답하여, 어드레스 신호 A<1>가 "H" 레벨이 됨에 따라, 일치 검출 회로(3304.1)의 출력 신호 MC<1>가 "H" 레벨이 된다.

한편, 일치 검출 회로(3304.0)의 출력 신호 MC<0>는 "L" 레벨이 된다.

이하, 마찬가지로 하여, 최대 어드레스 레지스터(342) 중에 보유된 데이터와, 어드레스 신호 A<0>∼A<11>와의 비교 결과에 따라, 신호 MC<0>∼MC<11>의 레벨도 변화한다.

시각 t3에서의 클럭 신호 UCCLK의 활성화 엣지에 응답하여, 어드레스 신호 A<0>가 활성 상태가 되고, 이에 따라, 신호 MC<0>가 "H" 레벨이 되면, 모든 일치 검출 회로(3304.0∼3304.11)로부터의 출력이 "H" 레벨이 되고, 전체 일치 정보 검출 회로(3306)의 출력은 "H" 레벨이 된다.

시각 t4에서의 클럭 신호 UCCLK의 비활성화 엣지에 있어서, 전체 일치 정보 검출 회로(3306)의 출력 레벨이 "H" 레벨임에 따라, 리세트 회로(3308)로부터의 리세트 신호가 "H" 레벨이 된다.

이에 따라, 2진 카운터(3302)의 출력 레벨이 전부 리세트되어, 어드레스 신호 A<0>∼A<11>가 전부 "L" 레벨이 된다.

도 25에 도시한 예에 있어서는 12비트분의 저장 영역을 갖는 최대 어드레스 레지스터(342)에는 모든 비트에 대하여 "1"이 저장되어 있기 때문에, 어드레스 신호 A<0>∼A<11>가 전부 "L" 레벨이 됨으로써, 신호 MC<0>∼MC<11>도 "L" 레벨이 된다. 이에 따라, 전체 일치 정보 검출 회로(3306)의 출력도 "L" 레벨이 된다.

시각 t6에서, 전체 일치 정보 검출 회로(3306)의 출력이 "L" 레벨임에 따라, 리세트 회로(3308)의 출력도 "L" 레벨로 복귀한다. 이에 따라, 다음의 클럭 신호 UCCLK의 활성화 엣지로부터, 다시 2진 카운터(3302)의 카운트 동작이 개시되게 된다.

이상과 같은 구성에 의해, 빌트 인 셀프 테스트 회로(300) 중에 설치된 어드레스 생성 회로(330)와, DRAM 코어(100.1∼100.n)의 각각에 대응하여 설치되어 있는 어드레스 생성 회로(34)가 동기하여 어드레스 신호를 생성하게 된다.

따라서, 테스트 동작에 있어서, 빌트 인 셀프 테스트 회로(300)로부터 플립플롭 회로(500.1∼500.n)에는 각각 테스트 동작의 개시에 있어서, 개시 어드레스만을 시프트 동작으로 제공하면 좋다. 그 후는 DRAM 코어(100.1∼100.n)에 각각 설치된 어드레스 생성 회로(34)가 테스트 동작을 위한 내부 어드레스 신호를 생성한다. 따라서, 테스트 동작에 있어서, 메모리 셀을 선택할 때마다, 시프트 동작에 의해 어드레스를 플립플롭 회로(500.1∼500.n)에 제공할 필요가 없기 때문에, 테스트 동작을 고속화할 수 있다.

또, 테스트 동작 시의 기입 동작에 있어서, 어드레스 신호뿐만 아니라, DRAM 코어(100.1∼100.n)에 기입되는 테스트 데이터 자체도, DRAM 코어(100.1∼100.n)의 내부에서 자기 생성하는 것으로 하면, 테스트 동작의 개시에 있어서, 빌트 인 셀프 테스트 회로(300)로부터 초기치만을 제공하면 좋다. 따라서, 테스트 동작에 있어서, 데이터의 기입마다, 시프트 동작에 의해 플립플롭 회로(500.1∼500.n)에 기입데이터를 제공할 필요도 없게 되어, 보다 고속으로 테스트 동작을 행할 수 있다.

[제2 실시예]

도 26은 본 발명의 제2 실시예의 반도체 집적 회로 장치(2000)의 구성을 설명하기 위한 개략 블록도이다.

도 1에 도시한 제1 실시예의 반도체 집적 회로 장치(1000)의 구성과는, 빌트 인 셀프 테스트 회로(300) 및 빌트 인 리던던시 해석 회로(400)의 구성은 기본적으로 마찬가지이다.

단, 후술하는 바와 같이 빌트 인 셀프 테스트 회로(300)는 제1 실시예의 구성 외에 테스트 인에이블 신호 TTE를 생성하고, 또한 DRAM 코어부(100)의 구성도 제1 실시예와는 다르다.

또한, 반도체 집적 회로 장치(2000)에 있어서는 논리 회로(200)에 대해서도, 그 입출력되는 데이터를 테스트 동작에 있어서 확인할 수 있도록, 논리 회로(200)의 데이터 입력부 및 데이터 출력부의 각각에 대하여 시프트 동작에 의해 데이터를 제공하고, 또 시프트 동작에 의해 데이터를 판독할 수 있는 플립플롭 회로(210 및 220)가 설치되어 있다.

또, 도 26에 있어서는 DRAM 코어(100) 및 논리 회로(200)가 각각 반도체 집적 회로 장치(2000) 내에 하나씩 설치되는 구성을 나타내고 있지만, 본 발명은 이러한 경우에 한정되지 않고 반도체 집적 회로 장치(2000) 중에, 복수의 DRAM 코어 (100)가 설치되고, 그에 대응하여, 복수의 논리 회로(200)가 설치되는 구성이어도 좋다.

도 26을 참조하면, DRAM 코어(100)는 논리 회로(200)로부터 플립플롭 회로 (210)를 통해 주어지는 제어 신호, 어드레스 신호 및 기입 데이터를 받는 인터페이스부(114)와, 데이터를 저장 보유하기 위한 메모리 어레이부(112.1∼112.n)와, 인터페이스부(114)로부터 어드레스 신호를 각 메모리 어레이부(112.1∼112.n)에 대하여 전달하기 위한 어드레스 버스 ABS와, 인터페이스부(114)로부터 제어 신호를 각 메모리 어레이부(112.1∼112.n)에 전달하기 위한 커맨드 버스 CBS와, 인터페이스부 (114)와 메모리 어레이부(112.1∼112.n)와의 사이에서 데이터의 수수를 행하기 위한 데이터 버스 DBS를 구비한다.

DRAM 코어(100)는, 또한 통상 동작에 있어서는 논리 회로로부터 주어지는 신호에 따라, 테스트 동작에 있어서는 빌트 인 셀프 테스트 회로(300)로부터 주어지는 활성화 신호 DE1∼DEn에 따라, 커맨드 데이터 버스와의 사이의 접속을 개폐하기 위한 스위치 회로(116.1∼116.n)와, 어드레스 버스 ABS 및 스위치 회로(116.1∼ 116.n)를 통해 커맨드 데이터 버스 CBS로부터 제어 신호를 받는 로컬 제어 회로 (118.1∼118.n)와, 로컬 제어 회로(118.1∼118.n)로부터 주어진 어드레스 신호 및 제어 신호 및 기입 데이터를 래치하여, 대응하는 메모리 어레이부(112.1∼112.n)에 제공하기 위한 플립플롭 회로(120.1∼120.n)를 포함한다.

논리 회로(200)로부터, DRAM 코어(100)로는 시프트 동작이 가능한 플립플롭 회로(210)를 통해 제어 신호, 어드레스 신호 및 기입 데이터가 주어지고, 플립플롭 회로(210)를 통해 DRAM 코어(100)로부터, 논리 회로(200)에 대하여 판독 데이터가 주어진다. 한편, 통상 동작에 있어서는 데이터 입출력 단자(10)로부터 주어진 데이터는 시프트 동작이 가능한 플립플롭 회로(220)를 통해 논리 회로(200)에 주어지고, 또한 논리 회로(200)로부터의 출력은 플립플롭 회로(220)를 통해 데이터 입출력 단자(10)에 주어진다.

테스트 동작 모드에 있어서, 논리 회로(200)의 동작을 테스트할 때에는 단자(25)로부터, 직렬로 어드레스 신호, 제어 신호 및 기입 데이터 등이 플립플롭 회로(210)에 주어지고, DRAM 코어(100)로부터의 판독 데이터가 직렬로 시프트 동작하여, 플립플롭 회로(220)를 통과한 후, 단자(26)가 판독된다. 또한, 논리 회로 (200)에 주어지는 테스트 데이터도 단자(25)로부터 직렬인 시프트 동작에 의해 플립플롭 회로(220)에 주어지고, 논리 회로의 출력이 플립플롭 회로(220)에 대하여 출력된 후에, 직렬인 시프트 동작에 의해 단자(26)로부터 플립플롭 회로(220) 중의 데이터가 판독된다.

또, 도 26에 있어서, 메모리 어레이부(112.1∼112.n)는 도 2에 있어서 도시한 로우 어드레스 디코더(40), 워드선 드라이버(42), 컬럼 어드레스 디코더(50), 열 선택 게이트(52), 리드 증폭기(70), 라이트 드라이버(80), 데이터 래치(72, 82)와 같은 메모리 셀의 선택 및 데이터의 입출력에 필요한 회로를 포함하고 있는 것으로 한다.

도 27은 도 26에 도시한 구성 중, DRAM 코어의 인터페이스부(114)의 구성을 설명하기 위한 개략 블록도이다.

도 26에 있어서 설명한 바와 같이 테스트 동작에 있어서, 빌트 인 셀프 테스트 회로(300)로부터, 또는 반도체 집적 회로 장치(2000)의 외부로부터, 직렬로 시프트 동작에 의해 테스트 데이터(제어 신호, 어드레스 신호, 기입 데이터에 대응하는 데이터)가 주어지고, 동작 결과의 데이터가 직렬로 빌트 인 셀프 테스트 회로 (300)로 또는 반도체 집적 회로 장치(2000)의 외부로 판독되는 테스트를 「스캔 테스트」라고 부르고, 이와 같이 직렬로 데이터를 전달하는 경로를 「스캔 패스」라고 부르기로 한다.

이하에서는 주로 DRAM 코어(100)에 대한 스캔 테스트에 대하여 설명한다.

DRAM의 경우에는 SRAM과 달리, 행계의 동작 사이클에 있어서, 워드선의 활성화를 계속할 필요가 있다. 또한, 판독 동작을 행하는 경우에는 리드 커맨드를 입력하고 나서 데이터가 출력될 때까지, 일반적으로는 클럭 레이턴시가 존재한다.

그래서, 직렬로 전달되는 테스트 데이터(테스트 벡터)를 스캔 패스에 전송한 후, 우선, 워드선을 활성화시키는 처리(이하, ACT 처리라 함)가 행해진다. 이 때, ACT 처리가 행해진 상태는 메모리 어레이부(112.1∼112.n)에 대응한 래치 회로 (120.1∼120.n)에서, 래치된 상태로 보유될 필요가 있다. 이러한 보유 상태는 프리차지 커맨드가 입력됨으로써 리세트된다.

이러한 워드선의 활성화가 유지된 상태에서, 다시 데이터의 라이트 또는 리드 등의 처리가 입력되게 된다.

도 27을 참조하여, 통상 동작에 있어서는 논리 회로(200)로부터 액세스 요구의 액트 커맨드 ACT, 프리차지 커맨드 PRE, 리드 커맨드 READ, 라이트 커맨드 WRITE와, 어드레스 신호를 받은 인터페이스부(114)에 있어서는, 예를 들면 메모리 어레이부(112.1)에 대하여 액세스 요구가 이루어진 경우, 메모리 어레이부(112.1)에 대응하여 설치되어 있는 커맨드 디코더(1142.1)에 있어서, 내부 커맨드에의 변환 처리가 행해진다.

한편, 어드레스에 관해서는 리던던시 판정부(리던던시 판정부: 1144.1)에 있어서, 프로그램되어 있는 결함 어드레스와 주어진 어드레스 신호와의 비교를 행하고, 리던던시 치환 처리를 행한 후의 내부 어드레스에의 변환이 행해진다.

이러한 처리가 실시된 내부 커맨드와 어드레스는 플립플롭 회로(1146)에 래치된다.

다음의 클럭의 엣지에 있어서, 플립플롭 회로(1146)로부터는 어드레스 신호에 대해서는 어드레스 프리디코더(1148.1)에 주어지고, 제어 신호에 대해서는 AND 회로(1150.11∼1150.14)를 통해 드라이버 회로(1152.11∼1152.14)에 주어진다.

AND 회로(1150.11∼1150.14)의 각각의 한쪽 입력에는 테스트 인에이블 신호 TTE가 주어지고, 각각의 다른 쪽 입력은 플립플롭 회로(1146)를 통해 커맨드 디코더(1142.1)의 출력이 주어진다.

드라이버 회로(1152.11∼1152.14)의 출력은 각각 커맨드 버스 CBS에 주어진다.

메모리 어레이부(112.1)에 대응하여 설치되고, 테스트 동작에 있어서 빌트 인 셀프 테스트 회로(300)로부터의 클럭 신호를 카운트하여, 테스트 어드레스를 자동 생성하는 어드레스 생성 회로(1154.1)의 출력과 어드레스 프리디코더(1148.1)의 출력은, 전환 회로(1156.1)에 주어지고, 모드 커맨드에 따라, 테스트 동작에서는 어드레스 생성 회로(1154.1)의 출력이 선택되고, 통상 동작에서는 어드레스 프리디코더의 출력이 선택되어, 어드레스 버스 ABS에 주어진다. 어드레스 생성 회로 (1154.1)의 구성은 어드레스 생성 회로(34)의 구성과, 생성하는 어드레스의 비트 수가 다른 것 이외는 기본적으로 마찬가지이다.

이상과 같은 구성이 다른 메모리 어레이부(112.2∼112.n)에 대응해서도 설치되어 있다.

또한, 데이터 버스 DBS를 통해 메모리 어레이부(112.1∼112.n)에 기입되는 데이터 WDQ로서는 모드 커맨드 MC로 제어되는 전환 회로(1162)에 의해, 통상 동작에 있어서는 플립플롭 회로(1146)를 통해 논리 회로(200)로부터 주어진 데이터가 선택되고, 테스트 동작에 있어서는 스캔 패스를 통해 주어진 초기 데이터에 기초하여 데이터 생성 회로(1160)에서 생성된 데이터가 각각 선택된다.

스캔 테스트를 행하는 경우에는 플립플롭 회로(1146)에 대하여, 빌트 인 셀프 테스트 회로(300)로부터, 테스트 벡터가 직렬로 전송된다. 이 직렬 전송 중에 있어서는 플립플롭 회로(1146) 중의 각 보유 회로에 래치된 데이터가 메모리 어레이부(112.1∼112.n)의 동작에 영향을 주지 않도록, 빌트 인 셀프 테스트 회로로부터 주어지는 테스트 인에이블 신호 TTE는 "L" 레벨로 보유되어 있다. 이에 따라, 플립플롭 회로(1146)에 보유된 데이터는 드라이버 회로(1152.11∼1152.14)에는 주어지지 않기 때문에, 메모리 어레이부(112.1∼112.n)가 테스트 벡터의 동작 중에 이상 동작을 행하는 것이 방지된다.

테스트 벡터의 전송 후에, 신호 TTE는 "H" 레벨이 되고, 이에 따라, 드라이버 회로(1152.11∼1152.14)로부터 커맨드 버스 CBS를 통해 메모리 어레이부에 대하여 제어 신호가 전달되고, 선택된 메모리 어레이부가 동작을 행한다.

이 때, 각 커맨드는 스위치 회로(116.1∼116.n) 중, 선택된 메모리 어레이부에 대응하는 신호 DEi(i=1∼n)가 활성화함으로써, 선택적으로 메모리 어레이부 (112.i)에 대하여 주어진다.

도 28은 도 26에 도시한 구성 중, 스위치부(116.1∼116.n), 로컬 제어 회로 (118.1∼118.n), 플립플롭 회로(120.1∼120.n)의 구성을 설명하기 위한 개략 블록도이다.

메모리 어레이부(112.1∼112.n)에 대응하여 분산 배치되는 로컬 제어 회로 (118.1∼118.n)에서는 워드선의 활성화/비활성화, 라이트 제어선 활성화, 리드 제어선 활성화 등의 커맨드나 로우 어드레스, 컬럼 어드레스를, 각각 스위치 회로 (116.1∼116.n)에 의해 선택적으로 주어지는 구성으로 되어 있다.

따라서, 인터페이스부(114)로부터 전송되는 신호는 통상 동작에 있어서는 논리 회로(200)로부터 주어지는 선택 신호 IL1∼ILn에 따라, 테스트 동작에 있어서는 빌트 인 셀프 테스트 회로(300)로부터 주어지는 활성화 신호 DE1∼DEn에 따라, 스위치 회로(116.1∼116.n)를 통해 로컬 제어 회로(118.1∼118.n)에 전송된다.

또한, 로컬 제어 회로(118.1∼118.n)에서 생성된 신호는 플립플롭 회로 (120.1∼120.n)에서 재차 래치되기 때문에, 인터페이스부(114)에 있어서의 플립플롭 회로(1146)의 값이 스캔 테스트를 위해 재기입되었다고 해도, 어레이 동작은 지정된 동작 상태가 보유된다.

도 29는 도 26∼도 28에 있어서 설명한 반도체 집적 회로 장치(2000)에 있어서, DRAM 코어(100)의 테스트를 행할 때의 타이밍차트이다.

우선, 시각 t1∼t2에서, 스캔 패스를 이용하여, 각 플립플롭에 테스트 벡터를 전송한다. 이 때, 테스트 인에이블 신호 TTE는 "L" 레벨이다.

다음으로, 시각 t2∼t3에서, 전송 동작을 멈추고, 테스트 인에이블 신호 TE를 "H" 레벨로 활성화하고, 액트 동작을 행하여 선택된 메모리 어레이부 i의 워드선의 활성화를 행한다.

다시, 시각 t3∼t4에서, 라이트용 테스트 벡터의 전송이 행해진다.

시각 t4에서 전송 동작을 멈추고, 시각 t4∼t5에서 테스트 인에이블 신호 TE를 "H" 레벨로 다시 활성화하여, 라이트 동작을 행한다.

이 때, 어드레스와 데이터는 전송 시의 테스트 벡터 중에 선두의 데이터를 제공해 두면, 2사이클째 이후의 데이터는 상술한 바와 같이 메모리 어레이부(112.1∼112.n)에 각각 대응하여 자동 발생된다. 여기서, 인터페이스부(114)에는 어드레스는 주어지지 않지만, 메모리 어레이부마다 발생되는 어드레스 신호 및 라이트 사이클의 진행 상황은 빌트 인 셀프 테스트부에서 추정 가능하기 때문에, 종료 시각을 예측하여 테스트 인에이블 신호 TTE를 비활성화한다.

또는 각 메모리 어레이부에서 라이트 사이클의 종료를 빌트 인 셀프 테스트 회로(300)에 신호에 의해 알리는 구성으로 해도 좋다.

이와 같이 DRAM 코어(100) 측에서, 테스트 패턴에 대한 어드레스 생성 회로를 내장하고 있는 것으로, 스타트 어드레스와 어드레스 진행 방법의 패턴을 설정하면, 자동적으로 라이트 어드레스가 발생된다.

또한, 각 메모리 어레이부(112.1∼112.n)에 대응하여, 테스트 동작에 있어서의 기입 데이터의 데이터 생성 회로(1160)를 내장시키고 있기 때문에, 초기 데이터와 데이터의 진행 방법의 패턴을 선택함으로써, 자동적으로 라이트 데이터도 각 메모리 어레이부에 대하여 발생시킬 수 있다.

이러한 패턴의 선택은 별도 복수의 신호의 조합으로 선택할 수 있다.

빌트 인 셀프 테스트 회로(300) 측에서는 라이트의 종료까지의 사이클 수가 사전에 예측 가능하기 때문에, 그 동안의 사이클을 공 사이클로서 카운트하여, 적당한 사이클 수까지 도달하면 라이트 동작을 종료시키도록, 테스트 인에이블 신호 TE를 비활성화시킬 수 있다.

계속해서, 시각 t5∼t6에서, 다시 리드용 테스트 벡터의 전송이 행해진다.

시각 t6에서, 전송 동작을 멈추고, 시각 t6∼t7에서, 테스트 인에이블 신호 TTE를 다시 "H" 레벨로 활성화하여, 리드 동작을 행한다. 이 때, DRAM 코어(100)로부터 데이터 추출에, 레이턴시 때문에 2사이클 걸린다고 하면, 2사이클째 데이터를 플립플롭(1146)에 래치하도록 테스트 인에이블 신호 TTE를 제어한다.

빌트 인 셀프 테스트 회로(300)측에서는 사전에 DRAM 코어(100)의 CAS 레이턴시가 2사이클인지 또는 다른 사이클인지를 이해하고 있기 때문에, 그 사이클에 상응하는 사이클 수를 공 사이클로서 카운트하여, 적당한 사이클에 도달하면, 리드 동작을 종료시키도록 테스트 인에이블 신호 TTE를 비활성화시킨다.

마지막으로, 시각 t7로부터, 플립플롭에 저장되어 있는 리드 데이터 RDQ를 스캔 패스를 통해 추출하기 위해서, 플립플롭 회로(1146)에 클럭 신호를 제공하여시프트 동작시키고, 데이터의 전송을 행한다.

이상과 같은 구성에 의해서도, 제1 실시예와 마찬가지의 효과를 발휘할 수 있다.

[제3 실시예]

도 30은 제1 실시예의 반도체 집적 회로 장치(1000) 또는 제2 실시예의 반도체 집적 회로 장치(2000)에 있어서, 빌트 인 리던던시 해석 회로(400) 중에 포함시킬 수 있는 CAM 셀 어레이(4000)의 다른 구성을 설명하기 위한 개략 블록도이다.

도 30에 있어서는 좌우 양면에 동수의 비트선쌍 CBL1, /CBL1∼CBLm, /CBLm과 쌍 CBL'1, /CBL'1∼CBL'm, /CB'Lm이 배치되어 있고, 비트선은 로우 어드레스(행 어드레스) 비교용과 컬럼 어드레스(열 어드레스) 비교용으로 2분할되어 있다. 각각에 비트선 제어계(비트선 드라이버+S/A: 4020 및 4030)과 워드선·일치 검출선 제어계(4100.11 및 4100.12)를 배치하는 구성으로 되어 있다. 따라서, 도 30의 워드선·일치 검출선 제어계(4100.11 및 4100.12)에 있어서는 제1 실시예 또는 제2 실시예의 치환 판정부(4100.1∼4100.6)의 구성 중, 로우 어드레스에 대응하는 부분과 컬럼 어드레스에 대응하는 부분을 분할하여 배치하고, 각각을 제1 실시예 또는 제2 실시예와 마찬가지의 동작을 하도록 배선에 의해 결합한 것에 상당한다.

로우 어드레스 및 컬럼 어드레스는 각각의 필요 비트 수, 워드 수에 따라 불필요한 부분은 제1 실시예에서 설명한 바와 같이 마스크 동작함으로써, 각각 필요한 CAM 셀 어레이 용량을 실현한다.

도 30에 도시한 구성에서는 로우 어드레스 및 컬럼 어드레스를 각각 좌우의제어계(4020 및 4030)로부터 각 비트선에 입력하여, 비교 일치 동작을 행한다.

이에 따라, CAM 셀 어레이(400)는 균일하게 가까운 일면 구성으로 할 수 있고, 어레이 구성의 간단화에 의해 면적을 축소하고, 또한 부수하는 주변 회로 배치의 간략화에 의해 면적을 축소시킬 수 있다.

도 31은 도 30에 도시한 CAM 셀 어레이의 구성을 개념적으로 나타내는 도면이다.

좌측반면에 로우 어드레스용 CAM 어레이가 배치되고, 우측반면에 컬럼 어드레스용 CAM 어레이가 배치되어 있다.

도 32는 도 31에 도시한 CAM 어레이 중, 흑의 굵은 선으로 둘러싼 부분 PA의 구성을 보다 상세하게 설명하기 위한 배선 패턴도이다.

활성층 및 제1 폴리실리콘층에 의해 구성되는 트랜지스터를 제2 폴리실리콘층, 제1 금속 배선층 및 제2 금속 배선층으로 접속하고 있다. 여기서, 로우 어드레스용 CAM 어레이와 컬럼 어드레스용 CAM 어레이의 경계 부분에서는 원으로 둘러싼 부분에 도시한 바와 같이 제2 금속 배선층에 의해 형성되는 비트선 CBL, /CBL은 상호 분리되는 구성으로 되어 있다.

도 33은 CAM 셀 어레이(4000)의 다른 구성을 나타내는 개략 블록도이다.

도 33을 참조하여, CAM 셀의 구성 및 필요한 로우 어드레스 및 컬럼 어드레스의 비트 수에 따라, 마스크 동작을 행하기 위한 구성에 대해서는 도 30의 구성과 기본적으로 마찬가지이다.

도 33에 있어서는 상하 양면에서 동수의 워드선 TWLR1∼TWLRn 및 TWLC1∼TWLCn, 동수의 일치 검출선 MLR1∼MLRn과 MLC1∼MLCn이 배치되어 있다.

각 워드선 및 일치 검출선은 로우 어드레스 비교용과 컬럼 어드레스 비교용으로 2분할되고, 각각에 워드선 및 일치 검출선 제어계 및 비트선 제어계(4020 및 4030)가 배치되어 있다.

로우 어드레스 및 컬럼 어드레스는 각각 필요 비트 수나 워드 수에 따라 불필요한 부분은 마스크 동작함으로써, 각각 필요한 CAM 어레이를 구성한다.

로우 어드레스 및 컬럼 어드레스를 각각 상하의 제어계로부터 각 비트선에 입력하여 비교 일치 동작을 행한다.

이러한 구성에 의해서도, CAM 셀 어레이는 균일하게 가까운 일면 구성으로 할 수 있으며, 어레이 구성의 간단화에 의해 면적을 축소하고, 또한 부수하는 주변 회로의 간략화에 의해 면적을 축소시킬 수 있다.

도 34는 도 33에 도시한 CAM 어레이의 구성을 개념적으로 나타내는 도면이다.

상반면에는 로우 어드레스에 대응한 CAM 셀 어레이가 배치되고, 하반면에는 컬럼 어드레스에 대응한 CAM 셀 어레이가 배치되어 있다.

도 35는 도 34에 도시한 CAM 셀 어레이 중, 상반면의 컬럼 어드레스에 대응한 CAM 셀 MC'n1(도 34 중의 PB1)의 구성을 보다 상세하게 설명하기 위한 배선 패턴도이다.

워드선은 제1 폴리실리콘층에 의해 형성되고, 일치 검출선과 전원 배선이 제1 금속 배선에 의해 형성되어 있다. 비트선은 제2 금속 배선에 의해 형성되어있다.

또한, 워드선 WL과 일치 검출선 ML은 인접한 메모리 셀에 걸쳐 연장하고 있다.

도 36은 도 34에 도시한 CAM 어레이 중, 로우 어드레스용 CAM 어레이와 컬럼 어드레스용 CAM 어레이의 경계부의 구성을 나타내는 배선 패턴도이다.

로우 어드레스용 CAM 어레이와 컬럼 어드레스용 CAM 어레이의 경계부에서는 도 35와는 달리, 도 36 중에서 원으로 둘러싸여 도시한 바와 같이 인접한 CAM 어레이 사이에서, 워드선 및 일치 검출선이 분리하는 구성으로 되어 있다. 단, 전원선 및 접지 배선은 인접한 CAM 셀에 걸쳐 연장하는 구성으로 되어 있다.

도 37은 CAM 셀 어레이의 다른 구성을 나타내는 개략 블록도이다.

CAM 셀의 일치 검출 동작 시에는 로우 어드레스에 대응하는 CAM 셀 및 컬럼 어드레스에 대응하는 CAM 셀을 별개의 일치 검출선에 의해 제어하는 구성으로 한다.

즉, 워드선·일치 검출선 제어계(4100.13)는 단일의 CAM 셀 어레이 중, 예를 들면, 로우 어드레스에 대응한 CAM 셀에 대해서는 일치 검출선 ML1∼MLn을 이용하고, 단일면 상의 CAM 어레이 중, 컬럼 어드레스를 위해 이용되는 CAM 셀에 대해서는 일치 검출선 ML1'∼MLn'을 이용하기로 한다.

비트선 및 워드선에 대해서는 기억하는 행 어드레스 및 열 어드레스의 비트 수에 따라, 마스크 동작을 행하기 위한 기능이 설치되어 있다.

이와 같이 하면, 비트선, 일치 검출선 및 워드선을 패턴으로서는 분할하지않고, 하나의 어레이에 있어서, 로우 어드레스용과 컬럼 어드레스용으로 분할하여 CAM 어레이를 사용할 수 있다. 이 때문에, CAM의 사용 영역을 최적화하여 사용할 수 있게 되고, CAM 어레이의 이용 효율이 상승하여, CAM 어레이(4000)의 면적을 한층 저감시킬 수 있다.

즉, 예를 들면, 도 30에 도시한 구성에서는 사전에 행 어드레스의 최대 비트 수와 컬럼 어드레스의 최대 비트 수 및, 리던던시 행 및 리던던시 열의 최대 수에 대응하여, 로우 어드레스 및 컬럼 어드레스의 각각에 대하여 이들 최대치에 대응할 수 있는 CAM 어레이를 별도로 형성해 둘 필요가 있다.

이에 대하여, 도 37에 도시한 구성에서는 CAM 셀을 로우 어드레스용 및 컬럼 어드레스용과 구별없이 설치해 놓을 수 있기 때문에, 어레이 면적을 보다 한층 축소시킬 수 있다.

도 38은 도 37에 도시한 CAM 어레이 중의 CAM 셀의 구성을 나타내는 회로도이다.

CAM 셀은 내부 어드레스 신호를 전달하기 위한 어드레스 비트선 CBL1과, 두개의 인버터 INV1 및 INV2에 의해 구성되는 기억 소자 BSE와, 기억 소자 BSE의 기억 노드 n1과 어드레스 비트선 CBL1을 신호선 TWL의 레벨에 따라 접속하기 위한 N 채널형 액세스 트랜지스터 TA1과, 상기 내부 어드레스 신호와 상보인 내부 어드레스 신호를 전달하기 위한 어드레스 비트선 /CBL1과, 기억 소자 BSE의 기억 노드 n2와 어드레스 비트선 /CBL21 사이의 접속을, 신호 TWL의 레벨에 따라 접속하기 위한 N 채널형 액세스 트랜지스터 TA2와, 제1 일치 검출선 ML1과 접지 전위와의 사이에직렬로 접속되는 N 채널 트랜지스터 T111 및 T121과, 제1 일치 검출선 ML1과 접지 전위와의 사이에 직렬로 접속되는 트랜지스터 T131 및 T141을 포함한다.

CAM 셀은, 또한 제2 일치 검출선 ML2와 접지 전위와의 사이에 직렬로 접속되는 N 채널 트랜지스터 T112 및 T122와, 제2 일치 검출선 ML2와 접지 전위와의 사이에 직렬로 접속되는 트랜지스터 T132 및 T142를 포함한다.

트랜지스터 T111의 게이트는 어드레스 비트선 CBL1과 접속하고, 트랜지스터 T121의 게이트는 기억 소자 BSE의 기억 노드 n2와 접속하고 있다. 또, 트랜지스터 T112의 게이트는 어드레스 비트선 CBL1과 접속하고, 트랜지스터 T122의 게이트는 기억 소자 BSE의 기억 노드 n2와 접속하고 있다.

트랜지스터 T131의 게이트는 기억 소자 BSE의 기억 노드 n1과 접속하고, 트랜지스터 T141의 게이트는 어드레스 비트선 /CBL1과 접속하고 있다. 또, 트랜지스터 T132의 게이트는 기억 소자 BSE의 기억 노드 n1과 접속하고, 트랜지스터 T142의 게이트는 어드레스 비트선 /CBL1과 접속하고 있다.

이러한 구성으로 함으로써, 어드레스 비트선, 일치 검출선, 워드선 등을 CAM 셀 어레이 내에서, 분할하지 않고, 로우 어드레스 및 컬럼 어드레스의 비트 수나 리던던시 행 및 열의 수에 대응하여, 유연하게 불량 어드레스 기억을 위한 CAM 셀 어레이를 구성할 수 있다. 따라서, CAM 셀의 이용 효율이 향상하고, 전체적으로 CAM 셀 어레이의 면적을 저감할 수 있다.

도 39는 CAM 셀 어레이의 또 다른 구성을 나타내는 개념도이다.

도 39에 도시한 구성에서는 단일의 CAM 셀 어레이를 로우 어드레스 비교 동작과 컬럼 어드레스 비교 동작의 2회로 나누어 동작시킨다.

즉, 비트선 제어계(4020)와 워드선·일치 검출선 제어계(4100.14)는 1회째 테스트 사이클에서는 로우 어드레스 부분에 대해서만 불량 검출과 기억 동작을 행하고, 이와 같이 하여 검출된 리던던시 치환되야 되는 결함 행 어드레스를 외부로 판독한다.

계속해서, 2회째 테스트 사이클에 있어서, 이번은 CAM 셀 어레이에서 컬럼 어드레스만의 기억과 비교 동작을 행한다.

로우 어드레스 비교 동작 및 컬럼 어드레스 비교 동작은 각각의 필요한 비트 수 및 워드선에 따라 불필요한 부분을 마스크함으로써, 비교 동작 시에 필요한 CAM 어레이 구성을 실현한다.

이러한 구성에 의해서도, CAM 어레이는 균일하게 가까운 일면 구성으로 할 수 있으며, 어레이 구성의 간단화에 의해 면적을 축소시킬 수 있고, 또한 행 어드레스 및 컬럼 어드레스에 대하여 CAM 어레이를 공유할 수 있기 때문에, 보다 어레이 면적을 축소시킬 수 있다.

[제4 실시예]

도 40은 빌트 인 셀프 테스트를 행하는 테스트 동작의 다른 예를 나타내는 흐름도이다.

우선, CAM 셀 어레이의 초기화가 행해진다(단계 S202).

메모리 테스트의 실행(단계 S204)과 병행하여, 불량 행 및 열 어드레스를 각각 CAM 어레이의 비트선에 입력한다(단계 S206).

CAM 어레이 상에 이미 스토어되어 있는 어드레스인 경우에는(단계 S208), 아무런 처리가 행해지지 않고, CAM 어레이에 스토어되어 있지 않는 어드레스인 경우에는(단계 S208), 새로운 불량 어드레스가 CAM 어레이에 기입된다(단계 S210). 이러한 테스트를 메모리 테스트가 종료할 때까지 반복한다(단계 S212).

메모리 테스트 종료 시에 불량 구제해를 선택하고, 결과의 출력이 행해진다(단계 S214).

다음으로, 메모리를 실제 사용할 때에, 구제해의 정보에 따라, 메모리 액세스를 스페어/노멀 셀로 전환하는 동작을 행한다.

구체적으로는 빌트 인 리던던시 해석이 종료 후에, 구제해에 상당하는 불량 어드레스를 다시 CAM 어레이에 스토어한다(단계 S216).

이러한 상태에서, 통상 동작에 있어서의 메모리의 실제 사용에 들어 가 액세스 어드레스와 불량 어드레스의 비교 일치를 빌트 인 리던던시 해석 회로(400) 중의 CAM 어레이로 행하고(단계 S218), 구제 어드레스에 히트한 경우에는(단계 S220), 대응하는 스페어 메모리 셀을 액세스하고(단계 S224), 히트하지 않는 경우에는(단계 S220), 그대로 액세스 어드레스에 의해 메모리 액세스를 행하는(단계 S222) 등의 처리를 행한다.

이러한 동작을 행하면, 어드레스 비교 일치를 위해 설치한 CAM 어레이를 리던던시 구제를 행하기 위한 프로그램 메모리로서도 이용할 수 있기 때문에, 칩 면적을 보다 축소시킬 수 있다.

[제5 실시예]

이상 설명한 제1 실시예∼제4 실시예에 있어서는 CAM 셀 어레이 중 소정의 어드레스 비트선쌍 CBL1 및 /CBL1에 대하여, 마스크 동작을 행하기 위해서, 도 12 및 도 13에 도시한 회로 구성을 이용하고 있는 것으로 하였다.

제5 실시예에서는 이러한 마스크 동작을 가능하게 하는 다른 회로 구성에 대하여 설명한다.

도 41은 예를 들면, 도 11에 도시한 제1 실시예의 비트선 드라이버+S/A 회로 (4020) 중의 드라이버/감지 증폭기부(4020V) 중에 포함되고, CAM 셀 어레이(4000) 중의 대응하는 비트선쌍 CBL1, /CBL1의 전위 레벨을 구동하고, 또한 판독 동작에 있어서, 이 비트선쌍 CBL1, /CBL1로 판독된 CAM 셀로부터의 데이터를 증폭하여 판독 어드레스로서 출력하기 위한 다른 회로 구성을 설명하는 회로도이다. 이 회로를 다른 실시예의 반도체 집적 회로 장치에 적용할 수도 있다.

도 41을 참조하여, 입력 버퍼 IBF1은 열 어드레스 신호 RA<i>를 받아, 버퍼 처리한 결과를 출력한다. 입력 버퍼 IBF1과 내부 노드 n11과의 사이에는 N 채널 MOS 트랜지스터 TR502가 설치된다. 내부 노드 n11과 노드 n12와의 사이에는 N 채널 MOS 트랜지스터 TR504가 설치된다. 트랜지스터 TR504의 게이트는 커맨드 디코더(4010)로부터의 데이터의 기입 타이밍을 제어하기 위한 신호 CWE를 받는다. 노드 n12는 어드레스 비트선 CBL1과 결합한다.

한편, 인버터 INV504는 노드 n12의 전위 레벨을 입력으로 받아, 반전하여 출력한다. 인버터 INV504의 출력 노드와 내부 노드 n21과의 사이에는 N 채널 MOS 트랜지스터 TR512가 설치된다. 내부 노드 n21과 어드레스 비트선 /CBL1과의 사이에는 N 채널 MOS 트랜지스터 TR514가 설치된다. 트랜지스터 TR514의 게이트도 제어 신호 CWE를 받는다.

레지스터 회로 RG502는 커맨드 디코더(4010)로부터의 지시에 따라, 어드레스 비트선 CBL1 및 /CBL1에 대하여 마스크 동작을 행하는 경우에는 "H" 레벨을 출력하도록 설정되고, 마스크 동작을 행하지 않는 경우에는 "L" 레벨을 출력하도록 설정된다.

노드 n11과 접지 전압과의 사이에는 트랜지스터 TR510이 설치되고, 트랜지스터 TR510의 게이트는 레지스터 RG502의 출력을 받는다. 노드 n11과 노드 n21은 결합되어 있다. 또한, 트랜지스터 TR502와 트랜지스터 TR512의 게이트는, 모두 인버터 INV502의 출력을 받는다.

또, 도 41에서는 도 12에 도시한 감지 증폭기 S/A는 도시를 생략하고 있다.

드라이버/감지 증폭기부(4020V)의 다른 비트선쌍에 대응해서도 마찬가지의 구성이 설치된다. 또한, 드라이버/감지 증폭기부(4030V)에 대해서도, 마찬가지의 구성이 설치되어 있다.

레지스터 RG502의 설정치에 따라, 마스크 동작이 지시되어 있는 경우, 어드레스 비트선 CBL1 및 /CBL1의 레벨은 "L" 레벨로 고정된다. 이 때문에, 도 8에 도시한 CAM 셀에서, 그 기억 데이터의 값에 관계없이, 트랜지스터 T11 및 T14가 차단 상태가 된다. 이 때문에, 일치 판정선 ML의 레벨은 마스크 동작이 지시된 비트선쌍에 의해서는 프리차지 레벨의 "H" 레벨로부터 방전에 의해 저하하지 않는다. 이 때문에, CAM 셀 중 특정한 비트선쌍에 대하여, 마스크 동작을 지시함으로써 소비전력이 저감되는 효과도 있다.

도 42는 도 11에 도시한 구성 중, 드라이버/감지 증폭기부(4020F) 중에 포함되고, CAM 셀 어레이(4000) 중의 대응하는 비트선쌍 CBL2, /CBL2의 전위 레벨을 구동하고, 또한 이 비트선쌍으로부터의 판독 데이터를 증폭하여 출력하기 때문에, 도 41에 도시한 회로에 대응하여 설치되는 회로 구성을 설명하기 위한 개략 블록도이다.

도 42를 참조하여, 입력 버퍼 IBF3은 열 어드레스 신호 RA<i'>를 받아, 버퍼 처리한 결과를 출력한다. 입력 버퍼 IBF1과 내부 노드 n31과의 사이에는 N 채널 MOS 트랜지스터 TR524가 설치된다. 트랜지스터 TR524의 게이트는 제어 신호 CWE를 받는다. 노드 n31은 어드레스 비트선 CBL2와 결합한다.

한편, 인버터 INV524는 노드 n31의 전위 레벨을 입력으로 받아, 반전하여 출력한다. 인버터 INV524의 출력 노드와 어드레스 비트선 /CBL2와의 사이에는 N 채널 MOS 트랜지스터 TR534가 설치된다. 트랜지스터 TR534의 게이트도, 제어 신호 CWE를 받는다.

이러한 구성에 의해서도, 도 12 및 도 13에 도시한 회로와 마찬가지의 효과를 발휘할 수 있다.

또, 이상의 설명에서는 동일 칩 상에 탑재되는 것은 복수의 DRAM 코어인 것으로 했지만, 본 발명은 이러한 경우에 한정되지 않고, 보다 일반적으로 복수의 반도체 메모리 회로가 동일 칩 상에 탑재되어, 각 반도체 메모리 회로에 대하여 리던던시 메모리 셀 행 및 리던던시 메모리 셀 열이 설치되고, 리던던시 치환에 의해불량 비트의 구제가 행해지는 반도체 집적 회로 장치에 대하여 적용할 수 있다.

또, 이번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 한정되며, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

본 발명에 따르면, 동일 칩 상에 형성되는 복수의 반도체 메모리 회로의 메모리 용량이 각각 다른 경우와, 반도체 메모리 회로에 대하여 설치되는 리던던시 메모리 셀의 행 수 및 리던던시 메모리 셀의 열 수가 변화한 경우에도 비교적 작은 회로 규모로 불량 메모리 셀의 검출과 리던던시 해석을 행할 수 있으며, 리던던시 해석 기능을 갖는 테스트 회로를 반도체 집적 회로 장치 자체에 탑재할 수 있게 된다.

Claims (3)

1. 반도체 집적 회로 장치에 있어서,

   복수의 메모리 회로(100.1∼100.n)를 포함하고,

   상기 각 메모리 회로는

   복수의 정규 메모리 셀을 포함하는 정규 메모리 셀 어레이(RMA)와,

   복수의 예비 메모리 셀 행(SR) 및 예비 메모리 셀 열(SC)을 포함하는 예비 메모리 셀 어레이를 포함하고,

   상기 복수의 메모리 회로에 공통으로 설치되고, 치환 구제해야 할 불량 어드레스를 결정하기 위한 리던던시 치환 테스트 회로를 포함하며,

   상기 리던던시 치환 테스트 회로는

   상기 메모리 셀을 순차적으로 선택하기 위한 상기 어드레스 신호를 생성하고, 상기 메모리 셀로부터 판독된 데이터와 기대치 데이터와의 비교 결과에 따라, 불량 메모리 셀의 검출을 행하기 위한 자기 테스트 회로(300)와,

   상기 자기 테스트 회로로부터의 상기 어드레스 신호와 상기 불량 메모리 셀의 검출 결과에 따라, 상기 각 복수의 예비 메모리 셀 행 및 예비 메모리 셀 열로 치환해야 할 불량 어드레스를 결정하기 위한 리던던시 해석 회로(400)를 포함하고, 상기 리던던시 해석 회로(400)는

   상기 불량 메모리 셀에 대응하는 불량 어드레스를 기억하기 위한 어드레스 기억 회로(4000)와,

   상기 복수의 메모리 회로 중 테스트 대상이 되는 메모리 회로의 용량에 따라, 상기 어드레스 기억 회로의 유효한 사용 영역을 제한하고, 상기 어드레스 기억 회로에의 데이터 저장을 행하기 위한 구동 회로(4020, 4030)와,

   상기 어드레스 기억 회로에 보유된 상기 불량 어드레스에 따라, 어느 하나의 상기 예비 메모리 셀 행 및 예비 메모리 셀 열로 치환할지를 판정하는 판정 회로 (4100.1∼4100.6)를 포함하고,

   상기 어드레스 기억 회로는 순차적으로 검출되는 불량 어드레스 중, 이미 기억되어 있는 불량 행 어드레스 및 불량 열 어드레스의 어느 것과도 다른 불량 어드레스를 선택적으로 기억하는 반도체 집적 회로 장치.
2. 제1항에 있어서,

   상기 어드레스 기억 회로는 행렬 형상으로 배열된 복수의 연상 기억형 셀을 포함하는 반도체 집적 회로 장치.
3. 제2항에 있어서,

   상기 판정 회로는

   상기 복수의 메모리 회로 중 최대 개수의 상기 예비 메모리 셀 행과 예비 메모리 셀 열을 포함하는 메모리 회로에 있어서, 상기 불량 메모리 셀을 포함하는 정규 메모리 셀 행 또는 정규 메모리 셀 열을 순차적으로 상기 예비 메모리 셀 행과 예비 메모리 셀 열로 치환하는 단계의 순서의 조합의 각각에 대응하여 설치되는 복수의 치환 판정부(4100.1∼4100.6)를 포함하고,

   상기 각 치환 판정부는

   상기 치환 단계 중의 최종 단계까지, 상기 불량 메모리 셀의 치환이 완료했는지를 판정하기 위한 치환 순서 판정 회로(4200∼4208, FF1)와,

   상기 복수의 메모리 회로 중 테스트 대상이 되는 메모리 회로에 포함되는 상기 예비 메모리 셀 행 및 예비 메모리 셀 열의 개수에 따라, 상기 치환 단계 중의 어느 것의 단계를 상기 최종 단계로 할지를 설정하기 위한 판정 단계 제한 회로 (SEL1)를 포함하는 반도체 집적 회로 장치.