CN1416132A - 半导体装置 - Google Patents

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Abstract

在具有深度功率降低模式的半导体存储器中，在接通内部电压时，正确而且可靠地生成内部电压。在生成控制深度功率降低模式的断电使能信号(PCUTe)的电平变换电路(960)的输出部上，设置在接通电源时将该电平变换电路的输出信号设定为规定的去活状态的初始化电路。该初始化电路例如包括：电容元件(2)，被连接在电平变换电路(960)的输出节点上，在接通电源时上拉该输出节点的电压；以及锁存电路(3，4)，锁存该输出节点的电压电平。在接通电源时，该初始化电路强制性地去活断电使能信号，生成外围电源电压，根据控制电路(904)的输出信号来初始设定电平变换电路的内部节点。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及由外部电源电压来生成该半导体装置的内部电压的内部电压产生电路的结构。更具体地说，涉及停止内部电压产生工作的深度功率降低模式(ディ-プパヮ-ダゥンモ-ド)的控制结构。
背景技术
图21是现有的动态随机存取存储器(DRAM)的阵列部的结构示意图。在图21中，对应于位线BL及ZBL和字线WL的交叉部来配置存储单元MC。在图21中，代表性地示出对应于位线BL和字线WL的交叉部而配置的存储单元MC。存储单元MC被排列为矩阵状，对应于各存储单元行来配置字线WL，对应于各存储单元列来配置一对位线BL及ZBL。对应于该位线对的一个位线和字线的交叉部来配置存储单元MC。
对位线BL及ZBL，设有：位线均衡电路BPE，在备用状态时，将位线BL及ZBL预充电到位线预充电电压Vb1电平并进行均衡；以及读放大器SA，在激活时，差分放大位线BL及ZBL的电压并进行锁存。对该读放大器SA，设有：读激活晶体管ASPT，在读放大器激活信号/SAP激活时导通，将读放大器SA的高电平电源节点耦合到传递阵列电源电压Vdds的读电源线上；以及读放大器激活晶体管ASNT，在读放大器激活信号SAN激活时导通，在激活时将读放大器SA的低电平电源节点耦合到传递接地电压Vss的读接地线上。
存储单元MC包含：存储电容MQ，以电荷的形态来存储信息；以及存取晶体管MT，根据字线WL上的信号电压将存储单元电容MQ耦合到对应的位线BL(或ZBL)上。该存取晶体管MT通常由N沟道MOS晶体管(绝缘栅型场效应晶体管)构成，向其背面栅极提供负偏压Vbb。通过将负偏压Vbb提供给存取晶体管MT的背面栅极，来实现阈值电压的稳定、信号线和衬底区域之间的寄生电容的减少及存取晶体管的漏极/源极的结电容的减少。
位线均衡电路BPE根据位线均衡指示信号BLEQ将阵列电源电压Vdds的中间电压(Vdds/2)的位线预充电电压Vb1传递到位线BL及ZBL。
字线WL在被选时被驱动到电压电平比阵列电源电压Vdds高的高电压Vpp电平。通过将被选字线WL驱动到高电压Vpp电平，在存储电容MQ的存储节点中保存阵列电源电压Vdds电平的H数据，而不引起存储单元的存取晶体管MT的阈值电压损耗。
存储电容MQ用与存储数据的存储节点对置的电极节点(单元极板节点)来接受恒定的单元极板电压Vcp。通常，该单元极板电压Vcp的电压电平也是阵列电源电压Vdds的中间电压(Vdds/2)。
如上所述，在DRAM中，使用电压电平互不相同的多种电压。在外部产生该多种电压并提供给DRAM的情况下，系统的规模增大，并且整个系统的消耗电流也增大(因为发生配线损耗)。此外，在DRAM中，电源端子数也增大。因此，该多种电压在DRAM内部被生成。
图22是与DRAM的内部电压关联的部分的结构示意图。在图22中，DRAM包含：存储单元阵列902，具有被排列为矩阵状的多个存储单元(图21的存储单元MC)；控制电路904，根据来自外部的命令CMD，来生成用于实现该命令所指定的工作模式的工作控制信号；行选电路906，在控制电路904的控制下被激活，用于根据来自外部的行地址信号RA将存储单元阵列902的对应于地址被指定的行而配置的字线驱动为被选状态；读放大器组，由控制电路904选择性地激活，在激活时，检测行选电路906选择出的行上的存储单元的数据，进行放大并进行锁存；列选电路910，在控制电路904的控制下工作，在激活时，根据来自外部的列地址信号CA来选择存储单元阵列902的与地址被指定的列对应的存储单元；以及内部电压产生电路900，根据外部电源电压EXVDD来生成各种内部电压Vpp、Vbb、Vb1、Vcp、Vdds、及Vddp。
来自内部电压产生电路900的外围电源电压Vddp被提供给控制电路904及行选电路906。来自内部电压产生电路900的高电压Vpp也被提供给行选电路906。在行选电路906中，配置有字驱动器，它通过接受外围电源电压Vddp作为工作电源电压的行译码电路来生成行选信号，向对应于根据该行选信号选择出的行而配置的字线传递高电压Vpp电平的字线选择信号。
向存储单元阵列902提供位线预充电电压Vb1、单元极板电压Vcp、及向该阵列的衬底区域施加的负偏压Vbb。向读放大器组908提供阵列电源电压Vdds作为工作电源电压。向列选电路910通常提供外围电源电压Vddp作为工作电源电压(列选信号也可以是阵列电源电压Vdds电平)。
使控制电路904等外围电路用外围电源电压Vddp来工作，使与存储单元阵列902关联的读放大器组908根据阵列电源电压Vdds来工作，从而使外围电路快速工作来实现快速存取，并且保证存储单元的存取晶体管及存储单元电容的绝缘耐压来稳定地存储数据。
图23是图22所示的内部电压产生电路900的结构示意图。在图23中，内部电压产生电路900包含：恒流源950，由外部电源电压EXVDD来生成恒定的恒流；基准电压产生电路951、952、953，将来自恒流源950的恒流变换为电压来分别生成高电压用的基准电压Vrefd、外围电源电压用的基准电压Vrefp及阵列电源电压用的基准电压Vrefs；负电压产生电路954，接受外部电源电压EXVDD作为工作电源电压来生成负电压Vbb；以及高电压产生电路955，接受外部电源电压EXVDD作为工作电源电压，来生成高电压Vpp。
负电压产生电路954包含：振荡电路，将大小与恒流源950的驱动电流对应的电流作为工作电流来进行振荡工作；以及激励(ポンプ)电路，根据该振荡电路的输出信号进行充电激励工作来产生负电压。
高电压产生电路955包含：振荡电路，其工作电流由恒流源950的驱动电流来决定，按规定的周期来进行振荡工作；激励电路，根据该振荡电路的振荡信号进行充电激励工作来生成高电压Vpp；以及对该激励电路的输出电压进行电平移动、与来自基准电压产生电路951的基准电压Vrefd进行比较、根据其比较结果来选择性地激活激励工作的电路。
在负电压产生电路954中，也设有检测负电压Vbb的电压电平的电路，通常，使用MOS晶体管(绝缘栅型场效应晶体管)的阈值电压的电平检测电路被用来检测该负电压Vbb的电平。
内部电压产生电路900还包含：外围电源电路956，根据来自基准电压产生电路952的基准电压Vrefp由外部电源电压EXVDD来生成外围电源电压Vddp；阵列电源电路957，根据来自基准电压产生电路953的基准电压Vrefs由外部电源电压EXVDD来生成阵列电源电压Vdds；单元极板电压产生电路958，由阵列电源电压Vdds来生成其中间电压电平的单元极板电压Vcp；以及预充电电压产生电路959，接受阵列电源电压Vdds作为工作电源电压，来生成其中间电压电平的位线预充电电压Vb1。
外围电源电路956包含：激活电源电路950a，用于在该半导体存储器中进行内部工作的激活周期时工作，以大的电流驱动力由外部电源电压EXVDD来生成外围电源电压Vddp，抑制内部电路工作时外围电源电压Vddp的降低；以及备用电源电路950b，在备用状态时及激活周期时始终工作，以小的消耗电流由外部电源电压EXVDD来生成外围电源电压Vddp。通过该备用电源电路950b，在备用周期时，防止由于泄漏电流等而使外围电源电压Vddp的电压电平降低。
阵列电源电路957同样包含：激活电源电路957a，在激活周期时被激活，以大的电流驱动力由外部电源电压EXVDD来生成阵列电源电压Vdds；以及备用电源电路957b，在备用周期时及激活周期时工作，以小的消耗电流来抑制该阵列电源电压Vdds由于泄漏电流而降低。
单元极板电压产生电路958及预充电电压产生电路959分别生成电压电平为该阵列电源电压Vdds的1/2的中间电压，分别作为单元极板电压Vcp及位线预充电电压Vb1。
图24是图23所示的外围电源电路956的结构示例图。在图24中，激活电源电路956a包含：比较电路961，在激活时，比较基准电压Vrefp和外围电源线969上的外围电源电压Vddp；电流驱动晶体管962，根据比较电路961的输出信号从外部电源节点向外围电源线969供给电流；电源激活晶体管963，根据激活周期指示信号ACT来形成比较电路961的工作电流路径；以及P沟道MOS晶体管964，在激活周期指示信号ACT去活时，耦合外部电源节点和比较电路961的输出节点。
备用电源电路956b包含：比较电路965，比较外围电源线969上的外围电源电压Vddp和基准电压Vrefp；以及电流驱动晶体管966，根据比较电路965的输出信号从外部电源节点向外围电源线969供给电流。
在激活电源电路956a中，电流驱动晶体管962由P沟道MOS晶体管构成，而电源激活晶体管963由N沟道MOS晶体管构成。在激活周期指示信号ACT为L电平时，电源激活晶体管963变为截止状态，MOS晶体管964变为导通状态。在此状态下，电流驱动晶体管962的栅极为外部电源电压EXVDD电平，电流驱动晶体管962维持截止状态。此外，比较电路961的工作电流的路径也被切断，所以比较工作被停止。
在激活周期指示信号ACT变为H电平时，电源激活晶体管963变为导通状态，形成比较电路961的工作电流流过的路径。此外，MOS晶体管964变为截止状态，将外部电源节点和比较电路961的输出节点切离。在此状态下，电流驱动晶体管962将与基准电压Vrefp和外围电源电压Vddp之差对应的电流从外部电源节点供给到外围电源线969。例如，在外围电源电压Vddp低于基准电压Vrefp的情况下，比较电路960的输出信号按照电压差而变为低电平，电流驱动晶体管962从外部电源节点向外围电源线960供给电流。在外围电源电压Vddp高于基准电压Vrefp的情况下，比较电路961的输出信号变为H电平，电流驱动晶体管962维持截止状态。
备用电源电路956b进行与该激活电源电路950a在激活周期指示信号ACT为H电平的激活状态时进行的工作同样的工作。该备用电源电路956b只是防止外围电源线969的外围电源电压Vddp在备用时由于泄漏电流而降低，比较电路965的工作电流及电流驱动晶体管966的驱动电流被减小。
另一方面，内部电源电路956a在利用外围电源电压Vddp的电路工作时消耗大的电流，为了补偿该大的消耗电流，比较电路961及电流驱动晶体管962具有大的电流驱动力，将外围电源电压Vddp维持在规定的电压电平。因此，在稳定状态时，在该图25所示的结构中，外围电源电压Vddp变为与基准电压Vrefp相同的电压电平。
阵列电源电路957也具有与图24所示的外围电源电路同样的结构。在阵列电源电路957中，使用基准电压Vrefs来取代基准电压Vrefp，生成的电源电压不是外围电源电压Vddp，而是阵列电源电压Vdds。
在半导体装置中，随着系统规模增大，为了防止发热等，强烈要求低功耗。特别是在将电池作为电源的便携装置的用途中，从该电池寿命的观点出发，需要降低消耗电流。特别是不进行数据存取的备用状态的时间实际上比进行数据处理的时间还长，并且在DRAM中只是要求保持数据，强烈要求降低该备用状态时的消耗电流。
作为降低这种备用状态时的消耗电流的一种方法，以往使用着功率降低模式(パヮ-ダゥンモ-ド)这一工作模式。在该功率降低模式中，在与保持数据无关的地址输入缓冲电路等中，停止工作电源电压的供给。由此，切断与保持数据无关的电路的直流电流路径，降低电路的泄漏电流，降低消耗电流。
然而，最近要求进一步降低备用电流，根据这种超低备用电流的要求，使用了称为“深度功率降低模式”的模式。在该深度功率降低模式时，停止内部电压产生电路的内部电压产生工作。但是，深度功率降低模式通过来自外部的命令来设定，所以向接受命令的命令译码器等与解除功率降低模式关联的电路提供电源电压。
图25是进行深度功率降低模式的控制的部分的结构示意图。在图25中，控制电路904在来自外部的命令CMD指定深度功率降低模式时，生成外围电源电压Vddp电平的断电(パヮ-カット)信号PCUT。在深度功率降低模式时，停止恒流源950及基准电压产生电路952的工作，所以为了控制接受这些外部电源电压作为工作电源电压的电路，来自控制电路904的断电信号PCUT由电平变换电路960变换为具有外部电源电压EXVDD电平的振幅的断电使能信号PCUTe。在该断电使能信号被激活时，基准电压产生电路952及恒流源950停止恒流产生工作及基准电压产生工作。该断电使能信号PCUTe也被提供给外围电路，各外围电路的电流路径被切断。
在深度功率降低模式时，在必要的电路部分以外不消耗电流，并且通过切断外围电路的电流路径来防止发生泄漏电流，所以能够大大降低消耗电流。
图26是图25所示的电平变换电路960的结构示例图。在图26中，电平变换电路960包含：“非”门IV1，接受控制电路904输出的断电信号PCUT；N沟道MOS晶体管NQ1，被连接在节点ND0和接地节点之间，而且用其栅极来接受“非”门IV1的输出信号；N沟道MOS晶体管NQ2，被连接在节点ND1和接地节点之间，而且用其栅极来接受来自控制电路904的断电信号PCUT；P沟道MOS晶体管PQ1，被连接在外部电源节点和节点ND0之间，而且其栅极被连接在节点ND1上；P沟道MOS晶体管PQ2，被连接在外部电源节点和内部节点ND1之间，而且其栅极被连接在节点ND0上；以及“非”门IV2，将节点ND1的信号反转来生成断电使能信号PCUTe。“非”门IV1接受外围电源电压Vddp作为工作电源电压，而“非”门IV2接受外部电源电压EXVDD作为工作电源电压。
在该图26所示的电平变换电路中，在断电信号PCUT为L电平时，“非”门IV1输出的信号变为H电平，MOS晶体管NQ1变为导通状态，MOS晶体管NQ2变为截止状态。因此，节点ND0通过MOS晶体管NQ1被放电，其电压电平降低，MOS晶体管PQ2的电导上升，节点ND1的电压电平上升。相应地，MOS晶体管PQ1的电导降低，节点ND0变为接地电压电平，而节点ND1通过MOS晶体管PQ2被充电，变为外部电源电压EXVDD电平。在此状态下，接受节点ND1的信号的“非”门IV2输出的断电使能信号PCUTe变为L电平。
相反，在断电信号PCUT为H电平时，“非”门IV1的输出信号为L电平，MOS晶体管NQ1变为截止状态，MOS晶体管NQ2变为导通状态。在此状态下，与上述状态相反，节点ND1变为接地电压电平，节点ND0变为外部电源电压EXVDD电平，断电使能信号PCUTe变为外部电源电压EXVDD电平的信号。即，该电平变换电路960维持来自控制电路904的断电信号PCUT的逻辑电平，同时变换其振幅。
外围电源电压Vddp根据外部电源电压EXVDD来生成。因此，在接通该外部电源电压EXVDD时，如图27所示，外围电源电压Vddp迟于外部电源电压EXVDD而稳定。此时，在电平变换电路960中，在节点ND1被保持在H电平的情况下，断电使能信号PCUTe为L电平，能够可靠地使恒流源950及基准电压产生电路952工作，使外围电源电压Vddp上升到规定的电压电平。
然而，在接通该外部电源电压EXVDD时，外围电源电压Vddp为接地电压电平，断电信号PCUT也为L电平。此时，图26所示的“非”门IV1的输出信号也为L电平，MOS晶体管NQ1及NQ2都变为截止状态。在此状态下，在外部电源电压EXVDD的电压电平上升的情况下，内部节点ND0及ND1的电压电平为不定状态，节点ND1的电压电平可能上升到中间电压电平。在该节点ND1的电压电平上升到中间电压电平的情况下，“非”门IV2输出的断电使能信号PCUTe变为中间电压电平，恒流源950及基准电压产生电路952在中途被禁止其恒流产生工作及基准电压产生工作，所以基准电压Vrefp不上升到规定的电压电平，不能使外围电源电压Vddp上升到规定的电压电平。
此外，在接通电源时，如图28所示，在随着外部电源电压EXVDD的稳定、该中间电压电平的断电使能信号PCUTe被设定为H电平的情况下，恒流源950及基准电压产生电路952的工作完全被停止，所以不生成外围电源电压Vddp。在此状态下，来自控制电路904的断电信号PCUT维持L电平的状态，所以根据该电平变换电路960在接通电源时的不稳定状态，断电使能信号PCUTe维持接通电源时初始设定的状态，所以持续不能生成期望的电压电平的外围电源电压Vddp的状态。
在实际使用时发生这种状态的情况下，在外部不能检测出在该断电使能信号PCUTe的死锁状态下未产生外围电源电压，产生整个系统的误工作。
此外，深度功率降低模式的进入及退出根据来自外部的命令来设定。因此，为了接受该命令，至少需要在深度功率降低模式时也向与指定该深度功率降低模式的命令关联的电路部分供给工作电源电压。
图29是用于向与指定深度功率降低模式的深度功率降低命令关联的电路供给工作电源电压的基准电压产生电路952的结构示例图。在图29中，外围电源电路952包含：参考电压产生电路970，由外部电源电压EXVDD来生成参考电压Vrefp0；以及模拟缓冲器，对该参考电压Vrefp0进行缓冲处理来生成基准电压Vrefp。为了降低参考电压产生电路970的消耗电流，使其电流驱动能力足够小。通过用模拟缓冲器对该参考电压Vrefp0进行缓冲处理(放大)，能够快速地稳定基准电压Vrefp0，而且稳定地将该基准电压Vrefp供给到外围电源电路。
模拟缓冲器包含：P沟道MOS晶体管ND2，被连接在外部电源节点和节点ND2之间，而且其栅极被连接在节点ND2上；P沟道MOS晶体管PQ4，被连接在外部电源节点和节点ND3之间，而且其栅极被连接在节点ND2上；N沟道MOS晶体管NQ3，被连接在节点ND2和节点ND4之间，而且用其栅极来接受参考电压Vrefp0；N沟道MOS晶体管NQ4，被连接在节点ND3和节点ND4之间，而且其栅极被连接在节点ND3上；恒流源971，被连接在ND4和接地节点之间；以及，N沟道MOS晶体管NQ5，被连接在节点ND4和接地节点之间，而且用其栅极来接受基准电压稳定检测信号PORs。
在该模拟缓冲器中，MOS晶体管PQ3及PQ4构成电流镜级，MOS晶体管NQ3及NQ4构成差分级。在参考电压Vrefp0高于基准电压Vrefp的情况下，节点ND3的电压电平上升，基准电压Vrefp的电压电平上升。另一方面，在参考电压Vrefp0低于基准电压Vrefp的情况下，节点ND3的电压电平降低，基准电压Vrefp的电压电平降低。因此，该基准电压Vrefp变为与参考电压Vrefp0相同的电压电平。
在接通外部电源电压EXVDD时，在阵列电源用的基准电压Vrefs的电压电平到达规定电压电平或者稳定在规定的电压电平时，基准电压稳定检测信号PORs被激活，增大该模拟缓冲器的工作电流，快速地将基准电压Vrefp驱动到稳定状态。
然而，在深度功率降低模式时，为了接受深度功率降低模式解除命令，外围电源电路952也需要激活控制电路，在被激活的情况下，在该深度功率降低模式时也需要生成基准电压Vrefp。在此情况下，在解除深度功率降低模式时，需要将基准电压稳定检测信号PORs保持在去活状态的L电平。这是因为，在深度功率降低模式时，基准电压产生电路952也始终工作来生成基准电压Vrefp，防止不必要地消耗电流。
该基准电压稳定检测信号PORs也被提供给图24所示的其他基准电压产生电路951及953。这是因为，在接通电源时，需要根据该基准电压稳定检测信号，来增大这些基准电压产生电路的模拟缓冲器的工作电流。
图30是产生外围电源用的基准电压以外的基准电压的基准电压产生电路的模拟缓冲器的结构示意图。图30所示的基准电压产生电路中的模拟缓冲器除了在外部电源节点和节点ND5之间配置有切断电流用的P沟道MOS晶体管PQ4以外，与图29所示的模拟缓冲器结构相同。因此，对图30所示的模拟缓冲器与图29所示的模拟缓冲器对应的构件附以同一标号并省略其详细说明。
向切断电流用的P沟道MOS晶体管PQ4的栅极提供断电使能信号PCUTe。在该图30所示的基准电压产生电路中，在深度功率降低模式时，断电使能信号PCUTe变为外部电源电压EXVDD电平，MOS晶体管PQ4变为截止状态，基准电压Vref降低到接地电压电平。在解除深度功率降低模式时，为了将该基准电压Vref快速地驱动到稳定状态，需要将基准电压检测信号PORs设定为H电平。
向图29所示的基准电压产生电路和该图30所示的基准电压产生电路提供相同的基准电压检测信号PORs。因此，在解除深度功率降低模式时，在该深度功率降低模式时也工作的图29所示的基准电压产生电路中将基准电压稳定检测信号PORs设定为L电平的情况下，图30所示的基准电压稳定检测信号PORs也变为L电平。因此，在解除该深度功率降低模式时，该基准电压产生电路的模拟缓冲器的电流驱动能力只是稳定状态时由恒流源971提供的工作电流，不能快速地稳定基准电压Vref。因此，根据该基准电压Vref来生成阵列电源电压等内部电源电压，根据该阵列电源电压来生成中间电压，所以发生下述问题：不能快速地将内部电压驱动到规定电压电平。
图31是基准电压稳定检测信号产生部的结构示意图。在图31中，检测与阵列电源电压对应的基准电压Vrefs的稳定的电压稳定检测电路975生成基准电压稳定检测信号PORs。在此情况下，与图31所示的基准电压产生电路对应的基准电压稳定检测信号PORs在解除深度功率降低模式时维持在去活状态，所以向该电压稳定检测电路975提供深度功率降低模式解除指示信号DPDW。在此情况下，来自电压稳定检测电路975的基准电压稳定检测信号PORs被共同地提供给所有基准电压产生电路，所以图30所示的基准电压产生电路在解除深度功率降低模式时也不能激活作为电流源的MOS晶体管NQ5。
在解除该深度功率降低模式时，在产生深度功率降低模式解除指示信号DPDW、来停止电压稳定检测电路975的检测工作的情况下，作为该深度功率降低模式解除指示信号DPDW，需要响应断电使能信号PCUTe的下降来产生在规定期间为激活状态的信号。在产生深度功率降低模式解除指示信号DPDW的电路中消耗电流，消耗电流增大。
此外，在电压稳定检测电路975中，也可以始终进行检测该基准电压Vrefs的电压电平的工作，向图29所示的基准电压产生电路提供取基准电压稳定检测信号PORs和深度功率降低模式解除指示信号DPDW的逻辑的信号作为电流控制信号。然而，在此情况下，也需要设置产生深度功率降低模式解除指示信号DPDW的电路，消耗电流增大。
此外，在利用这种深度功率降低模式解除指示信号DPDW的情况下，发生与前述断电使能信号PCUTe同样的问题，在接通电源时深度功率降低模式解除指示信号DPDW被误激活时，不能将基准电压快速地设定为稳定状态，内部电压的稳定相应地延迟。
发明内容
本发明的目的在于提供一种内部电压产生电路，能够在恢复内部电源电压时快速地稳定与内部电源电压关联的内部电压。
本发明的另一目的在于提供一种内部电压产生电路，能够在接通电源电压时快速、可靠地生成内部电压。
本发明的另一目的在于提供一种内部电压产生电路，能够在接通电源时正确地生成内部电源电压。
本发明的另一目的在于提供一种内部电压产生电路，能够在解除深度功率降低模式时快速地生成内部电源电压。
本发明的另一目的在于提供一种内部电压产生电路，能够在解除深度功率降低模式时快速而且稳定地生成生成内部电压用的基准电压。
本发明第1观点的半导体装置包含：控制电路，接受第1电源电压作为工作电源电压，根据工作模式指示来生成第1电源控制信号；电平变换电路，用于将该第1电源控制信号变换为振幅为第2电源电压电平的电源控制信号并输出；初始化电路，用于在接通第2电源电压时将该电平变换电路的输出信号设定为规定的电压电平；及电源电路，根据第2电源控制信号被选择性地激活，在激活时，由第2电源电压来生成第1电源电压。
本发明第2观点的半导体装置包含：内部电压产生电路，接受第1电源电压，由第1电源电压来生成第2电源电压；内部电路，接受第2电源电压作为工作电源电压，根据来自外部的工作模式指示来生成内部工作控制信号；电平变换电路，将来自该内部电路的规定的内部工作控制信号的振幅变换为第1电源电压电平的振幅来生成特定工作控制信号；逻辑电路，接受该第1电源电压作为工作电源电压，对特定工作控制信号实施逻辑处理来生成缓冲控制信号；及开关电路，根据该逻辑电路输出的缓冲控制信号将传递第2电源电压的电源线耦合到供给第1电源电压的电源节点上。
本发明第3观点的半导体装置包含：第1内部电源电路，由第1电源电压来生成第2电源电压；第1内部电路，接受上述第2电源电压作为工作电源电压，根据被提供的工作模式指示信号来生成工作控制信号；电平变换电路，接受第1电源电压作为工作电源电压，将来自第1内部电路的特定的工作控制信号变换为振幅为第1电源电压电平的信号；及内部电压产生电路，根据该电平变换电路的输出信号被选择性地激活，在激活时，由第1电源电压来生成与第2电源电压不同的内部电压。第1内部电源电路与电平变换电路的输出信号独立地进行工作。
本发明第4观点的半导体装置包含：内部控制电路，接受内部电源线的电压作为工作电源电压，根据工作模式指示信号来生成内部工作控制信号；电平变换电路，将来自该内部控制电路的特定的工作指示信号变换为振幅为第1电源电压电平的信号；模式控制电路，根据该电平变换电路的输出信号和指定第1及第2模式之一的模式指示信号来生成有效工作控制信号；及内部电源电路，响应来自该模式控制电路的有效工作控制信号被选择性地激活，在激活时，在第1模式时，由第1电源电压来生成第2电源电压，而在第2模式时，在上述内部电源线上生成与第1电源电压对应的电压。
本发明第5观点的半导体装置包含：第1参考电压产生电路，响应工作模式指示信号被选择性地激活，在激活时，由第1电源电压来生成第1参考电压；第1基准电压产生电路，接受第1电源电压作为工作电源电压，来生成电压电平与第1参考电压对应的第1基准电压；第2参考电压产生电路，响应工作模式指示信号被选择性地激活，在激活时，由第1电源电压来生成第2参考电压；第2基准电压产生电路，接受第1电源电压作为工作电源电压，根据第2参考电压来生成电压电平与第2参考电压对应的第2基准电压；基准电压电平检测电路，根据第1参考电压和第1基准电压的电压关系来检测第1基准电压是否已到达规定的电压电平；电源控制电路，根据该基准电压电平检测电路的输出信号和工作模式指示信号来生成电源控制信号；第1辅助电路，被配置在第1基准电压产生电路上，响应电源控制信号，来增大第1基准电压产生电路的电流驱动力；第2辅助电路，被配置在第2基准电压产生电路上，响应电源控制信号，来增大第2基准电压产生电路的电流驱动力；及电压固定电路，响应工作模式指示信号，将第1基准电压产生电路的输出节点固定在固定电压电平。
通过设置在接通第2电源电压时将生成第1电源控制信号的电平变换电路的输出信号设定为规定电压电平的初始化电路，能够在接通第2电源电压时，可靠地防止该电平变换电路的输出信号的电压变为不定状态，能够可靠地将第2电源控制信号设定为规定电压电平。由此，在接通电源时，能够防止该第2电源控制信号变为不稳定的电压电平，能够从电源电路生成规定的第1电源电压。
此外，通过根据特定的缓冲控制信号将生成工作控制信号的内部电路的电源线耦合到第1电源电压供给节点上，能够在接通电源时将该内部电路的工作电源电压设定为第1电源电压，相应地能够使内部电路工作，将特定的工作控制信号设定为规定的逻辑电平。
此外，生成特定的缓冲控制信号的第1内部电路、和始终工作的第1内部电源电路将第2电源电压用作工作电源电压，从而在该接通电源时工作控制信号已经被设定为规定的状态，能够将内部工作正确地设定为规定的状态。
此外，在内部电源线的电压电平因模式而异的情况下，通过根据指定该模式的信号和特定的工作控制信号来生成有效工作控制信号，根据该有效工作控制信号来控制内部电源电路的工作，能够在接通电源时，根据工作控制信号来正确地生成规定的电压电平的内部基准电压。
此外，在特定工作模式期间中，响应工作模式指示信号，将基准电压产生电路的输出节点固定在固定电压电平，在解除特定工作模式时，检测该基准电压产生电路的输出节点的基准电压是否已到达规定的电压电平，根据其检测结果和工作模式指示来生成电源控制信号，根据该电源控制信号来调整基准电压产生电路的电流驱动能力，从而能够在解除深度功率降低模式时，可靠、快速地增大功率降低了的基准电压的电流驱动能力并驱动到规定的电压电平，能够稳定而且快速地生成基准电压。
附图的简单说明
图1是本发明实施例1的断电使能信号产生部的结构图。
图2是图1所示的电路的工作的信号波形图。
图3是本发明实施例2的内部电压产生电路的主要部分的结构示意图。
图4是图3所示的电路的工作的信号波形图。
图5是本发明实施例3的内部电压产生电路的结构示意图。
图6是本发明实施例3的变更例的结构示意图。
图7是本发明实施例4的内部电压产生电路的结构示意图。
图8是本发明实施例4的变更例的示意图。
图9是本发明实施例5的断电使能信号产生部的结构示意图。
图10是图9所示的电路的工作的信号波形图。
图11是本发明实施例6的内部电压产生电路的结构示意图。
图12是图11所示的模式设定电路的结构示例图。
图13是图11所示的外围电源电路内的备用电源电路的结构示例图。
图14是本发明实施例7的内部电压产生电路的结构示意图。
图15是图14所示的基准电压产生电路的结构示例图。
图16是图14所示的稳定检测电路的结构示例图。
图17是图16所示的稳定检测电路的工作的信号波形图。
图18是本发明实施例8的稳定检测电路的结构图。
图19是图18所示的稳定检测电路的工作的信号波形图。
图20是本发明实施例9的稳定检测电路的结构图。
图21是现有的半导体存储器的阵列部的结构示意图。
图22是现有的半导体存储器的整体结构示意图。
图23是图22所示的内部电压产生电路的结构示意图。
图24是图23所示的外围电源电路的结构示例图。
图25是现有的电源控制部的结构示意图。
图26是图25所示的电平变换电路的结构示例图。
图27是图26所示的电平变换电路的工作的信号波形图。
图28是图26所示的电平变换电路的工作的信号波形图。
图29是图23所示的外围电源电压用的基准电压产生电路的结构图。
图30是图23所示的另一基准电压产生电路的结构图。
图31是图29及图30所示的生成电源接通检测信号的部分的结构示意图。
实施发明的最好形式
[实施例1]
图1是本发明实施例1的内部电压产生电路的主要部分的结构示意图。在图1中，示意性地示出产生断电使能信号PCUTe的电路的结构。在图1所示的结构中，在变换来自控制电路904的断电信号PCUT的振幅的电平变换电路960中，在节点ND0上连接有电容元件1，并且在节点ND1上连接有电容元件2。
电容元件1被连接在节点ND0和接地节点之间，而电容元件2被连接在外部电源节点和节点ND1之间。这些电容元件1及2由MOS电容器构成。即，电容元件1由N沟道MOS晶体管构成，电容元件2由P沟道MOS晶体管构成。
在该电平变换电路960的输出部上，还设有根据“非”门IV2的输出信号将节点ND1选择性地充电到外部电源电压EXVDD电平的P沟道MOS晶体管4。从“非”门IV2输出断电使能信号PCUTe，提供给图25所示的恒流源950等。该图1所示的电平变换电路960的其他结构与图26所示的电平变换电路960的结构相同，对对应的部分附以同一标号，省略它们的详细说明。
图2是图1所示的断电使能信号产生部的工作的信号波形图。以下，参照图2来说明图1所示的电路的工作。
在接通外部电源电压EXVDD时，外部电源节点的外部电源电压EXVDD的电压电平上升。随着该外部电源电压EXVDD的电压电平上升，通过电容元件2的电容耦合，节点ND1的电压电平上升。在该接通电源时外围电源电压Vddp尚未被生成。外围电源电压用内部电源电路(外围电源电路)956根据外部电源电压EXVDD来生成外围电源电压Vddp。因此，在接通外部电源电压EXVDD时，控制电路904输出的断电信号PCUT及“非”门IV1的输出信号都为L电平，MOS晶体管NQ1及NQ2都处于截止状态。
因此，节点ND0及ND1处于电浮动状态，所以通过电容元件2，节点ND1的电压电平随着电源电压EXVDD的电压电平上升而上升。在节点ND1的电压电平超过“非”门3的输入逻辑阈值电压而上升时，“非”门3的输出信号变为L电平，MOS晶体管4变为导通状态，节点ND1被驱动到外部电源电压电平，该电压电平由“非”门3及MOS晶体管4锁存。在节点ND0和接地节点之间耦合有电容元件1，在接通电源时将节点ND0保持在接地电压电平。因此，在该接通电源时，MOS晶体管PQ2维持导通状态，在接通外部电源电压时，使节点ND1的电压电平可靠地上升。
在该锁存状态下，节点ND1被保持在外部电源电压电平，所以“非”门IV2输出的断电使能信号PCUTe被固定在L电平。因此，即使节点ND1的电压电平在接通电源时上升到中间电压电平，通过“非”门IV2及MOS晶体管4，节点ND1也被可靠地保持在外部电源电压EXVDD电平，断电使能信号PCUTe也被可靠地保持在L电平。
如上所述，在该接通电源时，断电使能信号PCUTe被设定为L电平，所以图25所示的恒流源950工作来供给恒流，基准电压产生电路952及外围电源电路956将外围电源电压Vddp驱动到规定的电压电平并稳定。
在该外围电源电压Vddp被稳定时，来自控制电路904的断电信号PCUT被设定为L电平，“非”门IV1的输出信号变为H电平。在“非”门IV1的输出信号上升到H电平时，在电平变换电路960中，MOS晶体管NQ1变为导通状态，MOS晶体管NQ2变为截止状态。相应地，节点ND0被放电到接地电压电平，MOS晶体管PQ2变为导通状态，节点ND1被充电到外部电源电压电平。在此状态下，“非”门IV2输出的断电使能信号PCUTe被维持在L电平，MOS晶体管4也维持导通状态。
如上所述，在接通外部电源电压EXVDD时，发生电容元件2的电容耦合，并且电容元件1使MOS晶体管PQ2维持导通状态，所以节点ND1的电压电平上升，“非”门IV2输出的信号可靠地变为L电平。因此，在接通外部电源电压EXVDD后，断电使能信号PCUTe被可靠地维持在L电平。
在普通工作模式时设定深度功率降低模式的情况下，向控制电路904提供深度功率降低模式命令DPD作为命令CMD，来自控制电路904的断电信号PCUT被设定为H电平。
在断电信号PCUT被设定为H电平时，“非”门IV1的输出信号变为L电平。使由“非”门IV2及MOS晶体管4构成的锁存电路的锁存能力足够小，根据断电信号PCUT，节点ND1通过MOS晶体管NQ2被放电而变为接地电压电平，并且节点ND0通过MOS晶体管PQ1被放电而变为外部电源电压EXVDD电平。相应地，“非”门IV2输出的断电使能信号PCUTe变为H电平，恒流源950的基准电流产生工作被停止，相应地，内部的各基准电压的产生工作停止，内部电压的产生被停止。
在该深度功率降低模式时，根据“非”门IV2的输出信号PCUTe，MOS晶体管4变为截止状态，停止对节点ND1的充电工作。因此，在深度功率降低模式时，即使停止向控制电路904提供外围电源电压，由于供给了外部电源电压EXVDD，所以断电使能信号PCUTe也被维持在H电平。
在基准电压产生电路的工作去活时，除去与外围电源电压关联的基准电压之外的基准电压的产生工作被禁止。与外围电源电压对应的基准电压因外围电路的结构而异。如后所述，在外围电路中控制电路904与其他电路共同接受外围电源电压的情况下，在该深度功率降低模式时也需要产生外围电源电压用的基准电压。这是因为，需要接受用于解除深度功率降低模式的命令，在深度功率降低模式时，始终需要监视命令。
在控制电路904接受与其他电路不同系统的外围电源电压的情况下，停止产生与除去控制电路之外的外围电路对应的外围电源电压。在此情况下，在对除去控制电路之外的外围电路配置有外围基准电压产生电路的情况下，该外围基准电压产生电路在深度功率降低模式时被停止基准电压产生工作，另一方面，与控制电路对应的基准电压产生电路产生基准电压。
此外，对于外围电源电压Vddp，需要向根据指定深度功率降低模式的命令DPD来工作的电路始终提供外围电源电压Vddp。根据断电使能信号PCUTe，停止向与用于设定该深度功率降低模式的控制工作无关的外围电路供给外围电源电压Vddp。
使由“非”门3及MOS晶体管4构成的锁存电路的锁存能力足够小，在MOS晶体管NQ2为导通状态时，节点ND1被放电到接地电压电平，MOS晶体管4维持截止状态。
如图1所示，通过在电平变换电路960的内部节点ND1上设置在接通外部电源时将其电压电平驱动到外部电源电压电平并进行锁存的锁存电路及电容元件，能够防止该电平变换电路960的内部节点ND1的电压电平在接通电源时变为不定状态，可靠地将节点ND1的电压电平设定为外部电源电压EXVDD电平。由此，能够在接通电源时可靠地将断电使能信号PCUTe设定为去活状态的L电平。
节点ND0由电容元件1抑制其电压电平的上浮，将MOS晶体管PQ2设定为导通状态。在节点ND1被设定为外部电源电压电平时，MOS晶体管PQ2的源极/漏极变为同一电压电平，即使其栅极电压为不定状态，MOS晶体管PQ2也变为截止状态，并且节点ND1被保持在外部电源电压电平，MOS晶体管PQ1的栅极电压和源极电压变为相等，MOS晶体管PQ1变为截止状态。因此，在通过由“非”门IV2及MOS晶体管4构成的锁存电路和电容元件2在接通电源时能够使节点ND2的电压电平充分上升的情况下，也可以省略该电容元件1。
如上所述，通过在接通电源时将电平变换电路的输出节点ND1保持在外部电源电压EXVDD电平，能够防止电平变换电路960的内部节点ND0及ND1上浮到中间电压电平，能够防止生成状态不稳定的断电使能信号PCUTe。
特别是，通过在该电平变换电路的输出部上在外部电源节点和节点ND1之间连接电容元件，通过其电容耦合使节点ND1的电压电平随着外部电源电压电平上升而上升，能够防止节点ND1的电压电平变为不定状态，能够可靠地从接通电源时起将断电使能信号PCUTe指示到去活状态的L电平，能够使外围电源电路等可靠地进行电源电压产生工作，能够可靠地生成内部电压。
在图1所示的结构中，在将“非”门IV1的输出信号提供给MOS晶体管NQ2的栅极的情况下，也可以采用下述结构：将2级级联连接的“非”门连接到电平变换电路的输出节点ND1上，根据其最后一级“非”门的输出信号将节点ND1驱动到接地电压电平。作为这2级“非”门的工作电源电压，提供外部电源电压。从最后一级“非”门输出断电使能信号PCUTe。
在该结构中，在节点ND1的电压电平上浮时，2级“非”门的最后一级“非”门的输出信号变为H电平，用于初始设定的放电用MOS晶体管变为导通状态，将节点ND1保持在接地电压电平。即，2级“非”门和1个MOS晶体管构成将节点ND1保持在接地电压电平的锁存电路。
如果节点ND1的电压电平为低电平，则最后一级“非”门的输出信号变为L电平，该MOS晶体管变为截止状态。因此，为了将节点ND1的电压可靠地保持在接地电压电平，使第一级“非”门的输入逻辑阈值足够小。采用这种结构，也能够得到与上述图1所示的结构同样的效果。
如上所述，根据本发明实施例1，在生成外部电源电压电平的断电使能信号的电平变换电路的输出节点上设置电容元件及锁存电路，能够防止该电平变换电路的内部节点的电压变为不稳定，可靠地生成期望电压电平的断电使能信号，在接通电源时防止内部电源电压生成工作被禁止。
此外，通过在该锁存电路的第一级上配置接受电源接通检测信号和锁存电路的输出信号的逻辑门，能够可靠地在接通电源时将断电使能信号保持在去活状态，而不对普通工作时的模式设定造成不良影响。
[实施例2]
图3是本发明实施例2的内部电压产生部的结构示意图。在图3中，内部电压产生电路包含：“非”门电路15，接受电平变换电路960的输出信号；以及P沟道MOS晶体管17，在“非”门电路15的输出信号ZPCUTe为L电平时导通，将外围电源线969充电到外部电源电压EXVDD电平。
电平变换电路960具有与先前图1所示的结构同样的结构，维持来自控制电路904的断电信号PCUT的逻辑电平，变换其振幅，生成H电平为外部电源电压电平的断电使能信号PCUTe。来自该电平变换电路960的断电使能信号PCUTe被提供给恒流源950等。在该电平变换电路960中，也可以不设锁存电路及电容元件。
图4是图3所示的内部电压产生部的工作时序图。以下，参照图4，来说明图3所示的内部电压产生部的工作。
在接通外部电源电压EXVDD时，在电平变换电路960中，在图1所示的节点ND1被保持在接地电压电平或与其接近的电压电平的情况下，电平变换电路960输出的PCUTe变为H电平，“非”门15输出的信号ZPCUTe被设定为L电平，MOS晶体管17变为导通状态。相应地，外围电源线969被电连接在外部电源节点上，外围电源电压Vddp变为电源电压EXVDD电平。
因此，控制电路904将该外部电源电压EXVDD作为工作电源电压来工作，将断电信号PCUT设定为初始状态的L电平。相应地，在该电平变换电路960中，图1所示的MOS晶体管NQ1变为导通状态，MOS晶体管NQ2变为截止状态，该节点ND1被充电到外部电源电压EXVDD电平，断电使能信号PCUTe被设定为L电平。
在该断电使能信号PCUTe被设定为L电平时，恒流源950稳定地产生恒流，接受该恒流的基准电压产生电路及内部电源电路进行内部电压产生工作。
在产生该内部电压时，在断电使能信号PCUTe被设定为L电平时，“非”门15的输出信号ZPCUTe变为H电平，MOS晶体管17维持截止状态。因此，外围电源电压Vddp与外部电源节点分离，由外围电源电压设定为规定的电压电平。
在深度功率降低模式被设定时，电平变换电路960输出的断电信号PCUT变为H电平，“非”门15的输出信号ZPCUTe变为L电平，MOS晶体管17变为导通状态。在此情况下，控制电路904接受命令CMD，在该深度功率降低模式时也需要工作，不会发生什么问题。
如上所述，根据本发明实施例2，在接通外部电源电压EXVDD时，电平变换电路的内部节点变为不定状态，其电压电平上浮，相应地，断电使能信号PCUTe的电压电平上升，在被初始设定为与设定了深度功率降低模式的状态接近的状态的情况下，将外围电源线969耦合到外部电源节点上。由此，控制电路904将外部电源电压作为工作电源电压来工作，将断电信号PCUT初始设定为L电平。相应地，能够正确地初始设定电平变换电路960，能够将断电使能信号PCUTe维持在去活状态的接地电压电平。
由此，能够禁止由于接通电源时断电使能信号PCUTe的电压电平上升而使内部电源电压产生工作死锁，能够在接通电源后稳定、可靠地生成内部电压。
[实施例3]
图5是本发明实施例3的内部电压产生电路的结构示意图。在图5中，断电使能信号PCUTe不被提供给设定外围电源电压Vddp的电路部分。即，断电使能信号PCUTe被提供给生成高电压用的基准电压Vrefd的基准电压产生电路951、以及生成阵列电源电压用的基准电压Vrefs的基准电压产生电路953，基准电压产生电路952在深度功率降低模式时也根据来自恒流源950的恒流来生成基准电压Vrefp。在外围电源电路956中，备用电源电路956b在该深度功率降低模式时也工作，根据基准电压Vrefp和外围电源线上的电压来生成外围电源电压Vddp并提供给控制电路904。
另一方面，在阵列电源电路957中，向备用电源电路957b提供断电使能信号PCUTe。在深度功率降低模式时，激活信号(ACT)为去活状态，激活电源电路956a及957b都维持去活状态。
此外，断电使能信号PCUTe被提供给负电压产生电路954、高电压产生电路955、单元极板电压产生电路958、及预充电电压产生电路959。
因此，在本实施例3中，与外围电源电压Vddp关联的基准电压产生电路952及备用电源电路956b在深度功率降低模式时也工作，生成外围电源电压Vddp，而其余的电压产生部在深度功率降低模式时停止其电压产生工作。
控制电路904接受外围电源电压Vddp作为工作电源电压来工作，根据来自外部的命令，来生成断电信号PCUT。电平变换电路960变换来自该控制电路904的断电信号PCUT的电平来生成断电使能信号PCUTe。断电信号PCUT和断电使能信号PCUTe的逻辑电平相同。
考虑下述状态：在接通外围电源电压EXVDD时，电平变换电路960的内部节点的电压电平变为不定状态，生成电压电平不稳定的断电使能信号PCUTe。在此状态下，也根据外部电源电压EXVDD的接通，恒流源950及基准电压产生电路952与该断电使能信号PCUTe独立地工作，生成基准电压Vrefp。外围电源电路956将外部电源电压EXVDD作为工作电源电压来工作，根据基准电压Vrefp来生成外围电源电压Vddp。
在根据外部电源电压EXVDD的接通来生成外围电源电压Vddp时，控制电路904输出的断电信号PCUT被初始设定为L电平，并且其反转信号为H电平。相应地，在电平变换电路960中，内部节点(图1的节点ND0及ND1)的电压电平被初始化，断电使能信号PCUTe被设定为L电平。
由此，在其余的电压产生部中，产生内部电压的电路也工作，能够正确地生成内部电压。由此，能够防止由于接通电源时电平变换电路960的不稳定的内部状态而使内部电源电压产生工作死锁。
[变更例]
图6是本发明实施例3的变更例的结构示意图。在图6中，将外围电源电压Vddp用作工作电源电压的电路被分割为用于设定深度功率降低模式的DPD控制电路24、以及其他地址译码器及存储单元选择电路等外围电路26。DPD控制电路24例如包含：对命令CMD进行译码的电路；以及触发器，在该命令译码电路的输出信号表示进入深度功率降低模式时被置位，而且在指定解除深度功率降低模式时被复位。
对该DPD控制电路24设有DPD电源电路20，对外围电路26配置有外围电源电路22。该外围电源电路22包含：备用电源电路22a，在备用模式时补偿泄漏电流；以及激活电源电路22b，在激活周期时，以大的电流驱动力来生成外围电源电压Vddp。向该备用电源电路22a提供断电使能信号PCUTe。
向这些DPD电源电路20及外围电源电路22提供来自基准电压产生电路952的基准电压Vrefp。这些基准电压产生电路952及DPD电源电路20与断电使能信号PCUTe独立地始终工作。
在该图6所示的结构的情况下，只使与深度功率降低模式关联的最小限度必需的电路始终工作，在与数据存取关联的外围电路26中，在深度功率降低模式时，停止供给电源电压。在该图6所示的结构中，也在接通外部电源电压EXVDD、DPD电源电路20输出的外围电源电压Vddp稳定时，DPD控制电路24将断电信号PCUT初始设定为L电平，其反转信号被初始设定为L电平。因此，接受断电信号PCUT的电平变换电路的内部节点被设定为初始状态，断电使能信号PCUTe被设定为L电平。由此，外围电源电路的备用电源电路22a能够生成外围电源电压Vddp。
此外，在其他产生阵列电源电压及负电压等内部电压的电路部分中，也在DPD电源电路20输出的外围电源电压Vddp稳定时，断电使能信号PCUTe被设定为L电平，所以能够可靠地生成规定的内部电压。
如上所述，根据本发明实施例3，向与深度功率降低模式关联的电路始终提供电源电压以使其工作，在接通外部电源电压时，也能够将该断电信号初始设定为L电平，将断电使能信号PCUTe设定为L电平。由此，能够可靠地产生内部电压，能够防止内部电压产生被停止的死锁状态，能够稳定地生成内部电压。
[实施例4]
图7是本发明实施例4的内部电压产生电路的结构示意图。该图7所示的内部电压产生电路与图5所示的内部电压产生电路的不同点如下所述。即，断电使能信号PCUTe也被提供给恒流源950及生成外围用的基准电压Vrefp的基准电压产生电路952。在该基准电压产生电路952的输出节点和外部电源节点之间，连接有用其栅极来接受断电使能信号PCUTe的N沟道MOS晶体管30。该N沟道MOS晶体管30是低阈值电压Vthn的MOS晶体管。
在电平变换电路960中，在接通电源时，其内部状态变为不稳定，在断电使能信号PCUTe变为高电平时，MOS晶体管30变为导通状态。特别是，在断电使能信号PCUTe被设定为外部电源电压EXVDD电平的情况下，该MOS晶体管30变为强的导通状态，基准电压Vrefp被箝位到EXVDD-Vthn的电压电平。因此，根据该MOS晶体管30供给的电压，在外围电源电压956中，备用电源电路工作，产生外围电源电压Vddp。在该外围电源电压Vddp被生成时，来自控制电路904的断电信号PCUT及其反转信号分别变为L电平及H电平，电平变换电路960被初始设定，其输出的断电使能信号PCUTe可靠地被设定为L电平。
通过使MOS晶体管30的阈值电压Vthn足够小，能够可靠地将基准电压Vrefp设定为与断电使能信号PCUTe的电压电平对应的电压电平，生成外围电源电压Vddp。在此情况下，即使在断电使能信号PCUTe的电压电平低于外部电源电压EXVDD电平的情况下，在外围电源电压Vddp的电压电平被设定为比控制电路等的构件的MOS晶体管的阈值电压高的电压电平时，控制电路904也工作，能够将断电信号PCUT设定为L电平。此外，在此状态下，如果用于对电平变换电路960生成互补信号的“非”门(图1的“非”门IV1)的输出信号达到电平变换电路960的内部节点放电用的MOS晶体管(图1所示的MOS晶体管NQ1)的阈值电压以上的电压电平，则能够使该图1所示的MOS晶体管NQ1变为导通状态，将图1所示的电平变换电路960的内部节点ND0设定为接地电压电平，并且将节点ND1设定为外部电源电压EXVDD电平，可靠地将断电使能信号PCUTe保持在接地电压电平。
在断电使能信号PCUTe被设定为L电平时，MOS晶体管30变为截止状态，基准电压产生电路952生成规定的电压电平的基准电压Vrefp。
[变更例]
图8是本发明实施例4的变更例的结构图。在图8中，取代图7所示的N沟道MOS晶体管30，设有：“非”门32，接受断电使能信号PCUTe；以及P沟道MOS晶体管34，根据该“非”门32的输出信号将基准电压产生电路952的输出节点耦合到外部电源节点上。向“非”门32提供外部电源电压EXVDD作为工作电源电压。该图8所示的内部电压产生电路的其他结构与图7所示的内部电压产生电路的结构相同。
恒流源950及基准电压产生电路952按照断电使能信号PCUTe在深度功率降低模式时停止其工作。外围电源电路956根据该基准电压产生电路952的输出节点的电压Vrefp来生成外围电源电压。
因此，在接通外部电源电压EXVDD时，在断电使能信号PCUTe的电压电平由于电平变换电路960的内部节点的不稳定状态而上升的情况下，“非”门32使MOS晶体管34变为导通状态，能够将基准电压Vrefp设定为外部电源电压EXVDD电平。用比例电路来构成该“非”门32，即使断电使能信号PCUTe为中间电压电平，也能够可靠地将该基准电压Vrefp设定为外部电源电压EXVDD电平，生成外围电源电压Vddp。
在断电使能信号PCUTe为低电平时，“非”门32的输出信号为外部电源电压EXVDD电平，能够使MOS晶体管34可靠地变为截止状态。因此，在此状态下，恒流源950及基准电压产生电路952能够可靠地生成基准电压Vrefp。
如上所述，根据本发明实施例4，在深度功率降低模式时，停止恒流源及各个基准电压产生电路的工作，根据断电使能信号PCUTe将用于生成该外围电源电压的基准电压产生电路的输出节点驱动到与外部电源电压对应的电压电平，即使断电使能信号PCUTe的电压电平在接通电源时变为高电平，外围电源电路956也能够生成外围电源电压Vddp，解除电平变换电路的不稳定状态。由此，能够防止由于接通电源时电平变换电路的内部节点的不稳定状态而造成的内部电压产生的死锁，能够稳定地生成内部电压。
[实施例5]
图9是本发明实施例5的内部电压产生电路的主要部分的结构示意图。在图9中，内部电压产生电路包含：电源接通检测电路40，检测外部电源电压EXVDD的接通；以及“与”电路42，接受电源接通检测电路40的输出信号POR和电平变换电路960的输出信号PCUTe。该“与”电路42生成断电使能信号PCUTe。“与”电路42接受外部电源电压EXVDD作为工作电源电压。图10是图9所示的电路的工作的信号波形图。以下，参照图10来简单地说明图9所示的电路的工作。
考虑下述情况：接通外部电源电压EXVDD，在电平变换电路960中，其内部状态变为不稳定，其输出信号PCUTef上升到中间电压电平。在此状态下，电源接通检测电路40的输出信号POR也维持L电平，从“与”电路42输出的断电使能信号PCUTe保持L电平。由此，根据来自恒流源950的恒流来生成各内部电压。在外围电源电压Vddp被产生时，来自控制电路904的断电信号PCUT被设定为L电平，并且其反转信号的电压电平也上升。
在断电信号PCUT的反转信号的电压电平上升、在电平变换电路960中驱动内部节点(图1的节点ND0)的MOS晶体管(图1的MOS晶体管NQ1)变为导通状态时，该电平变换电路960的输出信号PCUTe变为L电平。即使在此时刻电源接通检测电路960的输出信号POR变为H电平，电平变换电路960的输出信号PCUTef也为L电平，来自“与”电路40的断电使能信号PCUTe维持L电平。由此，即使电平变换电路960在接通电源时变为不稳定状态、其输出信号PCUTe的电压电平上升，也能够可靠地产生内部电压，防止内部电压产生的死锁。
电源接通检测电路40的输出信号POR为H电平的期间按照该电平变换电路960可靠地被初始设定的时间被设定为适当的值即可。
在该图9所示的结构中，电平变换电路960只要采用下述结构即可，其结构是任意的：维持输入的断电信号PCUT和输出的断电使能信号PCUTe的逻辑电平来进行其信号振幅的变换。
如上所述，根据本发明实施例5，根据生成断电使能信号的电平变换电路的输出信号和检测电源电压的接通的电源接通检测信号来生成断电使能信号，在接通电源时，即使电平变换电路的输出信号的电压电平上升，也能够可靠地将断电使能信号PCUTe固定在L电平来生成内部电压，能够防止内部电压产生的死锁。
[实施例6]
图11是本发明实施例6的内部电压产生电路的结构示意图。在该图11所示的内部电压产生电路中，设有：模式设定电路50，用于决定外部电源电压EXVDD是2.5V、还是3.3V；以及“与”电路52，接受模式设定电路50输出的模式设定信号MOD2.5和来自电平变换电路960的断电使能信号PCUTe。该“与”电路52的输出信号被提供给恒流源950和基准电压产生电路952以及外围电源电路956中包含的备用电源电路956b。该图11所示的内部电压产生电路的其他结构与图5所示的内部电压产生电路的结构相同，对对应的部分附以同一标号，省略其详细说明。
在将1.8V系接口用作该半导体存储器的接口的情况下，外部电源电压EXVDD有使用2.5V的情况、和使用3.3V的情况。在外部电源电压EXVDD为3.3V的情况下，外围电源电路956进行降压工作，生成规定电压电平的外围电源电压Vddp。另一方面，在该外部电源电压EXVDD为2.5V的情况下，外部电源电压EXVDD被用作外围电源电压Vddp。在外部电源电压EXVDD被用作外围电源电压Vddp的情况下，在接通外部电源电压时，外围电源电压Vddp也与断电使能信号PCUTe无关地被生成。
因此，在外部电源电压EXVDD也被用作外围电源电压Vddp的情况下，模式设定电路50将模式设定信号MOD2.5设定为H电平。恒流源950也通过“与”电路52，根据断电使能信号PCUTe，在该深度功率降低模式时停止其恒流产生工作。同样，生成外围电源电压用的基准电压Vrefp的基准电压产生电路952也根据接受断电使能信号PCUTe的“与”电路52的输出信号，在深度功率降低模式时停止其基准电压产生工作。
另一方面，在外部电源电压EXVDD为3.3V的情况下，模式设定电路50将模式设定信号MOD2.5设定为L电平。在此状态下，“与”电路52的输出信号被固定在L电平，所以恒流源950及基准电压产生电路952在深度功率降低模式时也工作。由此，使根据来自外部的命令CMD来生成断电信号PCUT的控制电路904在深度功率降低模式时也工作。
在外围电源电路956中，将模式设定信号MOD2.5提供给备用电源电路956b。即，在模式设定信号MOD2.5为H电平、外部电源电压EXVDD被用作外围电源电压Vddp的情况下，在备用电源电路956b中，直接连接外部电源节点和外围电源线。在此情况下，在激活电源电路956a中，其基准电压Vrefp被设定为与外部电源电压EXVDD的电压电平对应的电压电平，在激活周期时以大的电流驱动力，从外部电源节点向外围电源线供给电流。
在向该基准电压产生电路952也提供模式设定信号MOD2.5、外部电源电压EXVDD被用作外围电源电压的情况下，也可以将外部电源电压EXVDD用作基准电压Vrefp。
此外，在外围电源电路956的激活电源电路956a中，也可以根据模式设定信号MOD2.5，选择性地配置连接外围电源线和外部电源节点的开关晶体管。
图12是图11所示的模式设定电路50的结构示例图。在图12中，模式设定电路50包含：高电阻的电流驱动元件50b，被连接在焊盘50a上耦合的决定ND0和接地节点之间；“非”门50d，将节点ND10的电压的逻辑电平反转并输出；“非”门50e，将“非”门50d的输出信号反转来生成模式设定信号MOD2.5；以及N沟道MOS晶体管50c，在“非”门50d的输出信号为H电平时导通，在导通时，将节点ND10保持在接地电压电平。
在外部电源电压EXVDD例如为2.5V、该外部电源电压EXVDD被用作外围电源电压Vddp的情况下，焊盘50a经焊线被连接在接受外部电源电压的电压端子上。在此情况下，电流驱动元件50b是高电阻的元件，其下拉元件的作用，所以节点ND10在接通电源后被设定为外部电源电压EXVDD电平。因此，“非”门50d的输出信号变为L电平，相应地，来自“非”门50e的模式设定信号MOD2.5被设定为外部电源电压EXVDD电平。在此状态下，MOS晶体管50c用栅极接受来自“非”门50d的L电平的信号，处于截止状态。
另一方面，在外部电源电压EXVDD例如为3.3V、将外部电源电压降压来生成外围电源电压Vddp的情况下，对该焊盘50a不进行焊接。在此情况下，电流驱动元件50b防止节点ND10的电压电平的上浮，接着，“非”门50d根据该节点ND10的电压电平来输出H电平的信号，将MOS晶体管50c驱动到导通状态。因此，通过该“非”门50d和MOS晶体管50c，节点ND10被保持在接地电压电平。“非”门50e将该“非”门50d的输出信号反转，来生成H电平的模式设定信号MOD2.5。
即，在外部电源电压EXVDD为3.3V、将该外部电源电压EXVDD降压来生成外围电源电压Vddp的情况下，模式设定信号MOD2.5被设定为L电平。另一方面，在外部电源电压EXVDD为2.5V、该外部电源电压EXVDD被用作外围电源电压Vddp的情况下，模式设定信号MOD2.5被设定为H电平。
在图12中，通过对焊盘50a选择性地形成焊线来生成模式设定信号MOD2.5。然而，该模式设定信号MOD2.5也可以通过金属掩膜配线被设定为外部电源电压EXVDD电平或接地电压电平。
此外，也可以使用可用激光等能量线来熔断的链接元件。在使用该链接元件的情况下，在电源节点和节点ND10之间连接链接元件。此外，与MOS晶体管50c并联地配置有用栅极来接受复位信号的N沟道MOS晶体管。该复位信号在接通电源时或系统复位时被激活。如果链接元件被熔断，则节点ND10被保持在L电平，模式设定信号MOD2.5变为L电平。在链接元件为非熔断状态时，节点ND10由链接元件保持在H电平，模式设定信号MOD2.5被设定为H电平。
图13是图11所示的备用电源电路956b的结构示例图。在图13中，备用电源电路956b包含：N沟道MOS晶体管67，被连接在比较电路965的内部电源节点和接地节点之间，而且用其栅极来经“非”门68来接受模式设定信号MOD2.5；P沟道MOS晶体管69，被连接在外部电源节点和比较电路965的输出节点之间，而且用其栅极来接受“非”门68的输出信号；以及P沟道MOS晶体管966，被连接在外部电源节点和外围电源线969之间，而且用其栅极来接受比较电路965的输出信号。“非”门68接受外部电源电压EXVDD作为工作电源电压。
在模式设定信号MOD2.5为H电平、表示外部电源电压EXVDD为2.5V的情况下，MOS晶体管67变为截止状态，MOS晶体管69变为导通状态，比较电路965的输出节点、即电流驱动用MOS晶体管966的栅极被设定为外部电源电压EXVDD电平。因此，MOS晶体管966始终被设定为截止状态。此外，MOS晶体管67为截止状态，比较电路965被维持在去活状态。在外部电源电压EXVDD为2.5V时，外围电源线969经金属配线70被连接在外部电源节点上。
另一方面，在模式设定信号MOD2.5被设定为L电平、表示外部电源电压EXVDD为3.3V的情况下，MOS晶体管67变为导通状态，MOS晶体管69变为截止状态。因此，在该电源电压模式中，不形成金属配线70，比较电路965根据外围电源电压Vddp和基准电压Vrefp来调整MOS晶体管966的栅极电压。
通过金属配线70来进行外部电源节点和外围电源线的连接。该金属配线70在切片工序中按照所用外部电源电压的电压电平通过掩膜配线来形成。然而，也可以在外部电源节点和外围电源线969之间，配置用栅极来接受模式设定信号MOD2.5的反转信号的P沟道MOS晶体管。
在外围电源电路956中，激活电源电路956a与模式设定信号MOD2.5独立地，根据外围电源电压Vddp和基准电压Vrefp从外部电源节点向外围电源线969供给电流。这是为了在形成金属配线70的情况下也防止由于其配线电阻而使在激活周期时外围电源线960的电源电压降低。然而，在使该金属配线70的线宽足够宽、使配线电阻足够小、在激活周期时也能够供给足够的电流的情况下，在该外围电源电路956中，在模式设定信号MOD2.5被设定为H电平、表示外部电源电压EXVDD为2.5V的情况下，激活电源电路也可以被设定为不能工作状态。
在外围电源电路956中激活电源电路956a不依赖于电源电压电平、而是根据外围电源线的电压和基准电压Vrefp的关系向外围电源线供给电流的情况下，在按照外部电源电压EXVDD的电压电平来变更外围电源电压的电压电平的情况下，基准电压Vrefp根据模式设定信号MOD2.5来变更其电压电平。
如上所述，根据本发明实施例6，根据外部电源电压是否被用作外围电源电压来选择性地在深度功率降低模式时将与外围电源电压关联的电路部分维持在激活状态，在外部电源电压被用作外围电源电压的情况下及将外部电源电压降压来生成外围电源电压的情况下，都在接通外部电源电压时根据外部电源电压来生成外围电源电压。因此，即使断电使能信号PCUTe的电压电平由于电平变换电路960的不稳定状态而上升，断电信号也由接受该外围电源电压Vddp的控制电路可靠地设定为L电平，断电使能信号PCUTe被设定为L电平，所以能够可靠地防止内部电压产生的死锁，可靠地生成内部电压。
[实施例7]
图14是本发明实施例7的内部电压产生电路的结构示意图。在图14中，内部电压产生电路包含：N沟道MOS晶体管75，响应断电使能信号PCUTe将基准电压产生电路953输出的基准电压Vrefs设定为接地电压电平；以及稳定检测电路80，根据该基准电压产生电路953生成的参考电压Vref0和基准电压Vrefs来检测基准电压Vref是否已稳定。
在断电使能信号PCUTe为H电平的深度功率降低模式期间，该稳定检测电路80将其输出信号SLIVE固定在H电平。在断电使能信号PCUTe为L电平时，该稳定检测电路80根据基准电压Vrefs和参考电压Vref0的电压关系来生成单稳态的脉冲信号。
该稳定检测电路80的输出信号被提供给基准电压产生电路951-953，在该信号SLIVE激活期间增大这些基准电压产生电路951-953中包含的模拟缓冲器的电流驱动能力，快速地提升基准电压Vrefs、Vrefp、及Vrefd。
恒流源950在深度功率降低模式中也工作，供给恒流。这是因为，控制电路904消耗外围电源电压Vddp，需要根据来自外部的命令CMD来去活断电信号PCUT。
在接通外部电源电压EXVDD时，能够根据稳定检测电路80的输出信号SLIVE，来增大用于产生基准电压的模拟缓冲器的电流驱动力，快速地提升基准电压Vrefd、Vfefp及Vrefs。
此外，在解除深度功率降低模式时，即使生成了外围电源电压Vddp，也能够根据该稳定检测电路80的输出信号SLIVE，来快速地提升其余的基准电压Vrefd及Vrefs的电压电平。在此情况下，外围电源电压Vddp在功率降低模式时被产生，在解除该深度功率降低模式时基准电压产生电路952中的模拟缓冲器的工作电流增大。然而，在产生该外围电源电压用的基准电压Vrefp的基准电压产生电路952中，能够在接通外部电源电压时及解除深度功率降低模式时用同一控制电路来增大模拟缓冲器的工作电流，降低该控制电路的规模。
该图14所示的内部电压产生电路的其他结构与图11所示的先前的实施例相同，对对应的部分附以同一标号，省略其详细说明。
图15是图14所示的基准电压产生电路951及953的结构图。这些基准电压产生电路951及953具有同一结构，所以在图15中，用基准电压产生电路100来代表性地示出这些基准电压产生电路951及953。
在图15中，基准电压产生电路100包含：参考电压生成电路102，根据来自恒流源950的恒流(偏压VBIAS)来生成参考电压Vref0；以及模拟缓冲器104，对参考电压生成电路102的输出信号进行缓冲处理来生成基准电压Vref。
参考电压产生电路102包含：恒流源102a，被连接在外部电源节点和节点ND20之间；以及MOS晶体管102b及电阻元件102c，被串联连接在节点ND20和接地节点之间。在MOS晶体管102b不导通时，电阻元件102c与节点ND20分离。
恒流源102a包含根据来自恒流源的恒流来供给恒定大小的恒流的P沟道MOS晶体管。在图15中示出，该恒流源晶体管根据来自恒流源950的偏压VBIAS来调整驱动电流。该恒流源102a的结构是任意的，只要是供给与恒流源950供给的恒流对应的电流的结构即可。
MOS晶体管102b用其栅极来接受断电使能信号PCUTe。参考电压Vref0由恒流电路102a供给的恒流和电阻元件102c的电阻值来决定。为了降低消耗电流，使该恒流电路102a的驱动电流小，并且使电阻元件102c的电阻值足够大。因此，节点ND20为高电阻状态，该参考电压产生电路102的电流驱动力小。
模拟缓冲器104包含：P沟道MOS晶体管104a，被连接在外部电源节点和节点ND21之间，而且用其栅极来接受断电使能信号PCUTe；P沟道MOS晶体管104b，被连接在节点ND21和节点ND22之间，而且其栅极被连接在节点ND22上；P沟道MOS晶体管104c，被连接在节点ND21和节点ND23之间，而且其栅极被连接在节点ND22上；N沟道MOS晶体管104d，被连接在节点ND22和节点ND24之间，而且用其栅极来接受参考电压Vref0；N沟道MOS晶体管104e，被连接在节点ND23和节点ND24之间，而且其栅极被连接在节点ND23上；恒流源104f，被连接在节点ND24和接地节点之间；以及N沟道MOS晶体管104g，被连接在节点ND24和接地节点之间，而且用其栅极经“非”门103来接受信号SLIVE。从MOS晶体管104g的栅极及漏极节点(节点ND23)生成基准电压Vref。
在断电使能信号PCUTe为H电平时，该图15所示的模拟缓冲器104的电流路径被切断，其输出的基准电压Vref变为接地电压电平。另一方面，在断电使能信号PCUTe为L电平时，MOS晶体管104a变为导通状态，生成与参考电压Vref0对应的基准电压Vref。
信号SLIVE在激活时为L电平，通过“非”门103，在该信号SLIVE为激活状态时，MOS晶体管104g变为导通状态，该模拟缓冲器104的驱动电流增大，基准电压Vref快速地上升到规定电压电平。
此外，在断电使能信号PCUTe为H电平时，在参考电压产生电路102中，MOS晶体管102b变为导通状态，节点ND20被驱动到外部电源电压EXVDD电平。这是因为，在恒流源950始终工作的情况下，来自恒流源102a的电流的放电路径被切断。此外，即使在恒流源950的恒流产生工作被停止的情况下，在此情况下，偏压VBIAS也变为接地电压电平，MOS晶体管102a变为导通状态，同样，节点ND20被设定为外部电源电压EXVDD电平。
图16是图14所示的稳定检测电路80的结构图。在图16中，稳定检测电路80包含：“非”门80a，将参考电压Vref0作为工作电源电压，而且将基准电压Vrefs作为输入信号；锁存电路80b，根据“非”门80a的输入输出信号来设定其锁存信号的电压电平；“非”门80c，将锁存电路80b的锁存节点ND31的信号反转来生成信号SLIVE；以及门电路80d，接受“非”门80c的输出信号SLIVE0和断电使能信号PCUTe来生成检测信号SLIVE。
“非”门电路80a包含：P沟道MOS晶体管PQ10，根据基准电压Vrefs将参考电压Vrefs0传递到节点ND30；以及N沟道MOS晶体管NQ10，根据基准电压Vrefs将节点ND30放电到接地电压电平。该“非”门80a根据参考电压Vrefs0，在基准电压Vrefs0的电压电平上升时，将节点ND30放电到接地电压电平。
在深度功率降低模式时，基准电压Vrefs0由图14所示的MOS晶体管75保持在接地电压电平。另一方面，该参考电压Vrefs如图15所示，在参考电压产生电路102中，由MOS晶体管102b设定为外部电源电压EXVDD电平。因此，在该深度功率降低模式时，节点ND30被保持在外部电源电压EXVDD电平。另一方面，在解除深度功率降低模式时，基准电压Vrefs的电压电平上升，参考电压Vrefs0的电压电平降低到规定电压电平，节点ND30通过MOS晶体管NQ10被放电。因此，通过该“非”门80a，在解除深度功率降低模式时，在基准电压Vrefs到达规定电压电平时，节点ND30的电压电平变化。
在接通外部电源电压时，也首先是参考电压Vrefs0稳定，接着模拟缓冲器104使基准电压Vrefs稳定。因此，节点ND30的电压电平在接通电源之后立即首先根据参考电压Vrefs0变为H电平，在基准电压Vrefs稳定时，变为L电平。
锁存电路80b包含：N沟道MOS晶体管NQ11，被连接在节点ND31和接地节点之间，而且其栅极被连接在节点ND30上；N沟道MOS晶体管NQ14，被连接在节点ND32和接地节点之间，而且用其栅极来接受基准电压Vrefs；P沟道MOS晶体管PQ11，被连接在外部电源节点和节点ND31之间，而且其栅极被连接在节点ND32上；P沟道MOS晶体管PQ12，被连接在外部电源节点和节点ND32之间，而且其栅极被连接在节点ND31上；N沟道MOS晶体管NQ12，被连接在节点ND31和接地节点之间，而且其栅极被连接在节点ND32上；以及N沟道MOS晶体管NQ13，被连接在节点ND32和接地节点之间，而且其栅极被连接在节点ND31上。
MOS晶体管PQ11及PQ12将节点ND31及ND32中的高电位的节点上拉到外部电源电压EXVDD电平。另一方面，MOS晶体管NQ12及NQ13将节点ND31及ND32的低电位的节点下拉到接地电压电平。节点ND31及ND32由接受“非”门80a的输出信号及输入信号的MOS晶体管NQ11及NQ14来设定其电压电平。
在解除深度功率降低模式时，在节点ND30为H电平时，节点ND31为接地电压电平，节点ND32为外部电源电压EXVDD电平。在解除深度功率降低模式时或接通电源后，在基准电压Vrefs根据参考电压Vrefs0而稳定时，“非”门80a的输出信号变为L电平，节点ND32变为接地电压电平，节点ND31变为外部电源电压EXVDD电平。因此，该锁存电路80b根据“非”门80a的输出信号来改变其锁存状态，从而能够根据基准电压Vrefs是否已稳定来改变“非”门80c的输出信号SLIVE0。
在基准电压Vrefs稳定时，“非”门80c的输出信号SLIVE0变为H电平。这里，“非”门80c接受外部电源电压作为工作电源电压，信号SLIVE0变为外部电源电压电平的H电平。
在断电使能信号PCUTe为H电平时，门电路80d将其输出信号SLIVE固定在H电平。因此，如图15所示，在模拟缓冲器104中，电流源的MOS晶体管104g维持截止状态。另一方面，在断电使能信号PCUTe变为L电平时，该门电路80d作为缓冲电路来工作。在基准电压Vrefs稳定之前，“非”门80c的输出信号SLIVE0为L电平，该门电路80d的输出信号SLIVE维持L电平。在基准电压Vrefs稳定时，“非”门80c的输出信号SLIVE0变为H电平，门电路80d的输出信号SLIVE再次变为H电平。
这里，门电路80d接受外部电源电压EXVDD变为工作电源电压，在深度功率降低模式中，也根据断电使能信号PCUTe将其输出信号SLIVE保持在H电平。
图17是图16所示的稳定检测电路80的工作的信号波形图。以下，参照图17，来说明图16所示的稳定检测电路的工作。
在普通工作模式时，断电使能信号PCUTe为L电平。在此状态下，参考电压Vrefs例如被保持在2.0V的规定的电压电平，并且基准电压Vrefs也处于与参考电压Vresf0相同的电压电平。在此状态下，“非”门80a的输出节点ND30为接地电压电平，MOS晶体管NQ14为导通状态，MOS晶体管NQ11为截止状态，节点ND32被维持在接地电压电平。因此，在此状态下，“非”门80c的输出信号SLIVE0为H电平，相应地，门电路80d的输出信号SLIVE也为H电平。
在设定了深度功率降低模式(DPD)、断电使能信号PCUTe上升到H电平时，如图17所示，参考电压Vrefs0的电压电平上升到外部电源电压EXVDD电平。另一方面，基准电压Vrefs由图15所示的MOS晶体管75固定在接地电压电平。MOS晶体管104a为截止状态，模拟缓冲器104的电流路径被切断，变为去活状态。
在基准电压Vrefs变为L电平时，在图16中，“非”门80a的节点ND30的电压电平变为外部电源电压EXVDD电平。随着该节点ND30的电压电平上升，MOS晶体管NQ11变为导通状态，节点ND31被放电到接地电压电平。在该节点ND31被驱动到接地电压电平时，在锁存电路80b中，MOS晶体管PQ12变为导通状态，节点ND32的电压电平被上拉到外部电源电压EXVDD电平。
此外，通过该节点ND32的上拉工作，节点ND31由MOS晶体管NQ12下拉到接地电压电平。在节点ND32由MOS晶体管PQ11及PQ12驱动到外部电源电压EXVDD电平时，“非”门80c的输出信号SLIVE0变为L电平。另一方面，断电使能信号PCUTe处于H电平，门电路80d的输出信号维持H电平。在深度功率降低模式期间，维持该状态。
在给出解除深度功率降低模式的深度功率降低模式退出命令时，断电使能信号PCUTe变为L电平。此时，“非”门80c的输出信号SLIVE0为L电平，门电路80d的输出信号SLIVE下降到L电平。在该检测信号SLIVE下降到L电平时，在模拟缓冲器104(参照图15)中，MOS晶体管104g变为导通状态，该模拟缓冲器104的工作电流被增大，根据参考电压Vref0来生成基准电压Vref(Vrefs，Vrefd)。
在参考电压产生电路102中，断电使能信号PCUTe为L电平，MOS晶体管102b变为导通状态，来自节点ND20的参考电压Vref0(Vrefs0)快速地到达通常的电压电平(因为恒流源正在工作)。在该参考电压Vrefs0到达规定电压电平时，根据该参考电压Vref0来生成基准电压Vref。此时，图14所示的MOS晶体管75已经为截止状态，通过模拟缓冲器104，基准电压Vrefs(Vref)的电压电平上升。随着该基准电压Vrefs的电压电平上升，MOS晶体管NQ10的电导增大，MOS晶体管PQ10的电导降低。在该基准电压Vrefs超过图16所示的MOS晶体管NQ10的阈值电压时，MOS晶体管NQ10变为导通状态，使节点ND30的电压电平降低。
在锁存电路80b中，MOS晶体管NQ14的电导增加，使节点ND32的电压电平降低。在基准电压Vrefs变为规定电压电平以上时，MOS晶体管NQ14的电导变为大于MOS晶体管NQ11的电导，节点ND32被驱动到接地电压电平，锁存电路80b的锁存状态反转。在该锁存电路80b的锁存状态反转时，节点ND32变为接地电压电平，节点ND31变为外部电源电压EXVDD电平。相应地，“非”门80c的输出信号SLIVE0变为H电平，相应地，门电路80d的输出信号SLIVE上升到H电平。由此，在模拟缓冲器104中，MOS晶体管104g变为截止状态，模拟缓冲器104的驱动电流量被降低。此时，基准电压Vrefs的电压电平充分上升，能够快速地将模拟缓冲器的输出信号驱动到规定电压电平。
在接通外部电源电压EXVDD时，除了参考电压Vrefs从接地电位电平上升到规定的电压电平(例如2.0V)这一点之外，在稳定检测电路80中进行与图17所示的退出深度功率降低模式(DPD退出模式)时的工作同样的工作。由此，在接通外部电源电压时，也能够将基准电压Vrefs、Vrefd及Vrefp快速地驱动到稳定状态。
在上述稳定检测电路的结构中，用用于阵列电源电压的基准电压Vrefs和参考电压Vrefs0来检测基准电压的稳定。然而，作为用于该稳定检测的基准电压，也可以使用其他电压。例如，也可以使用基准电压Vrefd。在深度功率降低模式时为了接受命令，也需要使控制电路工作，外围电源电压用的基准电压Vrefp在该深度功率降低模式时也被维持在规定电压电平，所以不被用于该稳定检测。
如上所述，根据本发明实施例7，根据规定的基准电压和对应的参考电压的电压关系来判定基准电压是否已稳定，根据其判定结果来调整生成基准电压的模拟缓冲器的工作电流，在接通外部电源电压时及退出深度功率降低模式时能够快速地将基准电压驱动到规定电压电平，相应地能够将内部电压快速地驱动到规定的稳定状态。
[实施例8]
图18是本发明实施例8的稳定检测电路80的结构图。在该图18所示的稳定检测电路80的结构中，与用栅极来接受“非”门80a的输出信号的MOS晶体管NQ11串联地设有经“非”门80e来接受断电使能信号PCUTe的N沟道MOS晶体管NQ15。该图18所示的稳定检测电路80的其他结构与图16所示的电路的结构相同，对对应的部分附以同一标号，省略其详细说明。
在该图18所示的稳定检测电路80的结构中，在普通工作模式时，断电使能信号PCUTe为L电平，“非”门80e的输出信号变为H电平，MOS晶体管NQ15变为导通状态。参考电压Vrefs0及基准电压Vrefs都处于规定的电压电平，节点ND30被保持在接地电压电平。因此，MOS晶体管NQ11为截止状态，MOS晶体管NQ14为导通状态，该锁存电路80b将节点ND32锁存到L电平，将节点ND31锁存到H电平。
在设定了深度功率降低模式时，断电使能信号PCUTe变为H电平，相应地，“非”门80e的输出信号变为L电平。在该深度功率降低模式时，基准电压Vrefs变为接地电压电平的L电平，节点ND30变为参考电压Vrefs0的电压电平。在此状态下，即使MOS晶体管NQ11变为导通状态，MOS晶体管NQ15也为截止状态，如图19的信号波形图所示，锁存电路30b维持该断电使能信号PCUTe上升到H电平之前的状态。
在深度功率降低模式时，MOS晶体管NQ14及NQ15都变为截止状态，该MOS晶体管PQ11、PQ12、NQ12及NQ13分别处于锁存状态，不产生贯通电流。因此，能够降低该深度功率降低模式时锁存电路80b中的贯通电流，能够进一步降低深度功率降低模式时的消耗电流。
在解除深度功率降低模式时，断电使能信号PCUTe变为L电平，MOS晶体管NQ15变为导通状态。在此状态下，基准电压Vrefs为接地电压电平，并且参考电压Vrefs0为规定的电压电平(例如2.0V)，锁存电路80b的锁存状态反转，节点ND32的电压电平变为外部电源电压EXVDD电平，相应地，“非”门80c的输出信号SLIVE0变为L电平。相应地，来自门电路80d的检测信号SLIVE变为L电平。
因此，如该图18所示，通过在锁存电路内与在深度功率降低模式时变为导通状态的MOS晶体管串联地设置根据断电使能信号来变为截止状态的MOS晶体管，能够降低深度功率降低模式时的锁存电路的贯通电流，能够降低消耗电流。
[实施例9]
图20是本发明实施例9的稳定检测电路80的结构图。在图20中，在节点ND32和接地节点之间，设有N沟道MOS晶体管NQ16及NQ17。这些MOS晶体管NQ16及NQ17在导通时形成与MOS晶体管NQ14并联的放电路径。图20所示的稳定检测电路的其他结构与图18所示的稳定检测电路的结构相同，对对应的部分附以同一标号，省略其详细说明。
向MOS晶体管NQ16的栅极提供基准电压Vrefs，向MOS晶体管NQ17的栅极提供指定外部电源电压EXVDD的电压电平的模式设定信号/MOD2.5。该模式设定信号/MOD2.5是与图12所示的电路生成的模式设定信号MOD2.5互补的信号。即，在外部电源电压EXVDD被设定为2.5V的情况下，该模式设定信号/MOD2.5被设定为L电平，而在外部电源电压EXVDD被设定为3.3V的情况下，模式设定信号/MOD2.5被设定为H电平。
在基准电压Vrefs的电压电平从接地电压电平上升时，节点ND32的深度功率降低模式时的H电平被放电到接地电压电平。在该节点ND32的电压电平超过“非”门80c的输入逻辑阈值而降低时，“非”门80c的输出信号SLIVE0变为H电平。因此，该“非”门80c的输出信号SLIVE0上升到H电平的时间依赖于外部电源电压EXVDD。因此，在外部电源电压EXVDD为2.5V时，将模式设定信号/MOD2.5设定为L电平，使MOS晶体管NQ17变为截止状态。节点ND32只通过MOS晶体管NQ14被放电。
另一方面，在外部电源电压EXVDD例如为3.3V的情况下，将模式设定信号/MOD2.5设定为H电平，通过MOS晶体管NQ14及NQ16对该节点ND32进行放电。由此，即使外部电源电压EXVDD例如为3.3V的高的电压电平，也能够快速地对节点ND32进行放电，能够生成脉冲宽度大致相同的检测信号SLIVE，而不依赖于电源电压EXVDD的电压电平。其结果是，能够按照基准电压Vrefs的电压电平在规定期间激活检测信号SLIVE，而不依赖于外部电源电压EXVDD的电压电平。
如上所述，根据本发明实施例9，在检测基准电压是否已到达规定电压电平的检测电路中，按照外部电源电压的电压电平来变更锁存节点的放电晶体管的尺寸(沟道长度和沟道宽度之比)，能够生成具有大致相同的激活期间的检测信号SLIVE，而不依赖于外部电源电压的电压电平。
在图20所示的结构中，在外部电源电压EXVDD为2.5V时和外部电源电压EXVDD为3.3V时，节点ND32的驱动晶体管的尺寸被设定为1比2。然而，其驱动力之比也可以不是被设定为1比2的整数比，而是被设定为例如1比1.5。例如，用2个单位晶体管来构成MOS晶体管NQ14，用1个单位晶体管来构成MOS晶体管NQ16。由此，能够实现驱动力之比2比3。
如上所述，根据本发明实施例9，按照外部电源电压的电压电平来变更生成稳定检测信号的锁存电路的锁存节点的驱动力，能够生成规定的时间宽度的检测信号，在规定的期间，增大产生基准电压的模拟缓冲器的工作电流，而不依赖于外部电源电压的电压电平。
在上述实施例1至9中，说明了用于稳定地产生半导体存储器的内部电源电压的结构，只要半导体存储器具有由外部电源电压来生成多种内部电压、而且在特定工作模式时停止生成规定的内部电压的工作模式，则都能够应用本发明。
如上所述，根据本发明，在具有深度功率降低模式的半导体装置中，在内部电压上升时能够可靠而且快速地产生内部电压。

Claims (15)

1、一种半导体装置，包括：
控制电路，接受第1电源电压作为工作电源电压，根据工作模式指示来生成第1电源控制信号；
电平变换电路，用于将上述第1电源控制信号变换为振幅为第2电源电压电平的电源控制信号并输出；
初始化电路，用于在接通上述第2电源电压时将上述电平变换电路的输出信号设定为规定的电压电平；及
电源电路，根据上述第2电源控制信号被选择性地激活，在激活时，由上述第2电源电压来生成上述第1电源电压。
2、如权利要求1所述的半导体装置，其中，
上述电平变换电路具有生成互补信号的第1及第2输出节点；
上述初始化电路包括下述中的至少一个：第1电容元件，被连接在上述电平变换电路的上述第1输出节点和供给上述第2电源电压的电源节点之间；以及第2电容元件，被连接在上述第2输出节点和供给极性与上述第2电源电压不同的电压的参考节点之间。
3、如权利要求1所述的半导体装置，其中，上述电平变换电路包括：电平变换电路，接受上述第2电源电压作为工作电源电压，将上述第1电源控制信号变换为振幅为上述第2电源电压电平的第1电源控制信号；以及锁存电路，接受上述第2电源电压作为工作电源电压，锁存并传送上述电源控制信号来生成上述第2电源控制信号。
4、如权利要求1所述的半导体装置，其中，上述初始化电路包括：
电源接通检测电路，检测上述第2电源电压的接通；以及
逻辑电路，接受上述电源接通检测电路的输出信号和上述电平变换电路的输出信号来生成上述第2电源控制信号。
5、一种半导体装置，包括：
内部电压产生电路，接受第1电源电压，由上述第1电源电压来生成第2电源电压；
内部电路，接受上述第2电源电压作为工作电源电压，根据来自外部的工作模式指示来生成内部工作控制信号；
电平变换电路，将来自上述内部电路的规定的内部工作控制信号的振幅变换为上述第1电源电压电平的振幅来生成特定工作控制信号；
逻辑电路，接受上述第1电源电压作为工作电源电压，对上述特定工作控制信号实施逻辑处理来生成缓冲控制信号；及
开关电路，根据上述逻辑电路输出的缓冲控制信号，将传递上述第2电源电压的电源线耦合到供给上述第1电源电压的电源节点上。
6、如权利要求5所述的半导体装置，其中，上述内部电压产生电路包括：
基准电压产生电路，响应上述特定工作控制信号被选择性地激活，在激活时，由上述第1电源电压来生成规定的电压电平的基准电压；以及
内部电源电路，比较上述基准电压和上述第2电源电压，根据该比较结果使电流流过供给上述第1电源电压的电源节点和传递上述第2电源电压的电源线之间。
7、一种半导体装置，包括：
第1内部电源电路，由第1电源电压来生成第2电源电压；
第1内部电路，接受上述第2电源电压作为工作电源电压，根据被提供的工作模式指示信号来生成工作控制信号；
电平变换电路，接受上述第1电源电压作为工作电源电压，将来自上述第1内部电路的特定的工作控制信号变换为振幅为上述第1电源电压电平的信号；及
内部电压产生电路，根据上述电平变换电路的输出信号被选择性地激活，在激活时，由上述第1电源电压来生成与上述第2电源电压不同的内部电压；上述第1内部电源电路与上述电平变换电路的输出信号独立地进行工作。
8、如权利要求7所述的半导体装置，其中，上述第1内部电源电路至少在上述半导体装置的备用状态下工作，由上述第1电源电压来生成上述第2电源电压。
9、如权利要求8所述的半导体装置，其中，上述第1内部电源电路包括：
恒流源，根据上述电平变换电路的输出信号被选择性地激活，在激活时，生成恒定的电流；
电流/电压变换电路，将上述恒流源生成的恒流变换为电压来生成基准电压；
开关电路，根据上述电平变换电路的输出信号被与上述恒流源互补地激活，在激活时，向上述电流/电压变换电路的输出节点供给上述第1电源电压；以及
内部电源电路，比较上述电流/电压变换电路的输出节点的电压和传递上述第2电源电压的电源线的电压，根据该比较结果使电流流过上述电源线和供给上述第1电源电压的电源节点之间。
10、一种半导体装置，包括：
内部控制电路，接受内部电源线的电压作为工作电源电压，根据工作模式指示信号来生成内部工作控制信号；
电平变换电路，将来自上述内部控制电路的特定的工作指示信号变换为振幅为上述第1电源电压电平的信号；
模式控制电路，根据上述电平变换电路的输出信号和指定第1及第2模式之一的模式指示信号来生成有效工作控制信号；及
内部电源电路，响应来自上述模式控制电路的有效工作控制信号被选择性地激活，在激活时，在上述第1模式时，由上述第1电源电压来生成第2电源电压，而在上述第2模式时，在上述内部电源线上生成与上述第1电源电压对应的电压。
11、如权利要求10所述的半导体装置，其中，上述模式控制电路
在上述模式指示信号指定第1模式时，根据上述电平变换电路的输出信号来选择性地激活上述有效工作控制信号，而在上述模式指示信号指定上述第2模式时，将上述有效工作控制信号设定为使上述内部电源电路始终为激活状态的逻辑电平。
12、一种半导体装置，包括：
第1参考电压产生电路，响应工作模式指示信号被选择性地激活，在激活时，由第1电源电压来生成第1参考电压；
第1基准电压产生电路，接受上述第1电源电压作为工作电源电压，根据上述第1参考电压来生成电压电平与上述第1参考电压对应的第1基准电压；
第2参考电压产生电路，响应上述工作模式指示信号被选择性地激活，在激活时，由上述第1电源电压来生成第2参考电压；
第2基准电压产生电路，接受上述第1电源电压作为工作电源电压，根据上述第2参考电压来生成电压电平与上述第2参考电压对应的第2基准电压；
基准电压电平检测电路，根据上述第1参考电压和上述第1基准电压的电压关系来检测上述第1基准电压是否已到达规定的电压电平；
电源控制电路，根据上述基准电压电平检测电路的输出信号和工作模式指示信号来生成电源控制信号；
第1辅助电路，被配置在上述第1基准电压产生电路上，响应上述电源控制信号，来增大上述第1基准电压产生电路的电流驱动力；
第2辅助电路，被配置在上述第2基准电压产生电路上，响应上述电源控制信号，来增大上述第2基准电压产生电路的电流驱动力；及
电压固定电路，响应上述工作模式指示信号，将上述第1基准电压产生电路的输出节点固定在固定电压电平。
13、如权利要求12所述的半导体装置，其中，上述基准电压电平检测电路包括：
“非”门电路，接受上述第1参考电压作为工作电源电压，而且接受上述第1基准电压作为输入信号；
锁存电路，具有锁存节点，上述锁存节点的信号的逻辑电平根据上述“非”门电路的输入输出信号来变化；以及
缓冲电路，对上述锁存电路的输出信号进行缓冲处理并输出。
14、如权利要求12所述的半导体装置，其中，上述基准电压电平检测电路包括：锁存电路，响应上述工作模式指示信号，来保持上述基准电压电平检测电路的输出信号。
15、如权利要求12所述的半导体装置，其中，上述基准电压电平检测电路包括：
“非”门电路，接受上述第1参考电压作为工作电源电压，接受上述第1基准电压作为输入信号；
锁存电路，接受上述第1电源电压作为工作电源电压，在第1及第2锁存节点上生成互补信号；
第1电压设定元件，根据上述“非”门电路的输出信号，将上述第1锁存节点驱动到第1电压电平；
第2电压设定元件，根据上述第1基准电压将上述锁存电路的上述第2锁存节点的电压驱动到上述第1电压电平；以及
缓冲电路，对上述锁存电路的输出信号进行缓冲处理并输出。
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