CN110797061A - 存储器装置及其控制方法 - Google Patents

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Abstract

本发明提供一种存储器装置及其控制方法，包括一存储器阵列；一开关装置，设于一第一电压节点与一第二电压节点之间，且该第二电压节点耦接该存储器阵列；以及一控制器，输出一更新模式信号、一更新触发信号，以及一预启动信号。其中，该存储器装置回应该更新模式信号而进入一自更新模式；在该自更新模式下，该存储器装置回应该更新触发信号而对该存储器阵列进行自更新操作；在该自更新模式下，该控制器在输出该更新触发信号之前先输出该预启动信号，该开关装置回应该预启动信号而导通开启用以使该第二电压节点的电位向该第一电压节点的电位增加。

Description

存储器装置及其控制方法
技术领域
本发明有关于存储器装置，特别是有关于该存储器装置进入自更新模式的控制方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory:DRAM)于现今很常被使用在各种电子装置之中。DRAM属于易失性存储器(Volatile Memory)，换句话说，在失去电源的状态下，DRAM亦会失去其储存的状态。因为储存在DRAM内部的资料会因为内部漏电流的影响而逐渐衰退或无效，为维持其内部有效的资料，因此DRAM需要持续且周期性地去更新其内部的资料位。
DRAM在自更新模式下操作时，大部分的时间都处于闲置状态。图1为现有技术一存储器装置内漏电流路径示意图。如图1所示，存储器装置100包括由正电源VP以及负电源VN所供电的一解码器102，该解码器102透过一字元线104耦接至一晶体管110的栅极端，并且该晶体管110耦接于一字元线106及一储存单元电容108之间，而该储存单元电容108耦接于该晶体管110与一埋层平板电压(buried plate voltage)VPL之间。
因为该正电源VP的电压很高，即使存储器装置100没有执行操作，从该正电源VP流经解码器102而到该负电源VN的一漏电流路径112，使得漏电流仍会持续存在。一种省电的方法是将正电源VP的电压在存储器装置100进入自更新模式前预先降低，虽然上述方法可使得漏电流路径112上的该漏电流变小，但若该正电源VP无法在一等待时间tXSR内恢复到原本的电位，那么在该正电源VP尚未达到该存储器装置100的正常操作电压的情况下，就收到外部装置的指令而执行动作，会使得该存储器装置100产生错误。
发明内容
因为该漏电流源自于存储器装置100内部，为了减少该漏电流的问题，又不影响原本该存储器装置的操作，本发明提供了一种新的架构，利用一开关装置将该存储器阵列内部的正电源VP与该存储器阵列外部的正电源VP隔开并且降压，并利用一预先开启的机制来恢复该存储器阵列内部的正电源VP。
依据本发明一实施例的存储器装置，包括一存储器阵列；一开关装置，设于一第一电压节点与一第二电压节点之间，且该第二电压节点耦接该存储器阵列；以及一控制器，输出一更新模式信号、一更新触发信号，以及一预启动信号。其中，该存储器装置回应该更新模式信号而进入一自更新模式；在该自更新模式下，该存储器装置回应该更新触发信号而对该存储器阵列进行自更新操作；在该自更新模式下，在该存储器装置进行该自更新操作之后，该控制器在重新输出该更新触发信号之前先输出该预启动信号，该开关装置回应该预启动信号而导通开启用以使该第二电压节点的电位向该第一电压节点的电位增加。
依据本发明一实施例的存储器装置的控制方法，该存储器装置包括一存储器阵列，设于一第一电压节点与一第二电压节点之间的一开关装置，并且该第二电压节点耦接该存储器阵列，以及可输出一更新模式信号、一更新触发信号以及一预启动信号的一控制器，且该存储器装置回应该更新模式信号而进入一自更新模式；该控制方法包括：在该自更新模式下，在该存储器装置进行该自更新操作之后，该控制器重新输出该预启动信号而将该开关装置开启导通，使得该第二电压节点的电位向该第一电压节点的电位增加；之后，该控制器输出该更新触发信号使该存储器装置对该存储器阵列做自更新操作。
本发明的上述存储器装置及其控制方法可有效降低该漏电流(即图1所示的漏电流路径112)，而达到省电的目的。并且，为了确保如在时间区间A1开始进行的自更新操作能够正确完成，故控制器206在时间区间A1重新输出更新触发信号REFRI之前，先行输出预启动信号PRESR，将开关装置204开启，使得第二电压节点VPPA的电压能够迅速回升。
附图说明
图1为现有技术一存储器装置内漏电流路径示意图。
图2为本发明实施例的存储器装置示意图。
图3为本发明实施例图2的开关装置及逻辑装置的电路示意图。
图4为本发明实施例图2存储器装置的第二电压节点VPPA的电位与多个控制信号的时序图。
图5为本发明实施例图2存储器装置离开自更新模式后的第二电压节点VPPA的电位与多个控制信号的时序图。
图6为本发明实施例图2的存储器装置的控制流程图。
附图标号：
100～存储器装置
102～解码器
104～字元线
106～位线
108～储存单元电容
110～晶体管
112～漏电流路径
200～存储器装置
202～存储器阵列
204～开关装置
206～控制器
208～电压箝制器
210～去耦电容
212～电源电荷泵
214～逻辑装置
300～反相器
302～PMOS晶体管
304～与非门(NAND gate)
306～反相器
400～参考电压
402～额定电压
SRMOD～更新模式信号
SWEN～控制信号
REFRI～更新触发信号
PRESR～预启动信号
VDD1～电源电压
VN～负电源
VP～正电源
VPP～第一电压节点
VPPA～第二电压节点
VPL～埋层平板电压
具体实施方式
图2为本发明实施例的存储器装置示意图。如图2所示，存储器装置200包括一存储器阵列202、一开关装置204、一控制器206、一电压箝制器208、一去耦电容(decouplingcapacitor)210、一电源电荷泵(charge pump circuit)212，以及一逻辑装置214。存储器阵列202包括多个存储器单元，用以储存有效的位资料。存储器装置200更包括在图2中没有绘示的列解码器(column decoder)、行解码器(row decoder)，以及时序控制电路。其中，在该存储器装置200处于一自更新模式时，依据控制器206输出的一更新触发信号REFRI，该时序控制器、列解码器及行解码器会配合执行对该存储器阵列的自更新(self-refresh)动作。存储器阵列202亦可表示为存储器库(memory bank)的形式。开关装置204，设于一第一电压节点VPP与一第二电压节点VPPA之间，且该第二电压节点VPPA耦接存储器阵列202。该第二电压节点VPPA例如是透过提供电能给该列解码器及/或行解码器等，而与该存储器阵列耦接。
控制器206可输出一更新模式信号SRMOD、前述的更新触发信号REFRI，以及一预启动信号PRESR。其中，存储器装置200回应控制器206所输出的该更新模式信号SRMOD而进入前述自更新模式。在该自更新模式下，存储器装置200回应该更新触发信号REFRI而对存储器阵列202进行自更新操作。逻辑装置214依据控制器206所输出的该更新模式信号SRMOD以及该预启动信号PRESR，用以控制开关装置204。在该自更新模式下，逻辑装置214若未接到该预启动信号PRESR，则控制该开关装置214成为关闭(turn-off)状态。在该自更新模式下，在该控制器206输出更新触发信号REFRI且该存储器装置200进行该自更新操作之后，若控制器206要再重新输出该更新触发信号REFRI，则会先输出该预启动信号PRESR，使开关装置204回应该预启动信号PRESR而导通开启(turn-on)，用以使该第二电压节点VPPA的电位向该第一电压节点VPP的电位增加。当控制器206停止输出更新模式信号SRMOD使存储器装置200离开该自更新模式时，逻辑装置214控制开关装置204使其开启导通，使得存储器阵列202得以执行一般读写的动作。
电压箝制器208设于该第一电压节点VPP与该第二电压节点VPPA之间；在开关装置204关闭时，用以使得该第二电压节点VPPA的电位保持在一参考电压之上。去耦电容210耦接于该第一电压节点VPP与一接地之间，在开关装置204导通开启时，用以迅速恢复该第一电压节点VPP的电位。电源电荷泵212耦接于电源电压VDD1与该第一电压节点VPP之间，并在开关装置204导通开启时，用以将该第一电压节点VPP的电位拉升至一额定电压。
图3为本发明实施例图2的开关装置204及逻辑装置214的电路示意图。在本实施例中，如图3所示，开关装置204例如包括一反相器300及一PMOS晶体管302，其中PMOS晶体管302耦接于该第一电压节点VPP与该第二电压节点VPPA之间，且该PMOS晶体管302的栅极端与该反相器300的输出端相耦接，而该反相器300的输入端用以接收来自于逻辑装置214所输出的控制信号SWEN。在本实施例中，逻辑装置214例如包括一与非门304(NAND gate)以及一反相器306。其中，该与非门304的第一输入端与该反相器306的输出端相耦接，而该反相器306的输入端接收从控制器206而来的预启动信号PRESR；该与非门304的第二输入端接收从控制器206而来的更新模式信号SRMOD；该与非门304的输出端(即为逻辑装置214的输出端)与开关装置204相耦接，用以控制开关装置204的开启或关闭。
图4为本发明实施例图2存储器装置的第二电压节点VPPA的电位与多个控制信号的时序关系图。参照图4，在控制器206输出更新状态信号SRMOD之前，更新状态信号SRMOD具有低电平，由于预启动信号PRESR亦为低电平，依据上述图3逻辑装置214的逻辑电路，逻辑装置214会输出高电平的控制信号SWEN。该高电平的控制信号SWEN再经过开关装置204内的反相器300而变为低电平，使得PMOS晶体管302开启导通，亦即开关装置204开启导通。
在控制器206输出更新状态信号SRMOD之后，存储器装置200进入自更新模式。此时，由于更新状态信号SRMOD由低电平变为高电平，但预启动信号PRESR仍维持于原来的低电平，使得逻辑装置214所输出控制信号SWEN变为低电平，并使开关装置204关闭，而中断了第一电压节点VPP与第二电压节点VPPA的电耦接。接着，在自更新模式下，控制器206输出更新触发信号REFRI，使得存储器阵列202开始执行自更新操作(时间区间A)。在时间区间A之后，由于存储器阵列202内部的漏电流(即图1所示的漏电流路径112)，第二电压节点VPPA的电位会逐渐降低，直到电压箝制器208将第二电压节点VPPA的电位限制在一参考电压400为止(时间区间B、C)。
接着，在自更新模式下，控制器206输出预启动信号PRESR(成为高电平)，此时由于更新模式信号SRMOD已为高电平，故逻辑装置214内的与非门304所输出的控制信号SWEN变为高电平，而使开关装置204内的PMOS晶体管302开启导通。在此因为去耦电容210的电位与第一电压节点VPP的电位相等，致使第二电压节点VPPA的电位可增加至第一电压节点VPP的电位(时间区间D)。接着，电源电荷泵212侦测到第一电压节点VPP的电位仍未达到存储器装置200运作时的一额定电压402而启动，并将第一电压节点VPP与第二电压节点VPPA的电位拉升至该额定电压402(时间区间D～E之间)。
在第二电压节点VPPA的电位达到该额定电压402之后，在时间区间A1，当控制器206再输出更新触发信号REFRI时，同时停止输出预启动信号PRESR，由于预启动信号PRESR由高电平变成低电平，对应的控制信号SWEN也由高电平变成低电平，使得开关装置204关闭，并且存储器阵列202开始执行下一周期的自更新操作(时间区间A1)。由于上述存储器阵列202执行自更新操作时的时间区间B、C占了该自更新周期总时间的95％以上，亦即存储器阵列202处于闲置(idle)状态，因此本发明的上述存储器装置及其控制方法可有效降低该漏电流(即图1所示的漏电流路径112)，而达到省电的目的。并且，为了确保如在时间区间A1开始进行的自更新操作能够正确完成，故控制器206在时间区间A1重新输出更新触发信号REFRI之前，先行输出预启动信号PRESR，将开关装置204开启，使得第二电压节点VPPA的电压能够迅速回升。
图5为本发明实施例图2存储器装置离开自更新模式的第二电压节点VPPA的电位与多个控制信号的时序图。如图5所示，当记忆装置200需离开自更新模式而执行一般读写指令时，控制器206会先输出更新状态信号SRMOD(时间区间C转换为时间区间F)，使得存储器装置200离开自更新模式，而进入一般工作模式。此时，由于更新状态信号SRMOD变为低电平，使得逻辑装置214内的与非门304所输出的控制信号SWEN变为高电平，且开关装置204内的PMOS晶体管302导通。此时，因为去耦电容210的电位与第一电压节点VPP的电位相等，使得第二电压节点VPPA的电位可增加至第一电压节点VPP的电位(时间区间F的第1段斜率较大的斜线)。接着，电源电荷泵212侦测到第一电压节点VPP的电位仍未达到存储器装置200运作时的一额定电压402，而启动电荷泵功能，将第一电压节点VPP与第二电压节点VPPA的电位拉升至该额定电压402(时间区间F的第2段斜率较小的斜线及第3段水平线)。在第二电压节点VPPA的电位达到该额定电压402，亦即达到存储器装置200的工作电压之后，存储器阵列200接收控制器206所输出的指令信号CMD而开始执行读写的动作(时间区间G)。在时间区间F，由于必须等待第二电压节点VPPA的电位回升至该额定电压402，因此需在一等待时间tXSR之后，控制器206才可输出指令信号CMD，以避免存储器阵列202因工作电压过低而造成的错误。
图6为本发明实施例图2的存储器装置的控制流程图。存储器装置200在收到控制器206所输出一更新模式信号SRMOD之后，进入自更新模式，并且开关装置204关闭(S600)。步骤S600中断第一电压节点VPP与第二电压节点VPPA的电耦接，并且第二电压节点VPPA的电位因为存储器阵列202内部的漏电流而逐渐降低。在自更新模式下，在存储器阵列202进行自更新操作之后，控制器206重新输出一预启动信号PRESR，使开关装置204导通(S602)。步骤S602将第二电压节点VPPA的电位增加至第一电压节点VPP的电位，并搭配电源电荷泵212的运作，以完成存储器阵列202执行自更新前的前置作业(使第一电压节点VPP的电位达到一额定电压402)，避免存储器阵列202因为第一电压节点VPP的电位过低，而造成执行自更新时的错误。接着，控制器206输出一更新触发信号REFRI，使得存储器阵列202执行自更新，并同时将开关装置204再次关闭(S604)。由于存储器阵列202自更新的一周期中，大部分时间处于闲置状态，因此步骤S604将开关装置204关闭可达到减少漏电流的目的。若存储器装置200需继续执行下一周期的自更新操作，则控制器206再次输出更新触发信号REFRI，即由步骤604再次回到步骤602。若要离开自更新模式，则控制器206停止输出更新状态信号SRMOD，使得存储器装置200离开自更新模式，并且开关装置204开启导通(S606)。步骤S606使得第二电压节点VPPA的电位达到额定电压402，让存储器装置200可在充足的电压下执行一般读写指令的动作。
虽然本发明的实施例如上述所描述，我们应该明白上述所呈现的只是范例，而不是限制。依据本实施例上述示范实施例的许多改变是可以在没有违反发明精神及范围下被执行。因此，本发明的广度及范围不该被上述所描述的实施例所限制。更确切地说，本发明的范围应该要以权利要求范围及其相等物来定义。

Claims (12)

1.一种存储器装置，其特征在于，包括：
一存储器阵列；
一开关装置，设于一第一电压节点与一第二电压节点之间，且该第二电压节点耦接该存储器阵列；以及
一控制器，输出一更新模式信号、一更新触发信号，以及一预启动信号；
其中，该存储器装置回应该更新模式信号而进入一自更新模式；
在该自更新模式下，该存储器装置回应该更新触发信号而对该存储器阵列进行一自更新操作；
在该自更新模式下，在该存储器装置进行该自更新操作之后，该控制器在重新输出该更新触发信号之前先输出该预启动信号，该开关装置回应该预启动信号而导通开启用以使该第二电压节点的电位向该第一电压节点的电位增加。
2.如权利要求1所述的存储器装置，其特征在于，更包括一电压箝制器，设于该第一电压节点与该第二电压节点之间；在该开关装置关闭时，用以使得该第二电压节点的电位保持在一参考电压之上。
3.如权利要求1所述的存储器装置，其特征在于，更包括一去耦电容，耦接于该第一电压节点与一接地之间，在该开关装置导通开启时，用以迅速恢复该第一电压节点的电位。
4.如权利要求1所述的存储器装置，其特征在于，更包括一电源电荷泵，其输出端耦接于该第一电压节点；在该开关装置导通开启时，用以将该第一电压节点的电位拉升至一额定电压。
5.如权利要求1所述的存储器装置，其特征在于，更包括一逻辑装置，依据该控制器所输出的该更新模式信号以及该预启动信号，用以控制该开关装置。
6.如权利要求5所述的存储器装置，其特征在于，当该控制器停止输出该更新模式信号使该存储器装置离开该自更新模式时，该逻辑装置控制该开关装置使其开启导通。
7.一种存储器装置的控制方法，其特征在于，该存储器装置包括一存储器阵列，设于一第一电压节点与一第二电压节点之间的一开关装置，并且该第二电压节点耦接该存储器阵列，以及可输出一更新模式信号、一更新触发信号以及一预启动信号的一控制器，且该存储器装置回应该更新模式信号而进入一自更新模式；该控制方法包括：
在该自更新模式下，在该存储器装置进行一自更新操作之后，该控制器重新输出该预启动信号而将该开关装置开启导通，使得该第二电压节点的电位向该第一电压节点的电位增加；之后，该控制器输出该更新触发信号使该存储器装置对该存储器阵列做下一周期的自更新操作。
8.如权利要求7所述的存储器装置的控制方法，其特征在于，更包括：
利用设于该第一电压节点与该第二电压节点之间的一电压箝制器，在该开关装置关闭时，使得该第二电压节点的电位保持在一参考电压之上。
9.如权利要求7所述的存储器装置的控制方法，其特征在于，更包括：
利用耦接于该第一电压节点与一接地之间的一去耦电容，在该开关装置导通开启时，迅速恢复该第一电压节点的电位。
10.如权利要求7所述的存储器装置的控制方法，其特征在于，更包括：
利用一输出端耦接该第一电压节点的一电源电荷泵，在该开关装置导通开启时，将该第一电压节点的电位拉升至一额定电压。
11.如权利要求7所述的存储器装置的控制方法，其特征在于，更包括：
利用一逻辑装置，依据该控制器所输出的该更新模式信号以及该预启动信号，用以控制该开关装置。
12.如权利要求11所述的存储器装置的控制方法，其特征在于，更包括：
当该控制器停止输出该更新模式信号使该存储器装置离开该自更新模式时，该逻辑装置控制该开关装置使其开启导通。
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