TW557564B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW557564B
TW557564B TW091117297A TW91117297A TW557564B TW 557564 B TW557564 B TW 557564B TW 091117297 A TW091117297 A TW 091117297A TW 91117297 A TW91117297 A TW 91117297A TW 557564 B TW557564 B TW 557564B
Authority
TW
Taiwan
Prior art keywords
voltage
circuit
power supply
power
level
Prior art date
Application number
TW091117297A
Other languages
English (en)
Inventor
Tadaaki Yamauchi
Junko Matsumoto
Takeo Okamoto
Zengcheng Tian
Original Assignee
Mitsubishi Electric Copr
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Copr filed Critical Mitsubishi Electric Copr
Application granted granted Critical
Publication of TW557564B publication Critical patent/TW557564B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Control Of Electrical Variables (AREA)
  • Logic Circuits (AREA)

Description

557564
五、發明說明（1) 【發明之詳細說明】 【發明所屬之技術領域】 本發明係關於一種半導體 電源電壓而生成該半導體裝 電路之構造。更加特定的話 電壓之產生動作之深度功率 【先前技術】 裝置，特別是關於一種由外部 置之内部電壓之内部電壓產生 ’本發明係關於一種停止内部 降低模式之控制之構造。 圖21係概略地顯示習知 之陣列部之構造之示意圖 ZBL和字元線WL之交又部 中’呈代表性地顯示對應 而配置之記憶體單元MC。 狀’對應於各個記憶體單 各個記憶體單元之行，而 該位元線對之某一邊之位 記憶體單元MC。 之動態隨機存取記憶體（DRAM ) 。在圖21中，對應於位元線BL、 而配置記憶體單元MC。在圖21 於位元線BL和字元線WL之交叉部 吞己憶體單元MC，係配列奉行列 元之列而配置字元線WL，對應於 配置位元線BL和ZBL對。對應於 元線和字元線之交又部，而配置 對於位元線BL和ZBL，在待機狀態時，設置對於位元線 和Z B L進行預充電及等化（e 口 u a 1丨z e)至位元線預充電電 壓Vbl之位元線等化電路bpe，在活化時，設置對於位元線 BL和ZBL之電壓進行差動放大及閃鎖之感測放大器SA。對 於該感測放大器SA，設置在感測放大器之活化訊號/SAP 之活化時呈導通並且在感測放大器s A耦合傳達著高位準之 電源節點之陣列電源電壓Vdds之感測用電源線上之感測用 活化電晶體ASPT，並且，設置在感測放大器之活化訊號
557564 五、發明說明（2) SAN之活化#時呈導通並且在活化時而將感測放大器SA之低 位準電源節點耦合在傳達接地用電位v s s之感測用接地線 上之感測放大器活化電晶體ASNT。 δ己隐體f’係包含：藉*該電荷形態而記憶資訊之 記憶體電谷IsMQ ;以及，按照字元線WL上之訊號電壓而將 記憶體單疋電容器MQ麵合在相對應之位元線儿（或m)上 之存取用電晶體们。該存取用電晶體MT，通常係由N通道 MOS電晶體（I緣閘極型場效電晶體）所構成，對於該後閘 極，施1口負的偏電壓Vbb。藉由施加負的偏電壓Vbb至存取 用電晶，MT之後閉極，以便於達到臨限電壓之穩定化、訊 號線^ ς |反區域間之寄生電容之減低以及存取用電晶體< 汲極/源極之接合電容之減低之實現。 位元線等化電路Βρε，係按照位元線等化指示用訊號 BLEQ而將陣列電源電壓Vdds之中間電壓（vdds /2)之位 元線預充電電壓Vbl，傳達至位元線bi^zbl。 字兀線WL，係在進行選擇日寺，驅 Vdds之電壓位準之高電壓v 早巧電二電恩 線WL至高電壓Vpp位準，以二二：^驅動選擇用子元 t ® I s 以便於在並無造成記憶體單元之 存取用電曰曰體MT之臨限電壓損失之狀態下之記憶 MQ之記憶節點，儲存陣列電源電壓vdds位 〜資 盗 電容器MQ，係在面對著記憶有資 資科 2極，單元板節點），接受一定之單元板電壓子v用即點 門ΐ μ 二7電MVcp係也成為陣列電源電Mvdds之中 間電壓（Vdds/2)之電壓位準。 甲 91117297.ptd 第7頁 557564
正如岫面敘述，在j) r A Μ中，分別使用不同電壓位準之複 數種之電壓。在這些複數種之電壓產生在外部而施加至 DRAM之狀L、下，糸統之規模變大，並且，系統整體之消耗 電流也增大（由於發生配線損失）。此外，即使在卯― 中，也增大電源端子數。因此，這些複數種之電壓 在DRAM内部中。 ’、 322係概略地顯示關於DRAM之内部電壓之部分之構造之 不意圖。在圖22中，DRAM係包含：記憶體單元陣列9〇2， 係具f配列成為行列狀之複數個之記憶體單元（圖2丨之記 憶體單元MC) ·，控制用電路9〇4，係生成用以實現該指令所 指定之動作模式之動作控制用訊號；行選擇電路9〇6，係 用以在控制用電路9〇4之控制下，進行活化，按照來自外 部之列位址訊號r A ’以便於將對應於記憶體單元陣列g 〇 2 之位址=指定之列而配置之字元線，驅動至選擇狀態；感 測放大器群組9 08，係藉由控制用電路9〇4而呈選擇性地進 行活化，在活化時，檢測藉由列選擇電路9〇6所選擇之列 上之記憶體單元之資料，進行放大及閂鎖；列選擇電路 910，係用以在控制用電路9〇4之控制下，進行活化，在活 化時，按照來自外部之行位址訊號以，以便於選擇對應於 記憶體單元陣列902之位址所指定之行之記憶體單元；〜以 及内°卩電壓產生電路900 ’係按照外部電源電壓exvdd， 而生成各種内部電源Vpp、Vbb、Vbl、Vcp、Vdds和“叶。 來自内部電壓產生電路90 0之周邊電源電壓”叶，係施 加至控制用電路904和列選擇電路9 06。此外，來自内部電
557564
生電路900之高電壓Vpp，係還施加至列選擇 ’在列選擇電路906中，藉由接受周邊雷、 翻从田+ ^ 街按又周逯冤源電壓Vddp而 動作用電源電壓之解碼電路，以便於生成列選 並且，配置字元驅動器（傳達高電壓Vpp位準之字^線 訊號至對應於按照該列選擇訊號所選擇之列而配置之 線）。 於記憶體單元陣列902，施加位元線預充電電壓礼1、 板電壓Vcp、以及對於該陣列之基板區域所施加之負 電壓Vbb。對於感測放大器群組9〇8 ,施加作為動作用 電壓之陣列電源電壓Vdds。對於行選擇電路91〇，通 加作為動作用電源電壓之周邊電源電壓Vddp(行選^ 可以為陣列電源電壓Vdds位準）。 壓產 90 6 « 作為 號， 選擇 字元 對 單元 的偏 電源 常施 訊號 藉由利用周邊電源電壓Vddp而致能控制用電路9〇4等之 周邊電路，按照陣列電源電壓Vdds而致能記憶體單元陣列 902所相關之感測放大器群組908，以便於呈高速度地致能 周邊電路，實現高速度之存取，並且，還保證記憶體單元 之存取用電晶體和記憶體單元電容器之絕緣耐壓性，穩定 地記憶資料。 圖23係概略地顯示圖22所示之内部電壓產生電路9〇〇之 構造之示意圖。在圖23中，内部電壓產生電路9〇〇係包 含：定電流源950，係由外部電源電壓EXVDD，而生成一定 之定電流；基準電壓產生電路951、952、953，係分別將 來自定電流源9 50之定電流，轉換成為電壓，而生成高電 壓用之基準電壓Vrefd、周邊電源電壓用之基準電壓vrefp
91117297.ptd 第 9 頁 五、發明說明（5) 和陣列電源電壓用之基 954，係接受外部電源t㈣㈣電路 而生成負電MVbb ;以及，古雷w為/作用電源電壓， 部電源電壓EXVDD，^ 生電路955，係接受外
Vp” 作為動作用電源電屋，而生成高電歷 ^電壓產生電路954係包含：Μ盪電 電流源95。之驅動電流之大小之電流 而進行振盪動作；以另φ ^ ^ ^ 為動作用電/瓜， 之輸出訊號，❿進行前置電;;7動：：按照該振盪電路 ^ ^ ^ ± ^ ^ 丁月j置電何泵動作，產生負電壓。 源Γ5〇之驅動Λ路955係包含：振盈電路，俾藉由定電流 二電路’係按照該振盪電路之振蘯訊 路，係以該電荷泵電路之輪出 電 來自美進雷厭其：： 出電i，作為位準轉移，比較 果二#…I —電路951之準電壓^以，按照該比較結 果，而使付電何泵動作，呈選擇性地進行活化。 即使在負電壓產生電路954，也設置檢測負電壓他之電 2準之電路，但是，一般使用M0S電晶體（絕緣閘極型場 ^電晶體）之臨限電壓之位準檢測電路，係使用在用以檢 測该負電壓Vbb之位準。 内邛電壓產生電路900係還包含：周邊電源電路956，係 根據來自基準電壓產生電路952之基準電壓Vrefp，而由外 部電源電壓EXVDD，生成周邊電源電壓Vddp ;陣列電源電 路957，係按照來自基準電壓產生電路953之基準電壓 557564 五、發明說明（6) ^efs \而由外部電源電壓以乂仙，生成陣列電源電廢 Vdds ;早元板電壓產生電路958，係由陣列 T二：生成其中間電壓位準之單元板電壓VCP;以及， 電壓產生電路959 ’係接受陣列電源電壓_ 為動作用電源電壓，生成其中間電# 電壓Vbi。 电i位早之位凡線預充電 周邊電源電路956係包含··主動電源電路95〇a，係用以 在該半導體記憶裝置中，於進扞内 ’、 、隹一叙从π丄 於進仃内部動作之主動週期時， 進订動作，H由大的電源驅動力，^ ™，生成周邊電源電壓Vddp，以便於抑制Y内電^電路 m”：源請咖之降低；以及，待機電源電路 950b，2、“在待機狀態時和主動週期時，進行動作 由：=消耗電流，而由外部電源電壓以觸，生成周邊電曰 源電堅Vddp。藉由該待機電源電 期時，利用漏電流箄，& & ^ κ+ 以便於在待機週 準呈降低。 μ專，而防止周邊電源電壓Vddp之電壓位 同樣地’陣列電源電路95 7係包含：主 957a，係在主動週期日#，、隹—羊儿 勒尾源電路 力，而由外部電J! 仃藉由大的電源驅動 以及，待機電$ =電壓EXVDD ,生成陣列電源電壓Vdds ; 均由小的消耗電流，而抑制由陳 源，壓Vdds之漏電流所造成之降低。車列電 分電路958和預充電電壓產生電路959，係 J生成以車歹J電源電壓Vdds /2電壓位準之中間電 557564 五、發明説明（7) ' -------- [同9: : f作為單元板電壓Vcp和位元線預充電電壓Vbl。 : >園ί、、員不圖23所示之周邊電源電路956之構造之一例 ^ =圖。在圖24中，主動電源電路9.係包含：比較用 電路961，係在活化時，比較基準電壓vrefp*周邊電^ 96\上之周邊電源電壓Vddp ;電源驅動電晶體96 2，係按照 比較用電路9 6 1之輸出訊號，而由外部電源節點，供 流至周邊電源線96 9 ;電源活化電晶體963，係按照主 期指π用訊號ACT，而形成比較用電路961之動作用電流導 通；以及，P通道MOS電晶體964，係在主動週期指示用訊 號ACT之非活化時，耦合外部電源節點和比較用 輸出節點。 炙 待機電源電路95 6b係包含：比較用電路9 65，係比較周 邊電源線96 9上之周邊電源電壓Vddp和基準電壓Vrefp ^以 及，電源驅動電晶體966，係按照比較用電路9 6 5之輸出訊 號，而由外部電源節點，供應電流至周邊電源線9 6 9。。 在主動電源電路95 6a，電源驅動電晶體9 62係由ρ通道 MOS電晶體所構成，電源活化電晶體96 3係由N通道M〇s電晶 體所構成。在主動週期指示用訊號ACT成為l位準時，電$ 活化電晶體9 63係成為OFF (截止）狀態，M0S電晶體9m ^ 成為ON (導通）狀態。在該狀態下，電源驅動電晶體962 之閘極，係成為外部電源電壓EXVDD位準，電源驅動電晶 體9 6 2係維持〇 F F (截止）狀態。此外，比較用電路g ρ 1係 也遮斷其動作用電流之導通，因此，停止其比較動作。 在主動週期指示用訊號ACT成為Η位準時，電源活化電晶
C:\2D-CODE\9MO\91117297.ptd 第 12 頁 557564 五、發明說明（8)
體963係成為qn(導通）狀態’形成比較用電路之 電流之所流動之導通。此外，MOS電晶體964係成為〇F 1用 止）狀態，切斷外部電源節點和比較用電路g 6 1之& μ截 點。在該狀態下，電源驅動電晶體962，係將配合出即 壓Vref Ρ和周邊電源電壓vddp之差異之電流，由:曾： 節點，供應至周邊電源線969。例如在周邊電源 低於基準電壓Vrefp之狀態下，比較用電路96〇之 P 係配合電壓差而成為低位準，電源驅動電晶體962出訊號 部電源節點’供應電流至周邊電源線969。在周電 ，vddP高於基準電壓Vrefp之狀態τ，比較m =號:成別位準’電源驅動電晶鍾係維持 待^電源電路956b，係進行相同 用訊㈣成為h位準…==進 :v該待機電源電路95 6b，係僅防止周:ΐί 線969之周邊電源電㈣dp由於^邊電:原 之降低，比較用雷玖Q以々缸A 叹了 <顧冤机所造成 ㈣之驅動電流係變：。5之動作用電流和電源驅動電晶^ vddp之電路動：d: r的56‘ 在利用周邊電源電壓 的消耗電流，結果，比電9: ’因此’為了補償該大 962，係具有大的電源二力電動電晶體 既定之電壓位準上。 、周邊電源電壓Vddp在 之構造中，周邊 ，在穩定狀態時，於該圖2 5所示 之構-中周邊電源電謂祁係成為相同於基準電歷 91117297.ptd 第13頁 557564 五、發明說明（9)
Vref p之電壓位準。 電：ΠΛ路957係也具有相同於圖24所示之周邊電源 956之構4。在陣列電源電路957，使用基準電壓 取f·代基準電壓Vrefp ’所生成之電源電壓係並非 周邊電源電壓Vddp，而是陣列電源電壓Vdds。 在：導體襄置中，隨著系統規模之增大，而防止發执 3译因此：強烈地要求低電力消耗 ； 電源之可攜式裝置之用途上，由該電 寺別是並無進行資料存取之待 t i、、纟時間係長於實際進行資料處理之時間，’ m ’僅要求保持資料’因待 機狀態時之消耗電流。 > 戟低”亥待 作為減低在這樣待機狀態時之消耗電流之一 來係使用所謂功率降低模式之動作 '，向 式中，在無關於資料保持之位：Cs亥功率降低模 ^ 址輸入緩衝用電路黧，y古， 動作用電源電壓之供應。Μ迚而、危^ 寻 如止 路之直流電流導通，：低= : = 料保持之電 耗電流。 L之漏電流’並且，減低其消 但是，在最近，還要求減低 之待機用電流之要求，而使用 之模式。在該深度功率降低模 路之内部電壓產生動作。但是 來自外部之指令而設定，因此 令解碼器等之功率降低模式之 1機用電流，按照這樣超低 稱為「深度功率降低模式」 式時，停止内部電壓產生^ ，由於功率降低模式係藉由 ，在有關於接受到指令之指 解除之電路，施加電源電曰
557564 五、發明說明（10) 壓。 =係概略地顯示進行深度功率降低模式之控制之部分 之構仏之不意圖。在圖25中，控制用電路904係在來自 ΐνΐ指指定深度功率降低模以^ 2 準之功率切斷用訊號PCUT。在深度功率降低模式 時，停止定電流源950和基準電壓產生電路952之動作，因 =^ 了控制接党追些外部電源電壓而作為動作用電源電 路1此，來自控制用電路904之功率切斷用訊號 PCUT係藉由位準轉換電路96〇，而轉換成為具有外部電 源電f EXVDD位準之振幅之功率切斷用致能訊號pcuTe。基 準電壓產生電路952和定電流源950，係在該功率切斷用致 旎汛唬PCUTe呈活化時，停止定電流產生動作和基準電壓 產生動作。此外，該功率切斷用致能訊號pcuTe係還施加 至周^電路，遮斷各個周邊電路之電流導通。 、，在冰^功率降低模式時，除了必要之電路部分外，並無 /肖耗電抓’因此’可以藉由周邊電路之電流導通之遮斷， 而防止漏電流之發生，大幅度地減低其消耗電流。 圖2^係顯不圖25所示之位準轉換電路96〇之構造之一例 之不意/圖。在圖26中，位準轉換電路960係包含：反相器 I V1 ’係接受控制用電路9 〇 4所輸出之功率切斷用訊號 PCUT ; N通道MOS電晶體NQ1，係連接在節點〇〇和接地用節 點間並且’在其閘極，接受反相器I V1之輸出訊號；N通 道MOS電晶體NQ2，係連接在節點ND1和接地用節點間，並 且’在其閉極’接受來自控制用電路904之功率切斷用訊 91117297.ptd 第15頁 557564 五、發明說明（ll) 號PCUT，P通道MOS電晶體PQ1，係連接在外部電源節點和 節點NDO間’並且，其閘極連接在節點NM ; p通道M〇s電晶 體PQ2 ’係連接在外部電源節點和内部節點nm間，並且， 其閘極連接在節點ND〇 ;以及，反相器IV2，係反轉節點 ND1之訊號，生成功率切斷用致能訊號PCUTe。反相器IV1 係接/周邊電源電壓Vddp，作為動作用電源電壓，反相器 IV2係接受外部電源電壓EXVDD，作為動作用電源電壓。 在该圖2 6所示之位準轉換電路中，於功率切斷用訊號 PCUT成為L位準時，反相器I V1所輸出之訊號係成為η位 準’ MOS電晶體NQ1係成為〇Ν(導通）狀態，M〇s電晶體叫2係 成為OFF(截止）狀態。因此，節點歸〇係藉由電晶體㈣卫 而進行放電，其電壓位準呈降低，M〇s電晶體pQ2之電導係 上升，節點ND1之電壓位準呈上升。因此，M〇s電晶體pQ1 之電導係降低，節點ND0係成為接地電壓位準，節點ND1係 藉由M0S電晶體PQ2而進行充電，成為外部電源電壓 位準。在該狀態下，接受節點ND1訊號之反相器lV2所輸出 之功率切斷用致能訊號PCUTe係成為l位準。 相反地，在功率切斷用訊號PCUT成為H位準時，反相器 i ί出二f係成為l位準，m〇s電晶體nqi係成為〇ff(截 狀態，M0S電晶_2係成為⑽（導通）狀態。在 下，相反於前述狀能，銘赴Μ ηι技士 · itMnn在β & a , 即點ND1係成為接地電壓位準，節
點ND0係成為外部電源電壓EXVDD 號PC，係成為外部電源電壓腿二斷：致， 說，該位準轉換電路96。係維持來自：制之二
557564
切斷用訊號PCUT之邏輯位準，並且，轉換其振幅。 周邊電源電壓Vddp係按照外部電源電壓EXVDD而生成。 因此，在投入該外部電源電壓EXVDD時，正如圖27所示， 周邊電源電壓Vddp係比外部電源電壓EXVDD還來得延遲， 而成為穩定化。此時，在位準轉換電路96〇，於節點ND1保 持在Η位準之狀態下，功率切斷用致能訊號pcUTe係可以成 為L位準，能夠確實地致能定電流源95〇和基準電壓產生電 路950，而使得周邊電源電壓Vddp，上升至既定之電壓位 準為止。 但是，在投入該外部電源電壓EXVDI)時，周邊電源電壓 Vddp係成為接地電壓位準，功率切斷用訊號pcuT係也成為 L位準。並且，此時，圖26所示之反相器IV1之輸出訊號係 也成為L位準，MOS電晶體NQ1和NQ2係皆成為OFF(截止）狀 態。認為在該狀態下，於外部電源電壓EXVDD之電壓位準 呈上升之情形下，内部節點N d 〇和N D1之電壓位準係成為不 疋狀態，郎點N D1之電壓位準係上升至中間電壓位準。在 該節點ND1之電壓位準上升至中間電壓位準之狀態下，反 相器IV2所輸出之功率切斷用致能訊號pcuTe係成為中間電 壓位準’定電流源9 50和基準電壓產生電路952，係在途中 之一半，禁止其定電流產生動作和基準動作產生動作，、因 此，基準電壓Vrefp係無法上升至既定之電壓位準為止， 並且，周邊電源電壓Vddp係也無法上升至既定之電壓位’ 為止。 < 此外，在電源投入時，正如圖2 8所示 在按照外部電源
91117297.ptd 第17頁 557564 五、發明說明（13) 電塵EXVDD之穩定化而設定該中間電壓位準之功 致能訊號PCUTe成為Η位準之狀態下’完全地停止 950和基準電壓產生電路952之動作，因此， 周邊 =電壓Vddp。在該狀態下’由於來自控制用電丄邊 功率切斷用訊號PCUT係維持在L位準之狀態，因此， 该位準轉換電路960之電源投入時之不穩定狀離， 功率切斷用致能訊號PCUTe在電源投入時之g J態，因…直成為無法生成所要求壓：二-之 電源電壓Vddp之狀態。 1位旱之周邊 這種狀態，係在實際使用時之所發生之狀能 測在外部之該功率切斷用致能訊號pcUTe之停u滞…下/檢 周邊電源電壓是否有無發生，以致 下之 動作。 、^生系統整體之錯誤 此外’深度功率降低模<，係按 设定登錄和檢查。因此，為了接受該指令，以令，而 於有關指定該深度功率降低模式之指令之電：：：至少對 是㊁深度功率降低模式日寺，也必須供應動：用電；雷：使 :率降低用指令之電路供應動作用電源深度 電路952係包f參考用電壓 中，周邊電源 電壓EXVDD，生成參考用 0係由外部電源 器，係對於該參考用雷◦，以及，類比緩衝 ^ t MVrefp ^ ^ 考用電塵產生電路970係為了減低其消 9Π17297.ptd 麵 第18頁 557564 五、發明說明（14) --- 耗電，因此，電源驅動能力係非常地小。可以藉由使用 類比緩衝器，對於該參考用電壓Vrefp〇，進行緩衝處理 (A放大），以便於能夠以高速度，使得基準電壓矸以口呈穩 定化，並且，還穩定地供應該基準電壓Vrefp至周邊電 電路。 ” 類比緩衝器係包含：P通道MOS電晶體02，係連接在外 部電源節點和節點ND2間，並且，其閘極連接在節點ND2 ; P通道M0S電晶體PQ4，係連接在外部電源節點和節點ND3 間’並且，其閘極連接在節點ND2 ; n通道m〇S電晶體NQ3， 係連接在節點ND2和節點ND4間，並且，在其閘極，接受參 考用電tVrefpO ,Ν通道M0S電晶體NQ4，係連接在節點ND3 和節點ND4間，並且，其閘極連接在節點ND3 ;定電流源 9 71，係連接在節點腳4和接地用節點間；以及，n通道m〇s 電晶體NQ5，係連接在節點ND4和接地用節點間，並且，在 其閘極，接受基準電壓穩定化檢測用訊號p〇Rs。 就該類比緩衝器而言，M0S電晶體PQ3和Pq4係構成電流 用反射鏡面段，MOS電晶體NQ3和NQ4係構成差動段。在參 考用電壓VrefpO高於基準電壓Vref p之狀態下，節點ND/之 電壓位準係上升，並且，基準電壓Vrefp之電壓位準係也 上升。另一方面，在參考用電壓Vrefp〇低於基準電壓 Vrefp之狀態下，節點ND3之電壓位準係降低，並且，基準 電壓Vrefp之電壓位準係也降低。因此，該基準電壓Vrefp 係成為相同於參考用電壓Vrefp〇之電壓位準。 基準電壓穩定化檢測用訊號P0Rs ,係在投入外部電源電
557564
壓EXVDD時’係使得陣列電 m $,丨、去” 彳电，席用之基準電壓VrefD之雪网a m至既定之電麼位，，或者是在藉由既定之ns 呈穩疋化時，進行活化，增大該 i位準 流，以高梓痄聰毹盆、隹a 貝匕、，友衝的之動作用電 同速度驅動基準電壓Vrefp至穩定狀態。 =是}周邊電源電路952 ’係即使是在深度 二時，也必須使得控制用電路呈活化，以降:換 率降低模式之解除指令，並且，在 、又/木度功 ^ ^ 在成為活化之狀態下，Er7 使1在該深度功率降低模式時，也必須生成基準電壓 纟该狀態下’於解除深度功率降低模式時，必須 :持基準電壓穩定化檢測用訊號⑽在非活性狀 = =上。經常在深度功率降低模式_，也致能基準電壓產生 ΙΓΓ之上準電mrefp，以便於防止消耗超過需 要以上之電流之緣故。 該基準電壓穩定化檢測用訊號P0RS係也施加至圖24所示 之其他之基準電壓產生電路9 5 1、9 5 3。必須按照該基準電 壓穩定化檢測用訊號，而在電源投入時，增大這些基準電 壓產生電路之類比緩衝器之動作用電流之緣故。 圖3 0係概略地顯示產生周邊電源用之基準電壓以外之基 準電壓之基準電壓產生電路之類比緩衝器之構造之示意 圖。圖3 0所不之基準電壓產生電路中之類比緩衝器，係除 了在外部電源節點和節點ND5間而配置電流遮斷用之p通道 MOS電晶體PQ4之外，其餘之構造為相同於圖29所示之類比 緩衝器之構造。因此，就圖3 0所示之類比緩衝器對應於圖 2 9所示之類比緩衝器之構造要素，附加相同之參考用元件
557564 五、發明說明（16) 編號，省略其詳細說明。 切斷==ί斷用之P通道M〇s電晶體PQ4之閘極，施加功率 i :i;b:;PCUTe。在該圖30所示之基準電壓產生電 PClHe、/k降低模式時/功率切斷用致能訊號 成為OFF ’(、截=卜部電源電壓EXVDD位準，職電晶體PQ4係 壓位準。在解2狀態，基準電壓矸以係降低成為接地電 以電ίνΤ果度功率降低模式時，由於以高速度驅動 Θ丞旱電壓Vref至穩定狀態，心匕 測用訊號PORs在H位準上。 、《又疋基皁電£才双 =於圖29所示之基準電壓產生電路和該圖3 此=地施加基準電壓檢測用訊號因 在解除冰度功率降低模式時， 听 模式時*進行動作之圖2 9所示之 Τ ς1 ; ?降低 設定基準電壓穩定化檢測用訊號Ρ ;產生電路中，於 τ;. 3〇,^ j r;;〇：sr^, 準 因此，在解除該深度功率降ϋ + < 、 、 麼產生電路之類比緩衝器之電7二之式時，該基準電 狀態時之定電流源971而施加^僅藉由一定 度而使得基準電壓Vref成為穩定化。此IL ^法以南速 壓V r e f，而斗# n击丨+、広而· U此 根據該基準電 ivref，而生成陣列電源電壓等之内部電 :% 按照該陣列電源電壓’而生成中間電壓，因奋並且’ J法以高速度而驅動内部電壓至既定之電覆位準 圖31係概略地顯示基準電屡穩定化檢測用訊號產生部之 第21頁 C:\2D-OODE\9]-]〇\91]]7297.ptd 557564 五、發明說明（17) " --— 構造之示意圖。在圖31，藉由檢測基準電壓Vrefs對於陣 列電源電壓之穩定化之電壓穩定用檢測電路9，而生成 基準電壓穩定化檢測用訊號P〇rs。在該狀態下，圖3丨所示 之對於基準電壓產生電路之基準電壓穩定化檢測用訊號’、 p〇Rs，係在解除深度功率降低模式時，維持非活性狀能， 因此，在該電壓穩定用檢測電路97 5，施加深度功率降>低 模式解除用指示訊號DPDW。在該狀態下，來自電壓穩定用 檢測電路975之基準電壓穩定化檢測用訊號p〇Rs，係•呈共 通地施加至全部之基準電壓產生電路，因此，圖3〇所示之 基準$壓產生電路，係也在解除深度功率降低模式時，無 法使得成為電流源之M〇s電晶體NQ5呈活化。 、在解除忒/木度功率降低模式時，於產生深度功率降低模 式解除用指示訊號DPDW而停止電壓穩定用檢測電路975之 f f動作之狀態下，作為該深度功率降低模式解除用指示 Λ號DPDW，係必須響應功率切斷用致能訊號pcUTe之降 : 而產生成為既定期間活性狀態之訊號。在產生深度功 率降低模式解除用指示訊號DPDW之電路中，消耗電流，以 致於增大所消耗之電流。 ^外’在電壓穩定用檢測電路9 7 5，經常進行檢測該基 壓，壓Vrefs之電壓位準之動作，對於圖29所示之基準電 ^ ^生電路’施加成為基準電壓穩定化檢測用訊號P0Rs和 Γ : ί率降低模式解除用指示訊號DPDW之邏輯之訊號’作 i產Γ ί制用訊號。但是’即使是在該狀態下’也必須設 /衣度功率降低模式解除用指示訊號DPDW之電路，增
第22頁 557564
五、發明說明（18) 大所消耗之電流。 此外，在利用這樣深度功率降低模式解除用指示訊號 DPDW之狀態下，也發生相同於前述功率切斷用致能訊^ PCUTe之問題，在電源投入時，深度功率降低模式b解除"用 指示訊號DPDW，係在投入電源時，發生錯誤而成為活化 時’無法以高速度設定基準電壓，成為穩定之狀態\因 此，導致内部電壓之穩定化，發生延遲。 〜 【發明之概要】 而 内 本，明之目的，.係提供一種能夠在内部電源電壓回復 以高速度使得關於内部電源電壓之内部電壓呈穩定化 部電壓產生電路 * 本，明之其他目的，係提供一種能夠在電源電壓投入時 而呈南速度且確實地生成内部電壓之内部電壓產生電路。 而ΐ ί，之另外其他目的，係提供一種能夠在電源投入時 肉正確地生成内部電源電壓之内部電壓產生電路。 率外其他㈣，係提供一種能夠在解除深度功 Iΐ Ϊ 而以高速度生成内部電源電壓之内部電壓產 本發明之 電路，接受 本發明之另外其他目的，係 功率降低模式時之消耗電流之 低拉式時、呈高速度且穩定地 電壓之内部電壓產生電路。 提供一種能夠在不增加深度 狀態下而在解除深度功率降 生成内部電壓生成用之基準 第1種觀點之半導體裝置，係包含有：控制用 第1電源電壓作為動作用電源電壓，按照動作
9lI17297.ptd 第23頁 557564 五、發明說明（19) " '~ " --- 模式指示生成第1電源控制用訊號；位準轉換電路，用以 將該第1電源控制用訊號轉換成為第2電源電壓位準之振幅 之第2電源控制用訊號而輸出；初期化電路，用以將該夂位 準轉換電路之輸出訊號在第2電源電壓投入時設定在既定 準；以及電源電路’按照第2電源控制用訊號而 j擇性地活化，在活化時，由第2電源電壓生成扪電源電 之第2種觀點之半導體裝置’係包含有：内部電 ?/、Λ ’接受第1電源電壓，而由第1電源電壓生成第 2電源電壓；内部電路，㈣第2電源電 :，照來自外部之動作模式指示生成 =之Π轉二來 =部電路…^ 為動作用電源電壓對di:5亥第1電源電壓作 而生成緩衝用控制訊號：以及；=訊f施加邏輯處理 :輸出之緩衝用控制訊號，而：d，按照該邏輯電路 本發明之第3種觀節點上。 電源電路，由第!電源電壓<糸包含有：第1内部 路，接受第2電源電壓作第2電源電壓；第1内部電 之動作棋式指示用訊號為Λ 、用電源電壓，按照所施加 換電路，接受第丨電源U 成動作控制用訊號；位準轉 二1用訊號轉換成為第1電源電壓
9Π17297.Ptd 第24頁 第1内部電路之特定動為動作用電源電i，將來自 557564 五、發明說明（20) -- 位準之振幅之訊號，以及内部電壓產生雷技 ^ ^ 牧w、叇位進 轉換電路之輸出訊號而選擇性地活化，在活化時，由 干 電源電壓生成不同於第2電源電壓之内部電壓。第1内 源電路，係獨立於位準轉換電路之輸出訊號而動作。電 本發明之第4種觀點之半導體裝置，係包含有：内 制電路，接受内部電源線之電壓作為動作用電源電°控 照動作模式指示用訊號生成内部動作控制用訊號；進= 換電路，將來自該内部控制電路之特定動作指 ^ 換成為第！電源電壓位準之振幅之訊號；模 ：戒轉 模式中之某-邊之模式指示用訊號，而生; 作= 訊號而選擇性地活化，在制之 上，並且，於第2模式時H 電生成於内部電源線 於第i電源電壓之電壓在則述内部電源線上生成對應 本發明之第5種觀點之半導“ 用電壓產生電路，用以響 置，糸匕3有：第1參考 地活化，在活化時，由^應带動作模式指示用訊號而選擇性 第1基準電壓產生電路，\ =電壓產生第1參考用電壓； 電壓，生錢應於第^^第11㈣壓作為動作用電源 壓；第2參考用電壓產；：：電；之電壓位準的第1基準電 而選擇性地活化，在$ # ± I應動作模式指不用訊號 用電Μ ;第2基準電屋產化Λ’由第1電源電壓生成第2參考 i產生電路，接受第1電源電壓作為動
91117297.ptd
第25頁 557564 五、發明說明（21) K 按照第2參考用電愿生成對應於第2二 電反之電壓位準之第2基準電壓 =2參考用 路，根據第1參考用電壓和第丨 雷^^丰檢測電 Π Ϊ f Γ電壓位準檢測電路之輸出訊號和動作u路 用汛唬生成電源控制訊號路桌式私示 ΐ壓產生電i電雷第2輔助電路，配置在第2基準 =二電源驅動;電第 之：!==7二:(二\生在成/2電源控制用訊號 ：；：：：：ί""} ^V, 態，並二選？換電路之輸出用訊號之電壓成為不穩定狀 :定ίϊ壓：定:2在電^ 2電源控制用師Λ 時’防止該第 路2既定之第；ΐ=;定之電壓位準’能夠由電源電 動：二卜ii : Γ藉由按照特定之緩衝用控制訊號，而將生成 壓供i用r 之内部電路之電源線，輛合在第1電源電 9Π17297.ptd 第26頁 557564
=電路’而設定特定之動作控制用訊號成為既定之邏 此外， 部電路和 源電壓， 時，設定 可以正確 此外， 不同之狀 制訊號， 控制訊號 源投入時 位準之内 可以藉由 經常進行 作為動作 動作用控 地設定内 可以藉由 態下，按 而生成有 而控制内 ，按照動 部基準電 該生成 動作之 用電源 制訊號 部動作 在内部 照指定 效動作 部電源 作用控 壓〇 特定之緩衝用控制訊號之第I内 第1^内部電源電路，係使用第2電 電壓’以便於能夠在該電源投入 成為已經既定之狀態，並且，還 成為既定之狀態。 ，源線之電壓位準配合模式而呈 ”亥模式之訊號和特定之動作用控 用控制訊號，按照該有效動作用 電路之動作，以便於能夠在該電 制Λ號而正確地生成既定之電壓 此外， 電壓產生 既定電壓 基準電壓 壓位準， 訊號，而 路之電源 時，確實 能力，驅 且，還可 Α相不 定動作 特定動 基準電 模式指 號而調 在解除 降之基 既定之 成基準 模式期 作模式 壓到達 示而生 整基準 深度功 準電壓 電壓位 電壓。 可以藉由在 電路之輸出 位準上，並 產生電路之 按照該檢測 且，按照該 驅動能力， 地以高速度 動功率降之 以呈穩定且 響應動作模 卽點’於特 且’在解除 輸出節點之 結果和動作 電源控制訊 以便於能夠 來增大功率 基準電壓至 高速度地生 ，使得基準 間中固定在 時，檢測該 至既定之電 成電源控制 電壓產生電 率降低模式 之電源驅動 準為止，並 【發明之實施形態】
557564 五、發明說明（23) [實施形態1 ] 圖1係概略地顯示按照本發明之實施形態1之内部電壓產 生電路之要部之構造之示意圖。在圖1中，概略地顯示產 生功率切斷用致能訊號PCUTe之電路構造。於圖1所示之構 造中’在轉換來自控制用電路9〇4之功率切斷用訊號PCUT 之振幅之位準轉換電路960中，於節點ND0，連接電容元件 1 ’並且，在節點N D1，連接電容元件2。 電容元件1係連接在節點ND0和接地用節點間，電容元件 2係連接在外部電源節點和節點〇1間。這些電容元件1和 電容元件2係由MOS電容器所構成。也就是說，電容元件i 係由N通道MOS電晶體所構成，電容元件2係由p通道m〇s電 晶體所構成。 在該位準轉換電路9 60之輸出部，還設置按照反相器IV2 之輸出訊號而呈選擇性地將節點ND 1充電至外部電源電壓 EXVDD位準之p通道m〇s電晶體4。由反相器IV2輸出功率切 斷用致能訊號PCUTe，而施加至圖25所示之電流源9 50等。 該圖1所示之位準轉換電路96〇之其他構造，係相同於圖26 所不之位準轉換電路9 6 〇之構造，在相對應之部分上，附 加相同之參考用元件編號，省略有關這些部分之詳細說 明。 圖2係顯示圖丨所示之功率切斷用致能訊號產生部之動作 之訊號波形圖。以下，參照圖2，就圖丨所示之電路 進行說明。 在投入外部電源電壓EXVDD時，外部電源節點之外部電
557564 五、發明說明（24) 源電壓EXVDD之電壓位準係上升。按照該外部 EXVDD之電壓位準之上升，而藉由電容元件2之\， 以便於使得節點ND1之電壓位準呈上升。在投入， 時’周邊電源電壓Vddp係還尚未生成。按照外部/ EXVDD，而藉由周邊電源電壓用内部電源電路（周 路）956，以便於生成周邊電源電壓Vddp。因此， 二 部電源電壓EXVDD時，控制用電路9 〇4所輸出之功= 訊號PCUT和反相器IV1之輸出訊號，係皆成為l位 M〇s 電晶體NQ1和NQ2係皆成為OFF(截止）狀態。 因此，節點ND0和ND1係呈電氣地位處在浮置狀態，因 此，藉由電容元件2，而使得節點n d 1之電壓位準，隨著外 部電源電壓EXVDD之電壓位準之上升，一起進行上升$。在 節點ND1之電壓位準上升而超過反相器3之輸入邏輯臨限電 壓時，反相器3之輸出訊號係成為l位準，M〇s電晶體4係成 為ON (導通）狀態，節點ND1係被驅動至外部電源電壓位 準，該電壓位準係藉由反相器3和M0S電晶體4而進行閃 鎖。在節點ND0和接地用節點間，耦合電容元件1，在電源 投入時，保持節點ND0在接地電壓位準。因此，在該電源” 投入時，M0S電晶體PQ2係維持ON(導通）狀態，並且' 在投 入外部電源電壓時，確實地上升節點ND 1之電壓位準。 在該閃鎖狀％下’由於郎點N D1保持在外部電源電壓位 準上’因此’反相器I V 2所輸出之訊號之功率切斷用致能 訊號P C U T e ’係固疋在L位準上。因此，即使節點ν d 1之電 壓位準’在電源投入時，上升至中間電壓位準，也確實地 557564
而使得節點ND1，保持在外 ，功率切斷用致能訊號 藉由反相器I V2和MOS電晶體4， 部電源電壓EXVDD位準上並且 PCUTe確實地保持在L位準上。 正如如面敎述，在令女φ、広 长4電源投入時，設定功率切斷 訊號PCUTe在L位準上，闵士 研用致月匕 千上 因此，致能圖2 5所示之定電漭调 950 ’供應疋電流’藉由基準電壓產生電路952和周邊電 電路956，而驅動周邊電源電壓Vddp至既定之電壓位準，"、 成為穩定化。 平 在該周邊電源電壓Vddp成為穩定化時，設定來自控制用 電路904之功率切斷用訊號PCUT在L位準，反相器Π1之輸 出訊號係成為Η位準。在致能反相器m之輸出用訊號而成 為Η位準時，於位準轉換電路960，M0S電晶體NQ1係成為 ON(導通）狀態，M0S電晶體NQ2係成為〇FF(截止）狀態。因 此，節點ND0係放電至接地電壓位準，M〇s電晶體pQ2係成 為ON(導狀態，節點ND1係充電至外部電源電壓位準。 在该狀产下’反相器I V 2所輸出之功率切斷用致能訊號 PCUTe係維持在L位準上，M0S電晶體4係也維持導通狀態。 正如以上敘述，在投入外部電源電壓EXVDD時，產生電 容兀件2之電容耦合，並且，還藉由電容元件1，而使得 M0S電晶體PQ2，維持在ON(導通）狀態，因此，節點NDi之 電壓位準呈上升，使得反相器丨v 2所輸出之訊號，確實地 成為L位準。因此，功率切斷用致能訊號pCUTe，係在投入 外部電源電壓EXVDD後，確實地維持在l位準上。. 在一般動作模式時’於設定深度功率降低模式之狀態
911]7297.ptd 第30頁 557564 五、發明說明（26) 下’ 1為對於控制用電路9〇4之指令CMD，係施加深度功率 降低核式用指令DPD，而設定來自控制用電路9()4之功率切 斷用訊號PCUT在Η位準上。 -在二，功率切斷用訊號pcuT成為Η位準時，反相器I 之 輸出訊號係成為L位準。藉由反相器IV2和MOS電晶體4所構 成ΐ二鎖電路之閃鎖能力係變得非常小，按照功率切斷用 訊號pcut，而藉由節點ND1和M〇s電晶體NQ2，來進行放 電，成為接地電壓位$，並且，節點_係藉由議電晶體 PQ1~而進打放電，成為外部電源電壓EXVDD位準。因此，反 相器1V2所輸出之功率切斷用致能訊號PCUTe係成為Η位 準，停止定電流源950之基準電流產生動作，接著，停止 内。卩之各個；^準電壓之產生動作，而停止内部電壓之 生。 =該深度功率降低模式時，按照反相器m之輸出訊號 =二使電晶體4係成為0FF(截止)狀態，停止對 動作。因1^ ’在深度功率降低模式時， :吏：於控制用電路904 ’停止周邊電源電壓之供應，功 71用致能讯號PCUTe係也供應外部電源電壓EXVDD，因 此，功率切斷用致能訊號1)(：111^係維持在}}位準。 在基準電壓產生電路之動作之非活化中， ，電源電壓之基準電壓外之基準電壓，係、禁止$些產生： 對於周彡電源電壓之基準電壓而t，隨著周邊電路 ::而不同。正如後面所說日㈣，在周邊電路 用電路904共通於其他電路而接受周邊電源電壓之狀態
9lH7297.ptd 第31頁 XL· 赞明說明（27) :二即使是在該深度功率降低 士 電壓用之基準電壓。這個係由於兩：’必須產生周邊電源 率降低模式之指令，並且二要接受用以解除深度功 一直監視指令之緣故。 '衣又功率降低模式時，需要 控制用電路904係在藉由不同於1 周邊電源電壓之狀態下，停止、热、他電路之系統而接受 周邊電路之周邊電源電壓^ ^於除&了控制用電路以外之 了控制用電路以外之周邊雷 。於該狀態下，在對於除 路之狀態下，該周邊基準電壓生己=邊基準電壓產生電 用電二之基準電壓產生電；生Μ生；準-二對於控制 此外，就周邊電源電壓Vdd ::J模式之指令DPD而進行動作5之電、：，=指 ·”電源電壓Vddp。對於無關於控制用動作（用以設定玆 率，降而低广止式用)t周邊電路，按照功率切斷用致能訊 號PCUTe，而停止周邊電源電壓Vddp之供應。 藉由反相器3和MOS電晶體4所構成之問^電路、其 能力係變得非常小，在M〇s電晶體NQ2之⑽（導通）狀態 節點ND1係放電至接地電壓位準，M〇s電晶體4係。· OFF(截止）狀態。 τ 正如圖1所示’在位準轉換電路96〇之内部節點ND1，於 投入2部電源時，可以藉由設置驅動其電壓位準至外部電 源電壓位準而進行閂鎖之閂鎖電路和電容元件，以便於防 止該位準轉換電路96〇之内部節點ND1之電壓位準，在電源 557564 五、發明說明（28) ^ ^成為不定狀態’並且，確實地設定節點ND1之電 $位準’成為外部電源電壓EXVDD位準。可以藉此，而在 ^投人時，確實地設定功率切斷用致能訊號PCUTe，成 為非活性狀態之L位準。 取 卜卽點N D 〇係藉由電容元件1，而抑制其電壓位準之 =/Λ細s電晶體PQ2，成為⑽（導通）狀態。在設定節 點ND1成為外部電源電壓位準日寺，娜電晶2 么及==相同之電壓位，，即使是在其閉極電麼：為 還是成為0FF(截止）狀態，並且， =係保持在外部電源電壓位準，MOS電晶體PQ1係成 為閘極電壓和源極電壓呈相同之OFF(截止）狀態。因 ί二i:以藉由反相器1V2和M〇S電晶體4所構成之問鎖電 路及電谷7L件2而在電源投入時使得節點ND2之電壓 分地上升之狀態下，能夠省略該電容元件丨。 正如以上所敘述的，可以藉由在電源投入中，保持位進 轉換電路之輸出節點ND1在外部電源電mexvdd位 杨
於防止位準轉換電路96〇之内部節點ND 間電壓位準，並且，還能夠防止生成不穩定狀：之起功V； 斷用致能訊號PCUTe。 心之力率切 为ϊϊί::二由在該位準轉換電路之輸出部，於外部電 源卽‘.，占和即點NDl f曰’ ’連接電容元件，以便於利用办 耦合，按照外部電源電壓位準之上升，而升^谷 電壓位準’防止節點ND1之電壓位準，成為不定狀熊，$ 且’能夠確實地由電源投入時開#，指示功率切：用致能 91117297.ptd 第33頁 i 557564 五、發明說明（29) '— — 訊號PCUTe，成為非活性狀態之L位準，以致於在周 電路等，能夠確實地進行電源電壓產生動作，而且，冴Λ、 以確實地生成内部電壓。 還可 此外，在圖1所示之構造中，於施加反相器丨V1之輸 號至MOS電晶體NQ2之閘極之狀態下，可以使用將2段式5 縱向連接之反相器連接在位準轉換電路之輸出節點 且按照其最後段之反相器之輸出訊號而驅動節點NDl至 地電壓位準之構造。作為這些2段式反相器之動作用電源 電壓，係施加外部電源電壓。由最後段之反相器，輸出 率切斷用致能訊號PCUTe。 ^ 在該構造中，於節點ND1之電壓位準呈浮起時，2段式反 相器之最後段之反相器之輸出訊號係成為Η位準，用以進 行初期設定之放電用MOS電晶體係成為0Ν(導通）狀態，使 得節點ND1保持在接地電壓位準。也就是說，藉由f段式反 相器和1個MOS電晶體，而構成將節點ND1保持在接地電壓 位準上之閂鎖電路。 如果節點ND 1之電壓位準成為低位準的話，則最後段之 反相器之輸出訊號係成為L位準，該μ 〇 s電晶體係成為 0 F F (截止）狀態。因此’為了將節點ν d 1之電壓確實地保持 在接地電壓位準上，因此，初段之反相器之輸入邏輯臨限 值係變得非常小。即使是這樣之構造，也能夠得到相同於 前述圖1所示之構造之效果。 正如以上所敘述的’如果按照本發明之實施形態1的 話’則可以在生成外部電源電壓位準之功率切斷用致能訊
91117297.ptd 第34頁 557564 五、發明說明（30) 號之位準轉換電路之給山^ 路，防止其位準轉換二設置電容元件和問鎖電 號，並且，在電源;位準之功率切斷用致能訊 作被禁止》 中，可以防止内。卩電源電壓生成動 此外’還可以藉由在該問鎖電路之下一段，配 源投入用檢測訊號和閃鎖電路之輸出訊號之邏輯閘 可不對-般動作時之模式設定帶來不良影響， 投入時確貫將功率切斷用致能訊號保持在非 [實施形態2 ] … 圖3係概略地顯示按照本發明之實施形態2之 ;部之構：之示意圖。在圖3中，内部電壓產生電路係包 3 .反相益電路15，係接受位準轉換電路960之輸出訊 號；以及，P通道MOS電晶體17，係在反相器電路15之°輸出 訊號ZPCUTe成為L位準時導通，而使得周邊電源線969 至外部電源電壓EXVDD位準。 、位準轉換電路960係具有相同於前面圖j所示構造之構 ^ 、准持來自控制用電路904之功率切斷用訊號PCUT之邏 輯位準，轉換其振幅，生成Η位準為外部電源電壓位準之 功率切斷用致能訊號PCUTe。來自該位準轉換電路96〇之功 率切斷用致能訊號PCUTe，係施加至定電流源95〇等。此 外，在泫位準轉換電路9 6 0，可以不設置閂鎖電路和電容 圖4係顯示圖3所示之内部電壓產生部之動作之時序圖。 91117297.ptd 第35頁 557564
以下’參照圖4，就圖q於- 說明。 固3所不之内部電壓產生部之動作進行 在投入外部電源電壓Fx 圖1所示之節點ND1佯# 才，於位準轉換電路96〇，在 電壓位準之電= = 也電壓位準或者是接近該接地 之曙e係成為Η位二2換電麵所輸出 定為L位準，M0S電日715所輸出之訊號ZPCUTe係設 邊雷满物Λ千 係成為0N(導通）狀態。因此，周 遺電源線9 6 9係電連接在外邱雷 n 係成為電源電壓EfVD^電源即點上’周邊電源電麼 動：二3制用·電路904係以該外部電源電壓EXVDD，作為 # A，i‘7、電壓，進行動作，設定功率切斷用訊號PCUT， 1所'!:態之L位準。接著，在該位準轉換電路960，圖 J ^ ,電晶體ΝζΠ係成為ON(導通）狀態，M0S電晶體 電壓txvi)HFi截1止）狀態’該節點ND1係充電至外部電源 電紅DD位準’功率切斷用致能訊號PCUTe係設定為L位 準。 在设定該功率切斷用致能訊號pcuTe成為l位準時，定電 流源9 50係穩定地產生電流，並且，接受該定電流之基準 電壓產生電路和内部電源電路，係進行内部電壓產生動 作。 在内部電壓產生時，當功率切斷用致能訊號PCUTe設定 成為L位準時’則反相器15之輸出訊號ZPCUTe係成為Η位 準’ M0S電晶體1 7係維持〇Ff (截止）狀態。因此，周邊電源 電壓Vddp係由外部電源節點呈分離，藉由周邊電源電路，
91117297.ptd 第36頁 557564 五、發明說明（32) 而設定成為既定之位準 此外，在設定深度功率降低模，拄 y ^ 所輸出之功率切斷用訊號PCUT係成為立$轉換電路960 輪出訊號ZPCUTe係成為L位準，M〇s電曰體’ /相器】5之 通)狀態。在該狀態下，控制用電路:：1 接7 = _ 此，特別無問題發生。 心/頁進仃動作’因 正所敘述的，如果按照本發明之實施形 ：則在外部電源電壓EXVDD之投入時，位準轉換f @ > J部系成為不定狀態，其電-位準呈/起轉 ί能訊號眼之電壓位準係上*，在初期設定 成為接近設定深度功率降低模式之狀態之情況下， :周邊電源線9 6 9a耦合在外部電源節點上。藉此而使得控 ，電路9 0 4，以外部電源電壓，作為動作用電源電壓，二 仃動作，，初期設定功率切斷用訊號PCUT，成為L位 祐。因f ’能夠在初期，正確地設定位準轉換電路96〇， =且’還可以維持功率切斷用致能訊號PCUTe在非活性狀 之接地電壓位準。 可以藉此而禁止由於電源投入時之功率切斷用致能訊號 CUTe之電壓位準之上升所造成之内部電源電壓產生動作 之停滯’並且’能夠在電源投入後，穩定且確實地生成内 部電壓。 [實施形態3 ] 圖5係概略地顯示按照本發明之實施形態3之内部電壓產 第37頁 91117297.pld 557564 五、發明說明（33) 生電路之構造之示意圖。在圖5中，功率切斷用致能訊號 pcujt^係並無施加至設定周邊電源電壓Vddp之電路部分。 也就是說，功率切斷用致能訊號PCUTe係施加至生成高電 壓用之基準電壓訐6；^之基準電壓產生電路951以及生 列電源電壓用之基準電壓Vref s之基準電壓產生電路953， 基準電壓產生電路952係即使是在深度功率降低模式時， 也按照來自定電流源9 50之定電流，而生成基準電壓 在周邊電源電路956 ’待機電源電路956b，係即使 疋4冰度功率降低模式，也進行動作，按照基準電壓 '二P和>周邊電源線上之電壓，而生成周邊電源電壓 Vddp ’施加至控制用電路9〇4。 Q,R^ =面，在陣列電源電路957，對於待機電源電路 7加功率切斷用致能訊號PCUTe。主動電源電路 (aCT)h、、係在深度功率降低模式時，使得活化訊號 ，’、、活性狀怨，同時，維持非活性狀態。 « $9 δ/功率切斷用致能訊號PCUTe係施加至負電壓產生 南電壓產生電路955、單元板電壓產生電路 牙預充電電壓產生電路959。 準=產ί ΐ :二=機：係到周邊電源電壓VddP之基
VddP，並且，殘留之’生成周邊電源電壓 時，停止其電壓產生ίΐΡ’係在深度功率降低模式 控制用電路9〇4係接受周邊電源電壓vddp，作為動作 用
91117297.ptd 第38頁 557564 、發明說明（34) 電源電塵進行動作，按照來自外部之指令 斷用訊號PCUT。位準轉換電路96〇，係 生成功率切 電路9 04之功率切斷用訊號PCUT 轉m :制用 用致能訊獅e。功率切斷用訊號4 === 能訊號PCUTe、其邏輯位準係相同。 力丰切斷用致 認為是在投入外部電源電壓Εχνΐ) 之内部節點之電屢位準成為不定狀態電糊〇 電壓位準之功率切斷用致能訊號代仏之狀能成不穩曰疋之 該狀態下，也隨著投入外部電源電壓exvdd 7 j = f 流源9 5 0和基準電壓產生電路9 5 2 侍疋電 能訊號PCUTe進行動J生=^獨厂立於該功率切斷用致 動作，1 Λϋ電壓EXVDD ’作為動作用電源電壓進行 ί按，而生成周邊電源電議”
Vddp;:: Γ壓_之投入而生成周邊電源電壓 於初期設定控制用電路9 0 4所輸出之功至+77邮田 訊號PCUT成為丨办唯^ ㈠所％出之功率切斷用 此，在位準ί:/ 且’其反轉訊號係成為11位準。因 n⑴之電對於内部節點(圖1之節點酬和 PCUTe，丰進仃初期化，設定功率切斷用致能訊號 战為L位準。 可以藉此 致能產生內^以便於即使是在殘留之電壓產生部，也能夠 藉此而防卩電壓之電路，而正確地生成内部電壓。可以 穩定之内部ΐ於電源電壓投入時之位準轉換電路960之不 [變化例]大態所造成之内部電壓產生動作之停滞。 557564 五、發明說明（35) 圖6係概略地顯示本發明之實施形態3之變化例 示意圖。在圖6中，利用周邊電源電壓Vddp而作之構造之 電源電壓之電路，係被分割成為用以設定深度功‘、、^作用 式之DPD控制t路24、纟他之位址解碼器以及+降低模 遠擇電路等之周邊電路26 控制電路係包含-早元 路，係對於指令CMD，進行解碼；以及，正反器.列如電 (flip-flop)，係在該指令解碼電路之輸出用ς 度功率降低模式登錄時進行重設，並且， ^4不深 降低模式之解除時，進行重設。 ？日弋冰度功率 =該DPD控制電路24設置DpD電源電路2q =邊：：26配置周邊電源電路22。該周邊電源電路22 = 二待機電源電路22a，在待機時補償漏電流；，" I 動電源電路22b，在主動週期時，藉由 主 ^成周邊電源電壓。對於該待機電源電路、;區動力而 率切斷用致能訊號PCUTe。 ” a施加功 基ΐϊίΓ::二電路20和周邊電源電路22，施加來自 吞早電麼產生電路952之基準雷厭ν ^ 、 也加木自 生電路952和DPD電源電路2〇 ;e = S準電壓產 能訊號PCUTe而進行動作。 厶吊獨立於功率切斷用致 降低模式之所需要下’僅使得關係到深度功率 且’在關係到；：：：：：:：經常進行動作，並 式時，停止電源電屢之供違電路26，於深度功率降低模 中，DPD控制電路24 ,係在〜P使是在該圖6所示之構造 X 外部電源電壓EXVDD而使得 91117297.ptd 第40頁 557564 五、發明說明（36) DPD電源電路20所輸出之周邊電源電壓”化呈穩定化時， 於初期設定功率切斷用訊號PCUT成為L位準，^且，設定 其反轉訊號也成為L位準。因此，接受功率切斷用訊號 PCUT之位準轉換電路，係設定其内部節點成為初期狀~態， 並且，設定功率切斷用致能訊號PCUTe成為L位準。可二藉 此而使得周邊電源電路之待機電源電路22a，生成周邊電 源電壓Vddp。 此外，即使是在產生其他陣列電源電壓和負電壓等之内 部電壓之電路部分上，功率切斷用致能訊號％1|7^，係在 DPD電源電路20所輸出之周邊電源電壓Vddp呈穩定化時， 設定在L位準，因此，能夠確實地生成既定之内部電壓。 正如以上所敘述的，按照本發明之實施形態3的話，則 可以對於關係到深度功率降低模式之電路經常施加電源、$ 壓，而進行動作，並且，即使是在投入外部電源電壓時 也可以在初期，設定該功率切斷用訊號成為L位準， 且，設定功率切斷用致能訊號PCUTe成為L位準。可，、，# 丁 j以藉此 而能夠確實地產生内部電塵’可以防止停止内部電I產生 之停滯狀態，並且，還能夠穩定地生成内部電壓。 [實施形態4] 圖7係概略地顯示按照本發明之實施形態4之内部電壓產 生電路之構造之示意圖。該圖7所示之内部電壓產生電 路，係以下方面，不同於圖5所示之内部電壓產生電路。 也就是說，也對於定電流源950以及生成周邊用之基準電 壓Vrefp之基準電壓產生電路952 ’施加功率切斷用致能气
557564 五、發明說明（37) 號PCUTe。在該基準電壓產生電路9 52之輸出節點和外部電 源節點間’連接在其閘極接受功率切斷用致能訊號pcUTe 之N通道MOS電晶體30。該N通道m〇S電晶體30係低臨限電壓 Vthn之MOS電晶體。 在位準轉換電路960，於電源投入時，其内部狀態係成 為不穩定’並且，在功率切斷用致能訊號pcuTe成為高位 準時，MOS電晶體30係成為on(導通）狀態。特別是在功率 切斷用致能訊號PCUTe設定成為外部電源電壓以^!^位準之 狀態下，該M0S電晶體30係成為強烈之0N(導通）狀態，基 準電壓Vref p係定位在EXVDD-Vthn之電壓位準。因此，按 照該M0S電晶體30所供應之電壓，而在周邊電源電路956 中，致能待機電源電路，生成周邊電源電壓Vddp。在生成 泫周邊電源電壓Vddp時，來自控制用電路9〇4之功率切斷 用訊號PCUT及其反轉訊號，係分別成為L位準和H位準，在 初期設定位準轉換電路960，並且，確實地設定其所輸出 之功率切斷用致能訊號PCUTe，成為L位準。 可以藉由使得M0S電晶體30之臨限電壓vthn變得非常 小’而確實地設定基準電壓Vrefp之電壓位準，成為配人 功率切斷用致能訊號PCUTe電壓位準之電壓位準，並且: 還可以生成周邊電源電壓Vddp。在該狀態不，功率切 致能訊號PCUTe之電壓位準，係即使是在低於外部 壓EXVDD位準之狀態下而設定周邊電源電壓Vddp之電壓'位 準成為高於控制用電路等之構成要素之M〇s電晶體之臨 電壓之電壓位準時，則可以致能控制用電路904，而設定 557564 五、發明說明（38) 功率切斷用訊號PCUT，成為L位準。此外，在該狀態下， 如果用以對於位準轉換電路9 β 〇生成互補用訊號之反相器 (圖1之反相器I V 1 )之輸出用訊號成為位準轉換電路9 6 〇之 内部節點放電用之MOS電晶體（圖1所示之m〇s電晶體NQ1)之 限電壓以上之電壓位準的話，則可以設定該圖1所示之 MOS電晶體NQ1成為on(導通）狀態，設定圖1所示之位準轉 換電路9 6 0之内部節點〇 0成為接地電壓位準，設定節點 ND1成為外部電源電壓EXVDD位準，並且，還能夠確實地保 持功率切斷用致能訊號PCUTe在接地電壓位準。
BB 在設定功率切斷用致能訊號PCUTe成為L位準時，M〇s電 體30係成為OFF(截止）狀態，藉由基準電壓產生電路 952，而生成既定之電壓位準之基準電壓Vrefp。 [變化例] 圖8係顯示本發明之實施形態4之變化例之構造之示意 圖。在圖8中/為了取代圖7所示之N通道M〇s電晶體3〇，因 此，設置接受功率切斷用致能訊號pcuTe之反相器32以及 按照該反相器32之輸出用訊號而將基準電壓產生電路 之輸出用節點耦合在外部電源節點上之p通道M〇s電曰曰 34。對於反相器32，施加作為動作用電源電壓之 電壓EXVDD。該圖8所示之内部電壓產生電路之其他原 係相同於圖7所示之内部電壓產生電路之構造。 定電流源9 5 0和基準電壓產峰雷收Q ς 9 田鉍处％啫ργπτ +电&屋生電路952，係配合功率切斷 用致此汛號PCUTe，而在深度功率降低模式時停止 作。周邊電源電路956，係按照該基準電壓產生電路二之
91117297.ptd 第43頁 557564 五、發明說明（39) 輸出用節點之電壓Vrefp，而生成周邊電源電壓 因此，在投入外部電源電壓以01)時，功率切斷用致能 釩唬PCUTe之電壓位準，係在由於位準轉換電路96〇之内部 喊點之不穩定狀態而導致上升之狀態下，可以藉由反相器 32，而設定MOS電晶體34成為〇N(導通）狀態，並且，還可 以設定基準電壓Vrefp，成為外部電源電壓EXVDD位準。可 以藉由利用比例電路而構成該反相器32，設定其輸入用邏 輯臨限值，成為非常低之電壓位準，以便於即使功率切斷 用致能訊號PCUTe成為中間電壓位準，也能夠確實地設定 該基準電壓Vrefp，成為外部電源電壓EXVDD位準，而生 周邊電源電壓Vddp。 在功率切斷用致能訊號PCUTe成為低位準時，反相器“ 多輸出訊號係可以成為外部電源電壓£〇1)1)位準，實地 +電晶體34成為0FF(截止）狀態。因此，能夠在該狀 ::二精由定電流源9 50和基準電壓產生電路952 地生成基準電壓Vrefp。 正::二上所敘述的’如果按照本發明之實 :之深ΓΓ降低模式時，停止定電流源和各 個之基準電壓產生電路^ PCIHe，而驅動用以生成W乍邊雷按=力率切斷用致能訊號 ^ α θ 了應於外部電源電壓之電壓位準， 听扩^日:Ϊ Ϊ Ϊ斷用致能訊號Μ.之電壓位準於電 f杈入日守成為局位準，周邊電源電路956係也 邊電源電壓V d d ρ，解除位準n ϋ φ ·、 成周 旱轉換電路之不穩定狀態。可以 557564 五、發明說明（40) 藉此，以便於能夠防止由於電源投入時之位準轉換電路之 内部節點之不穩定狀態所造成之内部電壓產生之停滯，穩 定地生成内部電麈。 [實施形態5 ] 圖9係概略地顯示按照本發明之實施形態5之内·部電壓產 生電路之要部構造之示意圖。在圖9中，内部電壓產生電 路係包含：電源投入用檢測電路4 〇，檢測外部電源電壓 EXVDD之投入；以及AND電路42，接受電源投入用檢測電路 40之輸出訊號por和位準轉換電路96〇之輸出訊號pcuTef。 由該AND電路42，生成功率切斷用致能訊號PCuTe。AND電 路42 ’係接受外部電源電壓exvdd作為動作用電源電壓。 圖1 0係顯示圖9所示之電路動作之訊號波形圖。以下，參 照圖1 0，就圖9所示之電路動作簡單地進行說明。 就投入外部電源電壓EXVDD而在位準轉換電路96〇中之其 内部狀態變得不穩定並且其輸出用訊號pcUTef上升至中 電壓位準之狀態進行考量。即使是在該狀態下，電源二 用檢測電路40之輸出訊號POR係維持在[位準，由AND 42所輸出之功率切斷用致能訊號pc{JTe係維持在l位 ^ 此而按照來自定電流源95G之定電流，生成各個雷精 壓。在產生周邊電源電愿Vddp時，設定來自控制σ 904之功率切斷用訊號PCUT成為[位準， 電路 之電壓位準也上升。 ’其反轉訊號 在功率切斷用訊號PCUT之反轉訊號之電壓位 並且’在位準轉換電路960中’用以驅動内部節點(圖广之
557564 發明說明（41) 五 節f^DO)之M0S電晶體（圖丨之肋3電晶體NQ1)成為〇N(導通） 狀態時，該位準轉換電路96 0之輸出訊號PCUTef係成為^位 準。在該時間點，即使電源投入用檢測電路4〇之輸出訊號 P0R成為Η位準，位準轉換電路96 0之輸出訊號pcUTef係也 成為L位準，來自AND電路42之功率切斷用致能訊號？(；：1|丁6 係=持在L位準。可以藉此而使得位準轉換電路96〇，在電 源杈入時成為不穩定狀態，其輸出訊號pcuTe之電壓位準 ，上升，能夠確實地產生内部電壓，並且，還可以防止内 4電壓產生之停滯。 此，，在電源投入用檢測電路4〇之輸出訊號p〇R成為Η位 t間，係可以配合在初期確實地設定該位準轉換電路 96〇之時間，而設定成為適當值。 电峪 維Π鈐在該圖9所示之構造中，如果是位準轉換電路96〇 致能訊?#:PCU?力之率二斷用訊號PCUT和所輸出之功率切斷用 造的^〜，e邏輯位準而進行其訊號振幅之轉換之構 則其構造係可以為任意之構造。 構 話，二t Γ說明的，如果按照本發明之實施形態5的 之輸出訊號以;:檢in:斷用致能訊號之位準轉換電路 號，而生成功率切斷壓投入之電源投入用檢測訊 源投入時，即使位準大能訊號，並且，還能夠確實在電 升，也可以將功率切2電路之輸出訊號之電壓位準呈上 生成内部電壓，而且用致能訊號PCUTe，固定在L位準而 [實施形態6 ] ’還能夠防止内部電壓產生之停滯。
91117297.ptd 第46頁 557564 五、發明說明（42) 圖11係概略地顯示按照本發明之實施形態6之内部電壓 產生電路之構造之示意圖。在該圖11所示之内部電壓產生 電路中，設置：模式設定電路5 〇，用以設定外部電源電壓 EXVDD成為2.5V或3.3V ;以及，AND電路52，接受來自模式 設定電路50所輸出之模式設定用訊號Μ0Ι)2· 5以及來自位準 轉換電路9 6 0之功率切斷用致能訊號PCUTe。該…])電路52 之輸出訊號，係施加至定電流源9 5 〇、基準電壓產生電路 952和周邊電源電路956中之所包含之待機電源電路g56b。 該圖1 1所示之内部電壓產生電路之其他構造，係相同於圖 5所示之内部電壓產生電路之構造，在相對應之部分上， 附加相同之參考用元件編號，省略其詳細說明。 作為該半導體記憶裝置之介面，係有使用丨· 系介面之 狀態，並且，作為外部電源電壓EXVDD，係有使用2· 5V之 狀悲以及使用3· 3V之狀態。在外部電源電壓exvdd為3V 之狀態下，周邊電源電路95 6係進行降壓動作，而生成既 定電壓位準之周邊電源電壓Vddp。另一方面，在該外部電 源電壓EXVDD為2· 5V之狀態下，使用外部電源電壓， 作為周邊電源電壓Vddp。在使用外部電源電壓EXVDD而作 為周邊電源電壓Vddp之狀態下，於外部電源電壓投入時， 也呈無關於功率切斷用致能訊號PCUTe之狀雜下，峰成η 邊電源電壓Vddp。 ° 因此，即使是在使用外部電源電壓EXVDD而作為周邊電 源電壓Vddp之狀態下’也藉由模式設定電路5〇，而設定模 式設定用訊號MOD2.5在Η位準。藉由AND電路52，以便於按
五、發明說明（43) 照功率切斷用致能訊號PCUTe ’而使得定電流源95〇，也 該深度功率降低模式時’停止其定電流產生動作。同樣 地’即使是對於生成周邊電源電壓用之基準電壓矸以^之 基準電壓產生電路952，也按照接受功率切斷用致能訊號 PCUTe之AND電路52之輸出訊號’在深度功率降低模式 停止其基準電壓產生動作。 另 在外部電源電壓EXVDD為3· 3V之狀態下 方面 v 71入恐 Γ ， 猎 由模式設定電路50，而設定模式設定用訊號肋])2.5在1^位 準。在該狀態f，由於AND電路52之輸出訊號係固定在 準，因政匕，定電流源950和基準電屢產生電路952，係 是在深度功率降低模式時也進行動作。藉此，以便於使 按照來自外部之指令CMD而生成功率切斷用訊號pcuT之护 制用電路904 ’即使是在深度功率降低模式時也進： 作0 在周邊電源電路956中，施加模式設定用訊號M〇D2 5至 待機電源電路95 6b。也就是說，# M > •至 s μ 在模式設定用訊號MOD2.5 νΐϊρ Λ ^ V Λ11 ^EXVDD ^ t t μ 源:待 定該Λ進雷厭v f 、、狀心下，於主動電源電路956a設 位準二電严仅iT I，成為對應於外部電源電壓EXVDD電壓 由卜部電源節點供應電流至周邊電源線/電源駆動力而 即使是對於該基準電壓產生 用訊號_2 5，可以在電路952，也施加模式設定 • 了 乂在使用外部電源電壓EXVDD而作為周 557564 五、發明說明（44) 邊電源電壓之狀態下，使用外部電源電壓㈣⑽作為基準 電壓Vrefp。 此外’即使是在周邊電源電路9 5 6之主動電源電路956& 中，也可以按照模式設^用訊號MQD2.5，呈選擇性地配置 連接周邊電源線和外部電源節點之轉換用電晶體。 -圖1 2係顯示圖11所示之模式設定電路5 〇之構造之一 不意圖。在圖1 2中，模式設定電路5〇係包含：高電阻之 T驅動用元件50b，連接在鮮墊5〇a所麵合之節點NDi〇和接 地用即點間；反相器50d ’反轉節點腿〇之電壓之邏輯位 ^ ’而進行輸出；反相器50e ’反轉反相器5〇d之輸出訊 $ ’而生成模式設^用訊細D2. 5 ;以及N通細 5〇c ’在反相器50d之輸出用訊號_位準時進行導通，並 且，在導通時保持節點ND1 0在接地用電壓位準上。
例如在外部電源電壓EXVDD為2. 5V ίΓ/Γ::.為周邊電源電壓Vddp之狀二U二 ^ 1 ' 〇n 1 ng W1 re)而連接在接受外部電源電壓之電 源^子t。在該狀態下，電源驅動用元件5〇b係高電阻之 揮作為下拉70件之功能，因此’節點ndi 〇係在電 ^5^ 設定為外部電源電壓EXVDD位準。因此，反相 之訊號係成為L位準，結果，設定來自反相器 单/ 疋用訊號㈣02·5，成為外部電源電壓EXVDD位 ί器下’職電晶體5〇C，係在㈣，接受來自反 相e50d之L位準訊號成為在〇FF(截止）狀態。 另一方面，例如在外部電源電壓以仰1)為337並且對於 91117297.ptd 第49頁 55^564 ____ 五、發明說明（45) 外部電源電壓進行降壓而生成周邊電源電壓”“之狀態 下，並無對於該銲墊50a，進行接$(b〇nding)。在該狀態 下’藉由電源驅動用元件5 0 b而防止節點n D1 〇之電壓位準 之浮起，接著，反相器5 0 d係按照該節點nd 1 〇之電壓位 準，而輸出Η位準之訊號，驅動MOS電晶體5〇c成為ON(導 大態。因此，藉由該反相器5〇d和M0S電晶體50c，而使 得節點ND1 0 ’保持在接地用電壓位準。反相器5〇e係反轉 該反相器50d之輸出訊號，而生成H位準之模式設定用訊號 M0D2· 5。 也就是說，在外部電源電壓EXVDD為3. 3V並且對於該外 電源電壓EXVDD進行降壓而生成周邊電源電壓vddp之狀 態下，模式設定用訊號M0D2· 5係設定為L位準。另一方 面，例如在外部電源電壓EXVDD為2· 5V並且使用該外部電 源電壓EXVDD而作為周邊電源電壓Vddp之狀態下，模式設 定用訊號M0D2· 5係設定為Η位準。 此外，在圖1 2中，藉由對於銲墊5 〇 a而選擇性地形成打 線，以便於生成模式設定用訊&m〇D2· 5。但是，該模式設 定用訊號M0D2· 5，係可以藉由金屬罩幕配線，而設定在外 部電源電壓E X V D D位準或接地用電壓位準上。 此外’可以使用能夠藉由雷射等之能量射線而進行熔斷 之連接用元件’來取代電源驅動用元件50b。在使用該連 接用元件之狀態下，於電源節點和節點ND1 〇間，連接該連 接用元件。此外，還配置並聯於仰3電晶體5〇c並且在閘極 接受重設訊號之N通道M0S電晶體。該重設訊號，係在電源
91]17297.ptd 第50頁 557564 五、發明說明（46) 投入時或者系統重設時，成 的話，則節點ND10係保持在[位。如果熔斷連接用元件 2· 5係也成為L位準。在連接’模式設定用訊號MOD ND10係藉由連接用元件而保持呈非熔斷狀態時，節點 訊號M0D2. 5，成為H位準。 準，設定模式設定用 圖1 3係顯示圖！}所示之待機電 之示意圖。在圖13中，待媸+硌956b之構造之一例 ΜΠςφ θ Mfi7 ' T待機電源電路956b係包含：ν通道 M0S電晶體67，連接在比較肖電路96 Ν通道 地節點Μ，並1，在#閉極透 源即點和接 用訊號MOD2.5 ;Ρ通道M〇s電晶 模式設定 和比鮫用雷狹QRR +认山 日肢69連接在外部電源節點 和比車乂用電路965之輸出用節點間，並且 反相器68之輸出訊辦·以芬p、s 你一「甲位接文 °扎就，以及P通道M0S電晶體966，連接龙 外部電源節點和周邊電源線9㈣，並且，在 比較用電路965之輸出訊號。反相器68， ^ = 電壓EXVDD作為動作用電源電壓。 卜P電源 在顯示模式設定用訊號M0D2. 5成為H位準而外部電 ^EXVDD成為2· 5V之狀態下，M0S電晶體67係成為〇FF狀 態，M0S電曰晶體69係成為ON狀態，比較用電路965之輸出節 點、也就是電源驅動用M0S電晶體9 6 6之閘極，係設定為外 部電源電壓EXVDD位準。因此，M0S電晶體966係經常設定 為OFF狀態。此外，比較用電路9 6 5之M0S電晶體67係成為 OFF狀態，維持在非活性狀態。在外部電源電壓exdd為' 2 · 5 V時，周邊電源線9 6 9係透過金屬配線7 0，而連接在外 部電源節點上。 91117297.ptd 第51頁 五、發明說明（47) ^ ^ ^ ^在顯不杈式設定用訊號M0D2. 5設定為l位準 而外部電源電壓EXVDD成為3. 3V之壯能丁 Φ為^丰 成為ON狀‘態，M0S電晶體69係 ^ ’ =晶體67係 源電壓模式中，並盔带此么居…、 狀心。因此，在該電 按照周邊電源電細線 體966之閘極電/ ，而調細S電晶 此外，藉由金屬配線70，而? 源線之連接。嗲金屬配靖7n進仃外部電源節點和周邊電 . μ。屬配、、泉70 ’係配合在切割作鞏中夕张佔 但是，：：源電壓之電壓!!準，#由罩幕配線而形成的。 在閘極接^ ^外部電源節點和周邊電源線969間，配置 電晶體式以用訊細D2· 5之反轉訊號之Ρ通道觀 設ίΚί=?56:主動電源電路956a係獨立於模式 vrefp ’而u由外部電、;周邊供電雍源電壓Vddp和基準電壓 這個传由Λ 供應電流至周邊電源線969。 該配ΪΪΪ:ίί形成金屬配線?°之狀態Τ，也防止由於 電壓呈降低成之主動週期時之周邊電源線969之電源 寬，配線ί。但是：該金屬配線7°之線寬係非常 夠供應充分二：^吊小二並且’即使是在主動週期時也能 動電源電:之電流之狀態了 ’於該周邊電源電路956，主 位準’，、而係也可以設定模式設定用訊號_2. 5，成為η 下，設定ί，在顯示外部電源電壓EXVDD為2. 5V之狀態 °疋為不能動作狀態。 此外，在周邊電源電路956，主動電源電路956a，係在 557564 五、發明說明（48) 無關於電源電壓位準而按照周邊電源線之電麼 :夕卜部：源電魏D之電廛位準而改變周邊電源電壓之 電壓位準之狀態下，使得基進雷 用訊號議.5，而改變其’按照模式設定 正如以上所敛述的’如果按照本發明之實施形態6的 话，則按照是否使用外部電源電壓而作為周邊電源電壓， : = 擇性地在深度功率降低模式時，使得關係到周 1電源*壓之電路部分’維持在活性狀態，即使是在使用 外部電源電壓而作為周邊電源電壓之狀態以及對 源電壓進行降壓而生成周邊電源電壓之狀態之任何一種狀 態下，也在外部電源電壓投入時，按照外部電源電壓，而 生成周邊電源電壓。因& ’即使例如功率切斷用致能訊號 PCUTe由於位準轉換電路96〇之不穩定狀態而使得其電壓位 準呈上升，功率切斷用訊號係也藉由接受該周邊電源電 壓Vddp之控制用電路而確實地設定在L位準，設定功率切 斷用致能訊號PCUTe在L位準，因此，能夠確實地防止内部 電壓產生之彳τ滞，確實地生成内部電厣。 [實施形態7] 圖1 4係概略地顯示按照本發明之實施形態7之内部電壓 產生電路之構造之示意圖。在該圖14中，内部電壓產生電 路係包含：N通道M0S電晶體75，響應功率切斷用致能訊號 PCUTe，而設定基準電壓產生電路953所輸出之基準電壓 Vref s在接地用電壓位準上；以及穩定化檢測電路8〇，按
557564 五、發明說明（49) 肤5亥基準電壓產生電路953所生成之參考用電壓和基 準電壓Vrefs，而檢測基準電MVref是否成為穩定化。 忒穩定化檢測電路80，係在功率切斷用致能訊號pcUTe 成為Η位準之深度功率降低模式間，將其輸出用訊號 SLI VE，固定在Η位準上。在功率切斷用致能訊號pcuTe成 為L位準時，該穩定化檢測電路8〇，係按照基準電壓Vrefs 和參考用電壓VerfO之電壓關係，而生成單觸發之脈 號。 該穩定化檢測電路8 0之輸出訊號，係施加至基準電壓產 生電路951〜953，在該訊號讥丨^之活化性期間，增大在 這些基準電壓產生電路951〜953中之所包含之類比緩衝器 之電源驅動能力，以高速度而致能基準電壓Vref s、p 和 V r e f d o 定電流源950，係也在深度功率降低模式中進行動作以 供應定電流。這俩係由於控制用電路9〇4必須消耗周邊電 源電壓Vddp而按照來自外部之指令CMD來使得功率切 訊號PCUT成為非活化之緣故。 在投入外部電源電壓EXVDD時，可以按照穩定化檢測電 路80之輸出訊號SLIVE，而增大用以產生基準電壓之類比 緩衝器之電源驅動力，以高速度來致能基準電壓v Vrefp 和Vrefs 〇 此外，即使是在解除深度功率降低模式時， 周邊電源電壓Vddp ’也能夠按照該穩定化檢測電路8〇之輸 出訊號SLIVE，而以高速度，來致能殘留之基準電壓
557564
:v，refs之電壓位準。在該狀態下’在深度功率降低模式 、 生周邊電源電壓Vddp，並且，在解除該深庚-、 低模式時，增大在基準電壓產生電路952中之類比又緩"衝^ 之1作電流。但是，在產生該周邊電源電壓用之基準電益壓 V:”P之基準電壓產生電路952中，可以僅在投入;卜 電壓時和解除深度功率降低模式時，使用相同之控制電’、 =j而增大類比緩衝器之動作電流，減低其控制電路之規 T夫 該圖14所示之内部電壓產生電路之其他構造，係相同於 圖1 1所示之前面之實施形態，在相對應之部分上，附加相 同之參考用元件編號，省略其詳細說明。 圖15係顯不圖14所示之基準電壓產生電路95ι和“^之構 造之不意圖。由於這些基準電壓產生電路951和953係具有 相同之構造，因此，在圖丨5中，呈代表性地顯示作為&準 電壓產生電路100之這些基準電壓產生電路951和953。 在圖15中，基準電壓產生電路1〇〇係包含：參考用電壓 生成電路102，按照來自定電流源95〇之定電流（偏電壓 VBIASj，而生成參考用電壓Vref〇 ;以及類比緩衝器1〇4， 對於夢考用電壓產生電路1〇2之輸出訊號，進行緩衝處 理，而生成基準電壓Vref。 參考用電壓產生電路1〇2係包含··定電流源1〇2a，連接 在外部電源節點和節點ND20間；以及MOS電晶體l〇2b和電 阻元件1 02c，呈串聯地連接在節點ND2〇和接地用節點間。 在MOS電晶體1 02b之非導通時，由節點抑2〇而分離電阻元
91117297.ptd 第55頁 557564 五、發明說明（51) 件 102c 疋電流源1 0 2 a係包含按照來自定電流源之定電流而供應 一定大小之定電流之P通道MOS電晶體。在圖1 5中，顯示^ 定電流源電晶體按照來自定電流源9 5 〇之偏電壓VB丨AS，而 调整驅動用電流。該定電流源丨〇 2 a之構造係任意之構造， 可以成為供應對應於定電流源9 5 〇所供應之定電流之電流 之構造。 MOS電晶體1 〇2b，係在其閘極接受功率切斷用致能訊號 PCUTe。簽考用電壓VrefO係藉由定電流電路1〇2a所供應之 定電流和電阻元件l〇2c之電阻值而決定。為了減低其消耗 電流’因此，使得該定電流電路丨〇 2 a之驅動電流變小，並 且，還使得電阻元件l〇2c之電阻值變得非常大。所以，節 點ND20係成為高電阻狀態，該參考用電壓產生電路1〇2之 電源驅動力係變小。 類比緩衝器104係包含：P通道M0S電晶體1〇4a，連接在 外部電源節點和節點ND21間，並且，在其閘極接受功率切 斷用致能訊號PCUTe ; P通道M0S電晶體i〇4b，連接在節點 ND21和印點ND22間，並且，其閘極連接在節點ND22上；p 通道M0S電晶體i〇4c，連接在節點ND21和節點nd23間，並 且其閘極連接在節點ND22上；N通道M0S電晶體1 〇4d，係 連接在節點ND22和節點ND24間，並且，在其閘極接受參考 用々電; N通道M0S電晶體1〇4e，連接在節點〇23和 :尤24間’並且’纟閘極連接在節點ND23上丨定電流源 ，連接在節點ND24和接地用節點間；以及N通道m〇s電
557564 ο 發明說明（52) 晶體104g，連接在節點ND24和接地用節點間，並且，在其 閘極，透過反相器1 〇3 ,而接受訊號SLI VE。由M〇s電晶體 l〇4g之閘極和汲極節點（ND23)，而生成基準電壓矸以。 口該圖15所示之類比緩衝器1〇4，係在功率切斷用致能訊 ，PCUTe成為Η位準時，遮斷其電流導通，所輸出之基準電 壓Vref係成為接地電壓位準。另一方面，在功率切斷用致 ，訊號PCUTe成為L位準時，MOS電晶體i〇4a係成為0N狀 悲’生成配合參考用電壓Vref〇之基準電壓。 訊號SLIVE係在活化時，成為L位準，藉由反相器1〇3 , 而在該訊號SLIVE成為活性狀態時，使得M〇s電晶體1〇切， 成為ON狀態，增大該類比緩衝器1〇4之驅動電流，使得基 準電壓Vref以高速度而致能至既定之電壓位準。 此外，在功率切斷用致能訊號PCUTe成為H位準時，於參 考用電壓產生電路1〇2，M0S電晶體102b係成為〇FF狀態/ 節點ND20係驅動至外部電源電MEXVDD位準。這個係由於 在定電流源9 5 0經常動作之狀態下而遮斷來自定電汽源 102a之電流之放電導通之緣故，此外，即使是在停&止'定電 流源950之定電流產生動作之狀態下，也是在該狀態下， 使得偏電壓VBIAS成為接地電壓位準，M〇s電晶體ι〇2&成為 ON狀態，同樣地，設定節點ND20在外部電源電壓Εχν⑽位 準。 圖16係顯示圖14所示之穩定化檢測電路8〇之構造之示音 圖。在圖16中’穩定化檢測電路80係包含··反相器8〇a， 以參考用電壓VrefO作為動作用電源電壓，並且，。以基準
557564 五、發明說明（53) 電壓Vr e f s作為輸入用訊號；閂鎖電路8 〇b，按照反相器 8 0 a之輸出入訊號，而設定其閂鎖訊號之電壓位準；反相 斋8 0c ’反轉閂鎖電路8〇b之閂鎖用節點ND31之訊號，而生 成訊號SLI VE0 ;以及閘極電路8〇d，接受反相器8〇c之輸出 用訊號SLIVE0和功率切斷用致能訊號代耵6，而生成檢測 用訊號SLI VE。 …反相器80a係包含：p通道M0S電晶體PQ〗〇，按照基準電 壓Vref S，而將參考用電壓Vref s〇傳達至節點;以及n 通道M0S電晶體NQ10，按照基準電壓矸^，而將節點肋3〇 放電至接地電壓位準。該反相器8〇a係按照參考用電壓 kefsO，而在基準電壓Vrefs之電壓位準呈上升 點ND30放電至接地電壓位準。 、即 圖14 ‘厭吝 ，電 &解 系上 &位 :t， 乙就 557564
p使疋在技入外部電源電壓時，首先，使得參考用電壓 V r e f s 0呈穩疋化，接著，藉由類比緩衝器1 〇 4，而使得基 準電壓Vrefs呈穩定化。因此，節點龍3〇之電壓位準，係 在電源投入後’首先按照參考用電壓Vrefs〇，成為^位 準’並且’在基準電壓V refs呈穩定化時，成為l位準。 閂鎖電路8 01)係包含1通道肌3電晶體叫11，連接在節 點ND31和接地郎點間，並且，其閘極連接在節點刪〇上； N通道MOS電晶體NQ14，連接在節點ND32和接地節點間，並 且’在其閘極接受基準電壓Vrefs ; p通道M〇s電晶體 P Q11連接在外σ卩電源卽點和節點N D 31間，並且，其閘極 連接在即點ND32上；ρ通道M0S電晶體Pq12，連接在外部電 源節點和節點ND32間，並且，其閘極連接在節點〇31上； N通道MOS電晶體NQ12，連接在節點ND31和接地節點間，並 且’其閘極連接在節點ND32上；以及N通道MOS電晶體 NQ13，連接在節點ND32和接地節點間，並且，其閘極 在節點ND31上。
MjS電晶體PQii和PQ12，係使得節點〇31和節點nd32中 之尚電位之節點，上拉成為外部電源電壓EXVDD位準。另 一方面，MOS電晶體NQ12和NQ13，係使得節點ND31和節點 ND32之低電位之節點，下拉成為接地電壓位準。節點— Η 和節點ND32，係藉由接受反相器8〇a之輸出訊號和輸入訊 號之MOS電晶體NQ1 1和NQ 1 4，而設定其電壓位準。 ，解除深度功率降低模式時，於節點ND3〇為11位準時， 則節點ND31係成為接地電壓位準，節點〇32係成為外部電
C:\2D-OODE\9MO\91117297.ptd 第59頁 557564 五、發明說明（55) 源電昼EXVDD位準。在解除噗痒 投入後，基準電射模式時或者電源 ^ ^ a, ； ：； ； V n # ^ ^ ^re f s〇 ^ mDD位準。因此電/以位/由，/點ND31成為外部電源電塵 反相器80a之輸出訊號，改 1 ;電路8〇b，而按照 合基準電屢Vrefs是否成：： f鎖狀悲，以便於能夠配 Vrefs。 疋否成為穩疋化，而改變基準電壓 在基準電壓Vrefs呈穩定化時， SLIVE0係成為l位進f w 反相D〇80c之輸出訊號 :成為L位準。在此’反相器8〇 壓，作為動作用電源電壓，訊# s ^外。卩電源電 壓位準之Η位準。 係成為外部電源電 閘極電路8 0 d，係在功率士刀齡田Λ. m Β± , ^ ^ ^ 隹力羊切断用致能訊號PCUTe成為Η位 羊時將其輸出訊號SLIVE：固定在mm ^ 15所顯示的，在類比緩衝器lf)4在上。因此’正如圖 ^ #〇ff ^ g V： Λ 111 ϊ ^<M0S 1 βΘθ 04g ί Λ Λ VVV νf ^80d ^ ^ :出訊 SUVE#雒；fib 成為[準，该閘極電路80d之輸出訊號 相写m *準電壓vrefs成為穩定化時，反 訊號SLIVE0係成為H位準，間極電路_之 輸出成唬SLI VE係再一次地成為H位準。 作^ : 75 ^ ί電路80d係接受外部電源電壓EXVDD，作為動 作用電源電壓，即使是在深度功率降低模式中，也按照功 第60頁 C:\2D-C0DE\91-10\91117297.ptd 557564 五、發明說明（56) 率切斷用致能訊號PCUTe，而保持其輸出訊號SUVE在11位 準。 圖1 7係顯不圖1 6所示之穩定化檢測電路8〇之動作之訊號 波形圖。以下，參照圖〗7，就圖！ 6所示之穩定化檢測電路 之動作，進行說明。 在一般動作模式時，功率切斷用致能訊號？(：111^係成為[ 位準，_在σ玄狀態下’參考用電壓y r e f s 〇係保持在例如2 . 〇 v 之既定之電壓位準上，並且，基準電壓Vrefs係也成為相 同於參考用電壓VrefsO之電壓位準。在該狀態下，反相器 8〇a之輸出節點ND30係接地電壓位準，M〇s電晶體NQ14係成 為ON狀態，MOS電晶體NQ11係成為〇FF狀態，節點肋32係维 持在接地電壓位準。因此，在該狀態下，反相器8〇c之輸 出Λ號SL I VE 0係成為Η位準，結果，閘極電路8 〇 d之輸出訊 號SLrVE係也成為Η位準。 ° 在設定深度功率降低模式（DPD)而致能功率切斷用致 能訊號PCUTe至Η位準時，正如圖17所顯示的，彖考用電壓 VrefsO之電壓位準係上升至外部電源電壓EXV])d位準。另 一方面，基準電壓Vrefs係藉由圓15所示之M〇s電晶體75， 而固定在接地電壓位準上。類比緩衝器1〇4之M〇s電晶體 l〇4a^成為QiF狀態，遮斷電流導通，而成為非活性狀 態0 在基準電壓Vrefs成為L位準時，則在圖16中，反相器 8 0a之節點,ND30之電壓位準，係成A外邱觉％咖广 凡崎外邵電源電壓EXVDD位 準。隨著該節點ND30之電壓位準之较〜 二& 干 < 致此，而使得M0S電晶
557564 五、發明說明（57) 彳0心態’節_31係放電至接地電壓位準。在 忒即‘』ND31驅動至接地電壓位準時， 在 係上拉至外部電源電壓EXVDD位準。 m早 此外，藉由利用該節點ND32之上拉動 ΐ：Ε Λ ΒΓ ί；； ；s〇Q：}：τ：2 - 位進。另反相益8〇C之輸出訊號SLIVEO係成為 位皁另一方面，功率切斷用致能訊號PCUTe係成為Η位 Ϊ低=路8〇'之輸出訊號係維持在Η位準。在深度功率 降低模式間，維持該狀態。 又刀手 f施加解除深度功率降低模式之功率降低模式檢查用 々時，功率切斷用致能訊號PCUTe係成為L位準。此時，曰 訊號SUVE〇係成為U立準，閉極電路_之 日士降低至匕位準。在該檢測用訊號降 J至L位準特，則在類比緩衝器1〇4 (參照圖15)中，咖 電晶體104g係成為〇Ν狀態，增大該類 用電流，按照參考用電壓Vref<?〇，而4=益1U4之動作 Urefs、VrefdT °生成基準電胸
^PCUTe # IV" m1)sV^〇10 2b l ^ ^ 〇^Ν ^ Ϊ " J 用雪愿V f n、臺,4用以致能定電流源）。在該參考 用電綠fs〇達到既定之電麗位準時，則按照該參考用電 第62頁 C:\2D.O0DE\91-10\91117297.ptd 557564 五、發明說明（58) MVrefO ’而生成基準電壓”以。此時，圖14所示之M〇s電 晶體75係已經成為〇FF狀態，藉由類比緩衝器丨〇4，而上升 基準電壓Vrefs (Vref)之電壓位準。隨著該基準電壓 Vrefs之電壓位準之上升，而增大M〇s電晶體NQ1〇之電導， 降低M0S電晶體PQ1 〇之電導。在該基準電壓訐以s超過圖16 所示之M0S電晶體NQ1 〇之臨限電壓時，m〇S電晶體NQ1 〇係成 為導通狀態，降低節點N D 3 0之電壓位準。 在問鎖電路80b中，增加M0S電晶體NQ14之電導，降低節 點ND3 2之電壓位準。在基準電壓Vrefs成為既定之電壓位 準以上時，使得M0S電晶體NQ14之電導大於m〇S電晶體NQ11 之電導，節點ND32係驅動至接地電壓位準，反轉問鎖電路 8 0b之閂鎖狀態。在反轉該閂鎖電路8〇b之閂鎖狀態時，節 點ND32係成為接地電壓位準，節點心31係成為外部電源電 壓EXVDD位準。因此，反相器80c之輸出訊號SUVE〇係成 為Η位準，結果，閘極電路8〇d之輸出訊號su VE係降低 位準。藉此而在類比緩衝器104，使得M〇s電晶體1〇4g成為 OFF狀態，減低類比緩衝器1 〇4之驅動電流量。此時，芙準 電壓Vrefs之電壓位準係可以充分地上升，能夠以高^度 驅動類比緩衝器之輸出用訊號至既定之電壓位準。 在投入外部電源電壓EXVDD時，除了參考用電壓Vrefs〇 由接地電壓位準而上升至既定之電壓位準（例如2 〇v)之方 面外’相同於圖17所示之深度功率降低模式檢查（DpD檢 查用模式）時動作之動作’係在穩定化檢測電路8〇中而進 行。可以藉此，以便於即使是在投入外部電源電壓時
557564 五、發明說明（59) '~*- 能夠以高速度驅動基準電壓Vrefs
Vrefd和Vrefp至穩定 在前述穩定化檢測雷％ ^ ， ..m # r,v f 4 \電路之構造中，使用陣列電源電壓用 ，二皁電i refS和參考用電壓Vref s〇，檢測基準電壓之 二定化。但是’作為用以利用在該穩定化檢測之基準電 壓，係也可以使用其他之電壓。例如可以使用基準電壓 refd。周邊電源電壓用之基準電壓，係即使是在 度功率降低_式時，也必須致能指令接受用之控制電路， 在該深度功率降低模式時，也維持在既定之電壓位準上， 因此，無法使用在該穩定化之檢測上。 正如以上所敘述的，如果按照本發明之實施形態7的 話，則能夠按照既定之基準電壓和相對應之參考用電壓 之電壓關係，而判定基準電壓是否穩定化，並且，可以按 照其判定結果，而調整生成基準電壓之類比緩衝器之動作 用電流’能夠在投入外部電源電壓時或者深度功率降低模 式檢查時’以高速度驅動基準電壓至既定之電壓位準，結 果’能夠以尚速度驅動内部電壓至既定之穩定狀態。 [實施形態8 ] 圖1 8係顯示按照本發明之實施形態8之穩定化檢測電路 8 0之構造之示意圖。在該圖1 8所示之穩定化檢測電路8 q之 構造中’與在閘極接受反相器80a之輸出訊號之M0S電晶體 NQ11呈串聯地，設置透過反相器8〇e而接受功率切斷用致 能訊號PCUTe之N通道M0S電晶體NQ15。該圖18所示之穩定 化檢測電路8 0之其他構造，係相同於圖1 6所示之電路構 11
II Μ f C:\2D-OODE\9MO\91117297.ptd 第64頁 557564 五、發明說明（60) 造’在相對應之部分μ 略其詳細說明。 附加相同之參考用元件編號，省 在該圖1 8所示之穩定化檢 作模式時，功率切斷用私Γ 構造中，於一般動 哭80e之於出ΛΛ ^PCUTe係成為L位準，反相 狀態。參w電二電晶體，5係成為〇N 定之電屋位車卜準電壓矸以5係皆位處在既 ,wnQ ^ ，即點ND30係保持在接地電壓位準上。因
此，MOS電晶體nqi丨係成A〇Fp ,ιλο ^ U 為ON狀態，該M〇S電晶體_係成 節點〇31在11位準係閃鎖成為節點職似位準、 功率降低模式時，功率切斷用致能訊號 P C U 丁 e係成為Η位準，因并，只士抑。π
u . ^ ^ ^ U此反相态8 〇e之輸出訊號係成為L 位準H未度功率降低模式時，基 接地電壓位準之L位準’節點刚。係成為參考用電：成為 ^電Μ壓位準。在該狀態下’即使M〇S電晶體NQU成 為ON狀態，M0S電晶體叫15係也成為_狀態，問鎖電路 30b係严如圖19之訊號波形圊所顯示的，維持該功率切斷 用致^讯號PCUTe致能至η位準前之立即狀態。 在深度功率降低模式時，M〇s電晶體NQ1 為=狀態’該應.電晶體PQ11、PQ12、NQ12和係二 位處在閃鎖狀態’而並無產生貫通狀電流。因此，在該深 度功率降低模式時，能夠減低在閂鎖電路8〇b之貫通狀電 流，可以更加地減低在深度功率降低模式時之消耗電流。 第65頁 C:\2D-OODE\9MO\9lll7297.ptd 557564
pmemf功率降低楔式時，功率切斷用致能訊號 者5’包-Vrefs係成為接地電壓位準，並且，參 兩技係為既定之電壓位準（例如2·ον)，閂鎖 2 爿鎖狀態係發生反轉，節點ND32之電壓位準係 電壓麵位準，因此，反相器8〇c之輸出訊 號S L I V E 0係成為I #進。^r w . ^ΐνΕ,.ΛΐΛ 口此正如鑪圖18所顯示的，可以藉由在閂鎖電路内， 設置與在深度功率降低模式時成為0N狀態之M0S電晶體呈 串聯地並且按照功率切斷用致能訊號而成為0][?1?狀態之㈣s 電晶體，以便於能夠減低在深度功率降低模式時之閂鎖電 路之貫通狀電流，可以減低其消耗電流。 [實施形態9 ] 圖2 0係顯示按照本發明之實施形態9之穩定化檢測電路 80之構造之示意圖。在圖2〇中，於節點ND32和接地用節點 間，相互地設置N通道MOS電晶體NQ1 6和NQ1 7。這些N通道 MOS電晶體NQ1 6和NQ1 7，係在導通時，形成並聯於m〇s雷曰 體N Q1 4之放電導通。圖2 0所示之穩定化檢測電路之其他構 造，係相同於圖1 8所示之穩定化檢測電路之構造，在相對 應之部分上，附加相同之參考用元件編號，省略其詳細說 明。 對於MOS電晶體NQ1 6之閘極，施加基準電壓Vref s，對於 MOS電晶體NQ1 7之閘極，施加指定外部電源電壓EXVDD之電
91117297.ptd 第66頁 557564 五、發明說明（62) 壓位準之模式設定用訊號/M0D2· 5。該模式設定用訊號/ Μ〇D 2. 5係互補於由圖1 2所示之電路而生成之模式設定用訊 號Μ 0 D 2 · 5之机ί虎。也就是說’在設定外部電源電,g χ γ d ρ 成為2 · 5 V之狀悲下以及在於该核式設定用訊號/ % q 2 5設 定為L位準而外部電源電壓EXVDD設定為3· 3V之狀態下，模 式设定用訊號/ Μ 0 D 2 · 5係設定在Η位準上。 基準電壓Vrefs係由接地電壓位準開始而上升其電壓位 準時，節點ND32之深度功率降低模式時之η位準係放電至 接地電壓位準。在該節點ND32之電壓位準超過反相器8〇c 之輸入邏輯臨限值而進行降低時，則反相器8 〇 c之輸出訊 號S L I V E 0係成為Η位準。因此，致能該反相器8 〇 c之輸出訊 號SLIVEO至Η位準之時序（時間），係決定於外部電源電壓 EXVDD。因此，在外部電源電壓EXVDJ)為2· 5V時，設定模"式 設定用訊號/MOD2.5在L位準上，使得MOS電晶體NQ17成^ OFF狀態。節點ND32係僅藉由MOS電晶體NQ14而進行放電。 另一方面，在外部電源電壓EXVDD成為例如3”之狀能 下，設定模式設定用訊號/肋1)2.5在11位準上，藉由M〇f 晶體NQ14和NQ16，而對於該節點ND32，進行放電曰。可以萨 此j以便於即使是外部電源電壓EXVDD成為例如3· Μ之高措 電壓位準’也能夠以高速度而對於節點ND32進行放電，门不 論外部電源電壓EXVDD之電壓位準，可以生成幾乎相同脈 衝幅寬之檢測用訊號SLI VE。結果，不論 E觸之電壓位準，也可以配合基準電壓⑽電之原電電上 準，使得檢測用訊號SLIVE，在既定之期間，成為活化。
557564 五、發明說明（63) 正如以上所敘述的’如果按照本發明之實施形態9的 話，則在檢測基準電壓是否達到既定之電壓位準之檢測用 電路中，可以配合外部電源電壓之電壓位準，而改變問鎖 用節點之放電用電晶體之尺寸（通道長和通道幅寬之比 值），不論外部電源電壓之電壓位準，也可以生成具有幾 乎相同之活化期間之檢測用訊號SL I VE。 、此外，在圖2〇所示之構造中，於外部電源電壓EXVDD成 ，2^5V時和外部電源電壓EXVDI)成為3·3ν時，呈1對2地設 2即點ND 3 2之驅動用電晶體之尺寸。但是，該驅動力之比 1 r糸。二广不是1對2之整數比，也可以設定成為例如1對 nqu，用2個，早位電晶體，以便於構成M0S電晶體 以藉此；〜個之番早：電晶㊃，而構成M0S電晶體即6。可 寿曰匕而貝現驅動力之比值：2對3。 正如以上所說明的，如昭 :’則可以配合外部電源電壓=明之實施形態9的 定化檢測用訊获 n 電&位準，而改變生成穩 外部電源電壓之電壓位準 < R鎖用節點之驅動力，不論 檢測用訊號，增大產生/丄也可以生成既定之時間幅寬之 器之動作用電流。 疋之期間和基準電壓之類比緩衝 此外’在前述實施形離 產生半導體記憶裝置之=a貫施形態9，係就用以穩定地 如果作為半導體記憶裝°卩電源電壓之構造，進行說明。 種之内部電壓並且在係由外邹電源電壓而生成複數 部電壓之峰+ 土 寸疋動作模式η* ^ .^“導體記憶裝置的話，則可以
91117297.ptd 第68頁 电土 <生成之動作模 保式時而具有停止既定之内 557564 五、發明說明（64) 適用本發明。 正如以上所敘述的，如果按照本發明的話，則可以在具 有深度功率降低模式之半導體裝置中，於内部電壓致能 時，確實且高速地產生内部電壓。 【元件編號之說明】 ACT 主 動 週 期 用 指 示 訊 號 ASNT 感 測放 大 器 活 化 電 晶 體 ASPT 感 測 活 化 電 晶 體 BL 位 元 線 BLEQ 位 元 線 致 能 用 指 示 訊 號 ΒΡΕ 位 元 線 致 能 電 路 DPD 深 度 功 率 降 低 模 式 DPDW 深 度 功 率 降 低 模 式 用 解除指示訊號 EXVDD 外部 電 源 電 壓 I VI 反 相 器 I V2 反 相 器 MC I己 憶 體 單 元 M0D2. 5 模 式 δ又 定 訊 號 MQ 1己 憶 體 電 容 器 MT 存 取 用 電 晶 體 NDO Λ/Γ 即 點 ND1 Λ/Γ 即 點 ND2 Λ/Γ 即 點 ND3 Λ/Γ 即 點
91117297.ptd 第69頁 557564 五、發明說明 (65) ND1 0 節點 ND20 節點 ND21 節點 ND22 節點 ND23 節點 ND24 節點 ND30 節點 ND31 閂鎖節點 ND32 節點 NQ1 N通道MOS電晶體 NQ2 N通道MOS電晶體 NQ3 N通道MOS電晶體 NQ4 N通道MOS電晶體 NQ5 N通道MOS電晶體 NQ10 N通道MOS電晶體 NQ1 1 N通道MOS電晶體 NQ12 N通道MOS電晶體 NQ13 N通道MOS電晶體 NQ14 N通道MOS電晶體 NQ15 N通道MOS電晶體 NQ16 N通道MOS電晶體 NQ17 N通道MOS電晶體 PCUT 功率切斷用訊號 PCUTe 功率切斷用致能訊號
91117297.ptd 第70頁 557564
五、發明說明 (66) PCUTef 輸出訊號 POR 輸出訊號 PORs 基準電壓穩定化檢測訊號 PQ1 P通道MOS電晶體 PQ2 P通道M0S電晶體 PQ3 P通道M0S電晶體 PQ4 P通道M0S電晶體 PQ10 P通道M0S電晶體 PQ1 1 P通道M0S電晶體 PQ12 P通道M0S電晶體 SA 感測放大器（s e n s e - a m p 1 i f i e r ) SAN 感測活化訊號 SLI VE 輸出訊號 SLI VEO 輸出訊號 Vbl 位元線預充電 Vbb 負偏電壓 VBIAS 偏電壓 Vcp 單元板電壓 Vddp 周邊電源電壓 Vdds 陣列電源電壓 Vpp 局電壓 Vref 0 參考用電壓 Vref d 基準電壓 Vref p 基準電壓 91117297.ptd 第71頁 557564 五、發明說明 (67) Vr e f pO 參考用電壓 Vr e f s 基準電壓 VrefsO 參考用電壓 Vs s 接地電壓 WL 字元線 ZBL 位元線 ZPCUTe 訊號 1 電容元件 2 電容元件 3 反相器 4 P通道MOS電晶體 15 反相器電路 17 P通道MOS電晶體 20 DPD電源電路 22 周邊電源電路 22a 待機電源電路 22b 主動電源電路 24 DPD控制電路 26 周邊電路 30 N通道M0S電晶體 30b 閂鎖電路 32 反相器 34 P通道M0S電晶體 40 電源投入用檢測電路
91117297.pid 第72頁 557564 五、發明說明 (68) 42 AND電路 50 模式設定電路 5 0a 銲墊 50b 電源驅動元件 50c N通道MOS電晶體 50d 反相器 50e 反相器 52 AND電路 67 N通道MOS電晶體 68 反相器 69 P通道MOS電晶體 70 金屬配線 75 MOS電晶體 80 穩定化檢測電路 80a 反相器 80b 閂鎖電路 80c 反相Is 80d 閘極電路 80e 反相器 100 基準電壓產生電路 102 參考用電壓生成電路 102a 定電流源 102b MOS電晶體 102c 電阻元件
91117297.ptd 第73頁 557564 五、發明說明（69) 103 反相器 104 類比緩衝器 104a P通道MOS電晶體 104b P通道MOS電晶體 104c P通道MOS電晶體 104d N通道MOS電晶體 1 0 4 e N通道MOS電晶體 104f 定電流源 l〇4g N通道MOS電晶體 900 内部電壓產生電路 902 記憶體單元陣列 904 控制電路 906 列選擇電路 908 感測放大器群組 910 行選擇電路 950 定電流源 9 5 0 a 主動電源電路 9 5 0 b 待機電源電路 951 基準電壓產生電路 952 基準電壓產生電路 953 基準電壓產生電路 954 負電壓產生電路 955 高電壓產生電路 956 周邊電源電路
91117297.ptd 第74頁 557564
五、發明說明 (70) 9 5 6a 主 動 電 源 電 路 9 5 6b 待 機 電 源 電 路 957 陣 列 電 源 電 路 9 5 7a 主 動 電 源 電 路 957b 待 機 電 源 電 路 958 單 元 板 電 壓 產 生 電 路 959 預 充 電 電 壓 產 生 電 路 960 比 較 用 電 路 961 比 較 用 電 路 962 電 源 馬區 動 電 晶 體 963 電 源 活 化 電 晶 體 964 P通道MOS 電 晶 體 965 比 較 用 電 路 966 電 源 驅 動 電 晶 體 969 周 邊 電 源 線 970 參 考 用 電 壓 產 生 電 路 971 定 電 流 源 975 電 壓 穩 定 用 檢 測 電 路 91117297.ptd 第75頁 557564 圖式簡單說明 圖1係顯示按照本發明之實施形態1之功率切斷致能用訊 號產生部之構造之示意圖。 圖2係顯示圖1所示之電路動作之訊號波形圖。 圖3係概略地顯示按照本發明之實施形態2之内部電壓產 生電路之要部之構造之示意圖。 圖4係顯示圖3所示之電路動作之訊號波形圖。 圖5係概略地顯示按照本發明之實施形態3之内部電壓產 生電路之構造之示意圖。 圖6係概略地顯示本發明之實施形態3之變化例之構造之 示意圖。 圖7係概略地顯示按照本發明之實施形態4之内部電壓產 生電路之構造之示意圖。 圖8係概略地顯示本發明之實施形態4之變化例之示意 圖。 圖9係概略地顯示按照本發明之實施形態5之功率切斷致 能用訊號產生部之構造之示意圖。 圖1 0係顯示圖9所示之電路動作之訊號波形圖。 圖1 1係概略地顯示按照本發明之實施形態6之内部電壓 產生電路之構造之示意圖。 圖1 2係顯示圖1 1所示之模式設定電路之構造之一例之示 意圖。 圖1 3係顯示圖11所示之周邊電源電路内之待機電源電路 之構造之一例之示意圖。 圖1 4係概略地顯示按照本發明之實施形態7之内部電壓
91117297.ptd 第76頁 557564 圖式簡單說明 產生電路之構造之示意圖。 圖1 5係顯示圖1 4所示之基準電壓產生電路之構造之一例 之示意圖。 圖1 6係顯示圖1 4所示之穩定化檢測電路之構造之一例之 示意圖。 圖1 7係顯示圖1 6所示之穩定化檢測電路之動作之訊號波 形圖。 圖1 8係顯示按照本發明之實施形態8之穩定化檢測電路 之構造之示意圖。 圖1 9係顯示圖1 8所示之穩定化檢測電路之動作之訊號波 形圖。 圖2 0係顯示按照本發明之實施形態9之穩定化檢測電路 之構造之示意圖。 圖2 1係概略地顯示習知之半導體記憶裝置之陣列部之構 造之示意圖。 圖2 2係概略地顯示習知之半導體記憶裝置之整體構造之 示意圖。 圖2 3係概略地顯示圖2 2所示之内部電壓產生電路之構造 之示意圖。 圖2 4係顯示圖2 3所示之周邊電源電路之構造之一例之示 意圖。 圖2 5係概略地顯示習知之電源控制部之構造之示意圖。 圖2 6係顯示圖2 5所示之位準轉換電路之構造之一例之示 意圖。
91117297.ptd 第77頁 557564 圖式簡單說明 圖2 7係顯示圖2 6所示之位準轉換電路之動作之訊號波形 圖。 圖2 8係顯示圖2 6所示之位準轉換電路之動作之訊號波形 圖。 圖2 9係顯示圖2 3所示之周邊電源電壓用之基準電壓產生 電路之構造之示意圖。 圖30係顯示圖23所示之其他之基準電壓產生電路之構造 之示意圖。
圖3 1係概略地顯示圖2 9及圖3 0所示之生成電源投入用檢 測訊號之部分之構造之示意圖。
91117297.ptd 第78頁

Claims (1)

  1. 557564 ——-^ 申請專利範圍 ^二種半導體裝置，其具備有： 按：動：匕”第=電塵作為動作用電源電屢， 位準轉ϊίί不生成第電源控制用訊號； 轉換電路，用以將前述 ^21 ^ ^ # ^ ^ 21 ^ ^ :夕化電路’用以將前述位準轉號而輸出； 述第2電源電壓沪A 士 — + 兴电路之輸出訊號在前 電源電路按之電麼位準；以及 ^ 技恥前述第2電源控制用邙咕^ 二’在活化時’由前述第2電源電壓生成义；擇性地活 壓。 成則述第1電源電 準2轉ΠϊΠ;;第1項之半導體裳置，其中，前述位 節點，前述ί期=互:之第1輪出節點和第2輸出 之前述第1輸出从赴，糸具有連接在前述位準轉換電路 的第1電2Γ、。述第2電源電…源節點間 同於前述第二；ί接在前述第2輸出節點和供應極性不 中之至少！2者電源電壓之電壓之參考節點間的第2電容元件 3 ·如申清專利範圍第1 準轉換電路係具備有導體裝置’其中，前述位 ，準轉換電4，接受前述第 電壓，生成前 i作為動作用電源 壓位準之振巾3 :二控::用訊號而成為前述第2電源電 之電源控制用起始訊號；以及 閂貞電路，接受前述第2電源電壓作 壓，閂鎖及鉍1 ‘、4·、♦ 1 W W 乍用電源電 轉送則述電源拴制用訊號而生成前述第2電源
    C:\2D-00DE\9M0\91117297 Pld 乃7564 /、、申請專利範圍 控制用訊號。 期作t Ϊ凊專利範圍第1項之半導體裝置，其,，前述初 W化電路係具備有·· 電源投人闲士入、， 以及 知測電路，檢測前述第2電源電壓之投入； 邏輯電路，；& a & 前述位準韓 &則述電源投入用檢測電路之輸出訊號和 訊號。’轉換電路之輸出訊號而生成前述第2電源控制用 5. 一種半導體襞置，盆且有： 内部電壓產；i φ 八八備有 源電壓生#笛9雨路，接受第1電源電壓，而由前述第1電 王珉第2電源電壓； 内苦p電3在< 壓，按照來自外=ϋ 2電源電壓作為動作用電源電 號； σ之動作模式指不生成内部動作控制用訊 電路，將來自前述内部電路之既定… 才工制用矾號之振幅， < 既疋之内部動作 幅，而生成特；r毹 > 第電源電壓位準之护 战特疋動作控制用訊號； 1 +之振 p、 1，接受前述第1電源電壓作為勤 述特定動作控制用訊號施加= 衝用控制訊號；以及 璉輯處理而生成緩 開關電路，按照前述邏輯電路所 :第而將傳達前述第2電源電…源線之二？，^ ^第電源電壓之電源節點上。 耦u在供應前 6.如申請專利範圍第5項之半導體 其中，前述内 C:\2D-OODE\9I·]0\9】】】7297 Ptd 第80頁 〇(>4 六 申請專利範圍 °P電壓產座恭 基準雷β、電路係具備有： “壓產生電路，響應前述特定動π ^ 匕’在活化時，由前述第1電 用汛號而選 1立早之基準電壓；以及 足成既定之 内部電源電路，比較前述基準電壓和前 壓，按照該比較結果而由供應前述第1 a弟2電源電 點’流動電流至傳達前述第2電源雷屨夕 之之電源 仪π热PO平乂栝果而甶供應前述第丨電源兄//: ’流動電流至傳達前述第2電源電麼之^、'二之噚 7. —種半導體裝置，其具備有： ％源線間。 第1内部電源電路，由第1電源電壓生成第2 “ 第1内部電路，接受前述第2電源電壓作為重電綠電壓； ，按照所施加之動作模式指示用訊號:力作用電源電 號； 成動作控制用 位準轉換電路，接受前述第丨電源電壓 電壓，將來自前述第1内部電路之特定& 二力作用電源 換成為前述第1電源電壓位準之振幅之訊抆制用訊號轉 内部電壓產生電路，按照前述位準轉換〜電’从及 而選擇性地活化，在活化時，由前述第丨雷 輪出訊號 同於前述第2電源電壓之内部電壓；此 ” /原電壓生成不 前述第1内部電源電路，係獨立於前仿 輸出訊號而動作。 準轉換電路之 8 ·如申明專利钝圍第7項之半導體 内部電源電路，係至少在前述半導體1其中，刚述第！ 作’而由前述第1電源電壓生成前述第狀態下動 。丨-申請專利範圍第8 Jg夕车道触f 源電壓。 前述第1 壓 訊號 9. -，玍风珂述第？ 如申請專利範圍第s #生$ I弟Z電源電壓 第8項之+導體裝置，其中， /Z/T 即 557564 557564 六 申請專利範圍 内 部電源電路，係具備有： 〜 地位=換，之輸“號而選 電流〜轉換電路之電流； 、擇性 =為電壓而生成基準電壓； 汀生成之定電流 開關電路’按照前述位 定電流源互補活化，在活化昉，、電=之輸出訊號而與亍、、 路之輸出節點，耦合在佴=:將前述電流/電壓轉：述 上；以及 隹仏應則述第1電源電壓之/轉換電 内部電源電路，比較前u Ί點 點之電❹該傳達前述第；41^/電塵㈣電路 照該比較結果在前述電源線和二'之一電源線之電麼，： 電源節點間流動電流。 仏應珂述第1電源電壓I 10. —種半導體裝置，龙 '"之 内部控制電路，接受内、邻、爾有： 電壓’按照動作模式指示；之電塵作為動作用 號； 孔就生成内部動作控制用^原 位準轉換電路，將來自 D 示用訊號轉換成為前述雷；内部控制電路之特定 J綱電⑬，按照前1 述電:準 =準之振鴨4 才曰疋第1模式和第2模式中 轉換電路之輸出訊號 生成有效動作控制用訊號；2二邊之模式指示用訊號， 内部電源電路’響應來自A 控制用訊號而選擇性地則，模式控制電路之有 在活化時，於前述第1模？ 91H7297.ptd 第82頁 557564
    六、申請專利範圍 __ =，由刖述第1電源電壓將第2電源 ^並且，於前述第2模式時，^生成於内部電源線 對應於前述第丨電源電壓之電壓。 内。P電源線上生成 11·如申請專利範圍第10項之半導體 , ”控制電路，係在前述模式指 '置’其二达 日：，按照前述位準轉換電路之 :“曰定第"吴式 述有效動作控制用訊號活化，並且，二選擇性地使得前 號指定第2模式時，不管前述位準轉則述模式指示用訊 而將前述有效動作控制用訊號設定在前電路之輸出訊號’ 為經常活性狀態之邏輯位準上。 述内部電源電路成 12· 一種半導體裝置，其具備有： 第1參考用電壓產生電路，用以響應 唬而選擇性地活化，在活化時 用訊 考用電壓； 昂1電原電壓生成第1參 第1基準電壓產生電路，接受前述第丨 用電源電壓，按照前述第!參考用電壓生成原對電二為動作 翏1用電壓之電壓位準的第丨基準電壓；，心；引弟1 第2參考用電壓產生電路，響應前述動 號而選擇性地活化，在活 、> a μ用訊 第2參考用電壓；纟化％ “迷第1電源電壓生成 用匕基雷準 茂 電壓：生電路，接受前述第1電源電壓作為動竹 用電源電壓，按照前述第2參考用電 力作 參考用電壓之電麼位準之第2:準^生成對應於-述第2 基準電壓位準檢測電路’根據前述第1參考用電壓和前
    9Π17297.ptd 第83頁 557564 六、申請專利範圍 __ 述第1基準電壓間夕雷没M & Λ A _ 间之電麼關係，而檢測前述第1基準雷厭 達至既定之電壓位準； 干电壓到 電源控制電路，社^ 1丄、β % 訊號和動作模式扑電壓位準檢測電路之輪出 ^ η χ ^ Λ耘不用矾號生成電源控制訊號； 第Λ帝路’配置在前述第1基準電壓產生電路，用、 響應刖、源控制訊號而增大前述第1基準電壓產生f以 之電源驅動力； 電路 第2j甫助電路，配置在前述第2基準電壓產生電路 響應刖V電源控制訊號而增大前述第2基準電壓產以 之電源驅動力；以及 電路 2 =定電路’用以響應前述動作模式指 將，述『基準電壓產生電路之輸出節點 就’而 電壓位準上。 兄 '之 13. 如申請專利範圍第12項之半導體裝 基準電壓位準檢測電路係具備有： 、T 別述 反相益電路，接夸俞哲1点‘ ^ ^ 1 接又則迷第1參考用電壓作為動作畲、店 壓，並且，接受前述第i基準 電源電 P气蹦雷敗，於S 士 土干电縻邗為輸入用汛號； > η係八有閂鎖節點，按照前述反相器 出輸入用δίΐ就而改變前诚pq雜路之輪 艾刖述閂鎖即點之訊號之邏輯仿唯 ^ 及 平；以 緩衝電路’對於前述閂鎖電 理後再輸[ 貞m出用^施行緩衝處 14. 如申請專利範圍第12項之 基準電壓位準檢測電路，孫且供士 β衣置’、中’前述 €路’係具備有用以響應前述動作模式
    C:\2D-OODE\91-10\91117297.ptd 第84頁 557564
    指示用訊號而保持前诚 號的閂鎖電路。 土 ’ ^位準檢測電路的輸出用訊 1 5·如申請專利範圍第〗2項之半 基準電壓位準檢測電路係具備有： 攻置，其中’前述 反相器電4 ’接受前述第】參考 壓，接受前㉛第i基準電壓作為冑入用為動作電源電 閃鎖電路’接受前述第！電源電壓作為動作 而在第1閂鎖節點和第2閂鎖節點上生成互補用、電壓， 第1電壓設定用元件，用以按照前述反相器電就； 用訊號而將前述第1閂鎖節點驅動至第丨電壓位準之輪出 第2電壓設定用元件，用以按照前述第J基準電 述閂鎖電路之前述第2閂鎖節點之電壓驅動至前 而將前 位準；以及， 1第1電壓 緩衝電路，對於前述閂鎖電路之輸出用訊號施^ < 理後再輸出。 订緩衝處
TW091117297A 2001-10-29 2002-08-01 Semiconductor device TW557564B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001331396A JP3850264B2 (ja) 2001-10-29 2001-10-29 半導体装置

Publications (1)

Publication Number Publication Date
TW557564B true TW557564B (en) 2003-10-11

Family

ID=19146982

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091117297A TW557564B (en) 2001-10-29 2002-08-01 Semiconductor device

Country Status (6)

Country Link
US (1) US6717460B2 (zh)
JP (1) JP3850264B2 (zh)
KR (1) KR100467252B1 (zh)
CN (1) CN1248234C (zh)
DE (1) DE10236192A1 (zh)
TW (1) TW557564B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204666B2 (en) 2017-02-14 2019-02-12 Micron Technology, Inc. Input buffer circuit

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543659B1 (ko) * 2003-06-20 2006-01-20 주식회사 하이닉스반도체 내부전압 생성용 액티브 드라이버
KR100557996B1 (ko) * 2003-08-12 2006-03-06 삼성전자주식회사 반도체 메모리 장치
JP2005135484A (ja) * 2003-10-29 2005-05-26 Renesas Technology Corp 半導体装置
KR100591759B1 (ko) * 2003-12-03 2006-06-22 삼성전자주식회사 반도체 메모리의 전원 공급장치
KR100650816B1 (ko) * 2004-02-19 2006-11-27 주식회사 하이닉스반도체 내부 회로 보호 장치
JP4522125B2 (ja) * 2004-03-31 2010-08-11 三洋電機株式会社 基準電圧発生回路
KR100529386B1 (ko) * 2004-04-27 2005-11-17 주식회사 하이닉스반도체 래치-업 방지용 클램프를 구비한 반도체 메모리 소자
JP4502767B2 (ja) * 2004-09-29 2010-07-14 株式会社リコー レベルシフト回路
JP4182065B2 (ja) 2005-02-02 2008-11-19 エルピーダメモリ株式会社 半導体装置
KR100753048B1 (ko) 2005-09-05 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 주변영역 전압 발생 장치
US7787527B2 (en) * 2005-09-19 2010-08-31 Broadcom Corporation Precise dynamic hysteresis
KR100715147B1 (ko) * 2005-10-06 2007-05-10 삼성전자주식회사 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치
US7332956B2 (en) * 2005-10-27 2008-02-19 International Business Machines Corporation Method to avoid device stressing
KR100886628B1 (ko) * 2006-05-10 2009-03-04 주식회사 하이닉스반도체 반도체 장치의 내부전압 생성회로
US7369446B2 (en) * 2006-07-13 2008-05-06 Atmel Corporation Method and apparatus to prevent high voltage supply degradation for high-voltage latches of a non-volatile memory
JP4781962B2 (ja) * 2006-10-06 2011-09-28 株式会社 日立ディスプレイズ 表示装置
KR100850272B1 (ko) * 2007-01-25 2008-08-04 삼성전자주식회사 반도체 메모리 장치의 전압 발생회로 및 사용 전압공급방법
US7508726B2 (en) * 2007-05-10 2009-03-24 Etron Technology Inc. Signal sensing circuit and semiconductor memory device using the same
US7694243B2 (en) * 2007-12-27 2010-04-06 International Business Machines Corporation Avoiding device stressing
US8139436B2 (en) * 2009-03-17 2012-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits, systems, and methods for reducing leakage currents in a retention mode
TWI408901B (zh) * 2009-07-31 2013-09-11 Wintek Corp 位準移位電路
JP5512226B2 (ja) * 2009-10-27 2014-06-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5800126B2 (ja) * 2011-03-22 2015-10-28 セイコーエプソン株式会社 パルス発生回路、集積回路装置、検出装置
US9310240B2 (en) 2011-03-22 2016-04-12 Seiko Epson Corporation Circuit device, integrated circuit and detection device
JP2012209004A (ja) * 2011-03-30 2012-10-25 Toshiba Corp 半導体記憶装置
US9070444B2 (en) * 2013-02-28 2015-06-30 Kabushiki Kaisha Toshiba Semiconductor memory device
US9036445B1 (en) 2014-02-06 2015-05-19 SK Hynix Inc. Semiconductor devices
US9812440B2 (en) * 2014-08-29 2017-11-07 Fairchild Semiconductor Corporation Biased ESD circuit
JP6676354B2 (ja) * 2014-12-16 2020-04-08 株式会社半導体エネルギー研究所 半導体装置
KR20170030825A (ko) * 2015-09-10 2017-03-20 에스케이하이닉스 주식회사 기준전압설정회로 및 반도체장치
CN110797061B (zh) * 2018-08-03 2021-03-23 华邦电子股份有限公司 存储器装置及其控制方法
TWI695177B (zh) * 2018-12-14 2020-06-01 財團法人船舶暨海洋產業研發中心 電力轉換器滿載測試系統及其測試方法
US10978111B1 (en) * 2019-12-05 2021-04-13 Winbond Electronics Corp. Sense amplifier circuit with reference voltage holding circuit for maintaining sense amplifier reference voltage when the sense amplifier operates under standby mode
JP2021140840A (ja) * 2020-03-03 2021-09-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6998981B2 (ja) * 2020-03-03 2022-01-18 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20210147202A (ko) * 2020-05-28 2021-12-07 에스케이하이닉스 주식회사 반도체 장치와 반도체 메모리 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5295112A (en) * 1991-10-30 1994-03-15 Nec Corporation Semiconductor memory
JPH0722939A (ja) * 1993-07-05 1995-01-24 Mitsubishi Electric Corp 論理回路
KR100238231B1 (ko) * 1997-03-14 2000-01-15 윤종용 반도체장치 및 방법
JPH10336007A (ja) * 1997-05-29 1998-12-18 Fujitsu Ltd レベルコンバータ、出力回路及び入出力回路
KR100266641B1 (ko) * 1997-12-09 2000-09-15 김영환 반도체 메모리의 바이어스 전압 복구회로
US6104220A (en) * 1998-01-20 2000-08-15 Vlsi Technology, Inc. Low power undervoltage detector with power down mode
JPH11288588A (ja) * 1998-04-02 1999-10-19 Mitsubishi Electric Corp 半導体回路装置
JP3880195B2 (ja) * 1998-04-08 2007-02-14 エルピーダメモリ株式会社 半導体装置及びデータ処理システム
JP2000011649A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置
JP2002230975A (ja) * 2001-02-05 2002-08-16 Mitsubishi Electric Corp 半導体記憶装置
KR100403347B1 (ko) * 2001-09-14 2003-11-01 주식회사 하이닉스반도체 반도체 메모리 장치의 파워-업 발생회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204666B2 (en) 2017-02-14 2019-02-12 Micron Technology, Inc. Input buffer circuit
US10339988B2 (en) 2017-02-14 2019-07-02 Micron Technology, Inc. Input buffer circuit
US10529392B2 (en) 2017-02-14 2020-01-07 Micron Technology, Inc. Input buffer circuit

Also Published As

Publication number Publication date
CN1416132A (zh) 2003-05-07
JP3850264B2 (ja) 2006-11-29
US6717460B2 (en) 2004-04-06
DE10236192A1 (de) 2003-05-15
KR20030035833A (ko) 2003-05-09
KR100467252B1 (ko) 2005-01-24
JP2003133935A (ja) 2003-05-09
US20030081461A1 (en) 2003-05-01
CN1248234C (zh) 2006-03-29

Similar Documents

Publication Publication Date Title
TW557564B (en) Semiconductor device
US5659517A (en) Semiconductor memory device with an improved hierarchical power supply line configuration
TWI222639B (en) Semiconductor device
JP4426361B2 (ja) 不揮発性半導体記憶装置
KR100272070B1 (ko) 반도체 기억 장치
JP2002015574A (ja) 半導体装置
JP3542675B2 (ja) 半導体記憶装置
TW200849277A (en) Word line driving circuit, semiconductor memory device including the same, and method for testing the semiconductor memory device
JP3702038B2 (ja) 遅延回路
JP2007095286A (ja) 電圧発生装置
JP2002134695A (ja) 半導体装置
US9136844B2 (en) Semiconductor device having level shifter
US7986577B2 (en) Precharge voltage supplying circuit
KR100870424B1 (ko) 내부 전압 생성 회로
TWI304991B (en) Bit line control circuit for semiconductor memory device
KR101143396B1 (ko) 반도체 메모리 장치의 내부전압 발생기
CN106024043A (zh) 电源驱动设备和包括该电源驱动设备的半导体器件
KR100961206B1 (ko) 센스 앰프 회로
JP2011204358A (ja) 半導体記憶装置
KR100935729B1 (ko) 센스앰프 오버드라이빙 전압 공급 장치
KR20100064904A (ko) 센스앰프 구동회로 및 이를 이용하는 센스앰프회로
JP2008310951A (ja) 半導体装置
US20110156808A1 (en) Internal voltage generation circuit
KR100967109B1 (ko) 반도체 메모리 장치의 뱅크 제어 회로
JP2003168291A (ja) 半導体集積回路及び電源供給方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees