KR101098706B1 - 반도체 메모리 - Google Patents

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KR101098706B1
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고지 시모사코
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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

더미 메모리 셀(DMC1, DMC2)은, 매트릭스의 외주부에 위치하는 리얼 메모리 셀(MC)의 외측에 배치된다. 제1 콘택트는, 반도체 기판 상에 적층되는 2개의 배선층 사이를 접속하고, 각 메모리 셀(MC, DMC1, DMC2) 주위에 배치되며, 인접하는 메모리 셀(MC, DMC1, DMC2)에 공유된다. 더미 메모리 셀(DMC1, DMC2)에 배치되는 제1 콘택트의 수는, 리얼 메모리 셀(MC)에 배치되는 제1 콘택트의 수보다 적게 설정된다. 이 때문에, 제조 조건의 변동에 의해 웰 영역이 정상적으로 형성되지 않는 경우에도, 더미 메모리 셀(DMC1, DMC2)에 비정상적인 전원 전류가 흐르는 것을 방지할 수 있고, 래치업이 발생하는 것을 방지할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은, 리얼 메모리 셀 주위에 배치되는 더미 메모리 셀을 갖는 반도체 메모리에 관한 것이다.
일반적으로, SRAM 등의 반도체 메모리에서는, 메모리 셀의 레이아웃 패턴의 밀도는, 주변 회로의 레이아웃 패턴의 밀도에 비해서 높다. 이 때문에, 메모리 셀 어레이와 주변 회로의 경계에 있어서, 헐레이션(halation) 등의 영향에 의해 포토레지스트는 변형되기 쉽다. 최근, 소자 구조의 미세화에 따라, 포토레지스트의 형상은 작아지고 있어, 포토레지스트는 변형되기 쉽거나, 또는 위치가 어긋나기 쉬워지고 있다. 예컨대, 트랜지스터의 게이트 등을 형성하기 위한 포토레지스트가 변형된 경우, 트랜지스터가 정상적으로 동작하지 않는 경우가 있다. 특히, 메모리 셀 어레이의 외주부에 위치하는 메모리 셀은, 헐레이션의 영향을 받기 쉬워, 불량이 되기 쉽다. 이러한 종류의 포토레지스트의 변형이나 위치 어긋남에 기인하는 불량을 방지하기 위해서, 메모리 셀 어레이 주위에 더미 메모리 셀을 배치하는 수법이 제안되어 있다(예컨대, 특허 문헌 1 참조).
특허 문헌 1: 일본 특허 공개 소화 제61-214559호 공보
(발명의 개시)
(발명이 해결하고자 하는 과제)
더미 메모리 셀은, 반도체 기판 상에 형성되는 트랜지스터의 게이트나, 배선 패턴의 변형 및 위치 어긋남을 방지하기 위해서 배치된다. 한편, 더미 메모리 셀은, 반도체 기판의 표면에 형성되는 웰 영역의 형상의 변형을 방지할 수 없다. 일반적으로, 더미 메모리 셀은, 데이터를 유지하는 리얼 메모리 셀과 동일한 레이아웃 구조를 갖고 있다. 이 때문에, 웰 영역을 형성하는 포토레지스트가 변형되거나, 또는 그 위치가 어긋나면, 웰 영역의 단부(端部)에 가까운 더미 메모리 셀은, 게이트 등의 형상이 정상적인 경우에도 비정상적인 전원 전류를 흘리는 경우가 있다(누설 불량). 예컨대, 반도체 기판에 n형 웰 영역을 형성하기 위한 제조 공정에 있어서 포토레지스트가 변형되어, n형 웰 영역을 형성하기 위한 포토레지스트의 개구 면적이 커지면, n형 웰 영역은 커진다. 이에 따라, n형 웰 영역의 경계에 인접하는 p형 웰 영역의 확산 영역(더미 메모리 셀의 트랜지스터의 소스, 드레인)이, n형 웰 영역과 쇼트하면, 예기하지 못한 누설 전류(전원 전류)가 흐른다. 이 전류가 트리거가 되어 래치업을 일으키는 경우가 있다.
본 발명의 목적은, 더미 메모리 셀을 갖는 반도체 메모리에 있어서, 웰 영역이 정상적으로 형성되지 않는 경우에도, 더미 메모리 셀에 비정상적인 전원 전류가 흐르는 것을 방지하는 것이다.
(과제를 해결하기 위한 수단)
본 발명의 일 형태에서는, 리얼 메모리 셀은, 매트릭스 형상으로 배치된다. 더미 메모리 셀은, 매트릭스의 외주부에 위치하는 리얼 메모리 셀의 외측에 배치된다. 제1 콘택트는, 반도체 기판 상에 적층되는 2개의 배선층 사이를 접속하고, 메모리 셀 주위에 배치되며, 인접하는 메모리 셀에 공유된다.
더미 메모리 셀에 배치되는 제1 콘택트의 수는, 리얼 메모리 셀에 배치되는 제1 콘택트의 수보다 적게 설정된다. 반도체 메모리에서는, 그 제조 중에, 메모리 셀의 매트릭스와 주변 회로와의 경계에 있어서, 레이아웃 패턴의 밀도의 차이에 의해 포토레지스트의 형상이 변화되어, 웰 영역이 정상적으로 형성되지 않을 우려가 있다. 이 때, 더미 메모리 셀에 있어서, 어떤 극성의 웰 영역과, 이 웰 영역에 인접하는 극성이 상이한 웰 영역에 형성되는 확산층 영역이 쇼트하는 경우가 있다. 그러나, 본 발명에서는, 더미 메모리 셀은, 제1 콘택트의 일부를 누락하여 형성된다. 이 때문에, 제조 조건의 변동에 의해 웰 영역이 정상적으로 형성되지 않는 경우에도, 더미 메모리 셀에 비정상적인 전원 전류가 흐르는 것을 방지할 수 있다. 환언하면, 웰 영역과 확산층 영역의 쇼트에 기인하여, 래치업이 발생하는 것을 방지할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 더미 메모리 셀에 있어서, 리얼 메모리 셀에 인접하는 경계 부분에 배치되는 제1 콘택트는, 리얼 메모리 셀에 공유된다. 각 더미 메모리 셀에 있어서, 리얼 메모리 셀에 인접하지 않는 경계 부분에 배치되는 제1 콘택트의 적어도 하나는, 리얼 메모리 셀에 비해서 누락되어 있다. 이 때문에, 리얼 메모리 셀에 접속되는 제1 콘택트를 누락시키지 않고서, 래치업이 발생하는 것을 방지할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 워드선 아래에 배치되는 더미 메모리 셀과, 워드선에 직교하는 비트선 아래에 배치되는 더미 메모리 셀은, 형성되는 제1 콘택트의 수가 상이하다. 제1 콘택트의 사양을, 더미 메모리 셀의 위치에 따라서 변경함으로써, 더미 메모리 셀의 위치에 따라서, 래치업의 발생을 최적으로 방지할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 더미 메모리 셀에 형성되는 트랜지스터의 수 및 구조는, 리얼 메모리 셀에 형성되는 트랜지스터의 수 및 구조와 동일하다. 또는, 더미 메모리 셀은, 적어도 일부의 트랜지스터가 리얼 메모리 셀과 동일한 구조를 갖는다. 이 때문에, 외주부에 위치하는 리얼 메모리 셀의 트랜지스터 등의 형상이 변형되는 것을 방지할 수 있다. 환언하면, 더미 메모리 셀에 래치업의 대책을 실시하는 경우에도, 더미 메모리 셀의 기능이 저하되는 일은 없다.
도 1은 본 발명의 제1 실시형태를 도시하는 블록도이다.
도 2는 도 1에 도시한 메모리 셀 어레이의 상세를 도시하는 블록도이다.
도 3은 도 2에 도시한 리얼 메모리 셀의 레이아웃의 상세를 도시하는 설명도이다.
도 4는 도 2에 도시한 더미 메모리 셀(DMC1)의 레이아웃의 상세를 도시하는 설명도이다.
도 5는 도 2에 도시한 더미 메모리 셀(DMC2)의 레이아웃의 상세를 도시하는 설명도이다.
도 6은 도 2에 도시한 메모리 셀 어레이의 반도체 기판의 개요를 도시하는 레이아웃도이다.
도 7은 도 2에 도시한 영역 A를 도시하는 레이아웃도이다.
도 8은 도 2에 도시한 영역 B를 도시하는 레이아웃도이다.
도 9는 도 2에 도시한 영역 C를 도시하는 레이아웃도이다.
도 10은 도 2에 도시한 영역 D를 도시하는 레이아웃도이다.
도 11은 도 2에 도시한 영역 E를 도시하는 레이아웃도이다.
도 12는 도 8에 도시한 웰 영역의 주요부를 도시하는 레이아웃도이다.
도 13은 본 발명의 제2 실시형태에 있어서의 메모리 코어를 도시하는 블록도이다.
도 14는 도 13에 도시한 메모리 블록의 상세를 도시하는 블록도이다.
도 15는 도 14에 도시한 영역 A를 도시하는 레이아웃도이다.
도 16은 도 15에 도시한 웰 영역의 주요부를 도시하는 레이아웃도이다.
도 17은 본 발명의 제3 실시형태에 있어서의 메모리 셀 어레이의 상세를 도시하는 블록도이다.
도 18은 도 17에 도시한 영역 A를 도시하는 레이아웃도이다.
도 19는 본 발명의 제4 실시형태에 있어서의 웰 영역의 주요부를 도시하는 레이아웃도이다.
도 20은 본 발명의 제5 실시형태에 있어서의 웰 영역의 주요부를 도시하는 레이아웃도이다.
도 21은 제6 실시형태에 있어서의 더미 메모리 셀(DMC1)의 레이아웃의 상세를 도시하는 설명도이다.
도 22는 본 발명의 제7 실시형태를 도시하는 블록도이다.
도 23은 도 22에 도시한 셀프 타이밍 메모리 셀의 레이아웃의 상세를 도시하는 설명도이다.
도 24는 본 발명의 제7 실시형태의 메모리 셀 어레이를 도시하는 레이아웃도이다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 나타낸 신호선은, 복수 개로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는, 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는, 신호명과 동일한 부호를 사용한다.
도 1은 본 발명의 제1 실시형태를 도시하고 있다. 반도체 메모리는, 예컨대, 90 ㎚ 프로세스를 이용하여 제조되는 SRAM이다. SRAM은, 단독의 반도체 칩으로서 형성되거나, 또는, CPU 등의 컨트롤러와 함께 시스템 LSI에 탑재되는 SRAM 매크로로서 형성된다. SRAM은, 워드 드라이버(WD), 칼럼 디코더(CDEC), 데이터 입출력 회로(I/O), 판독 기록 제어 회로(RW), 프리차지 회로(PRE), 동작 제어 회로(CNTL) 및 메모리 셀 어레이(ARY)를 갖고 있다.
워드 드라이버(WD)는, 판독 동작 시 및 기록 동작 시에, 외부로부터 공급되 는 어드레스 신호(로우 어드레스)에 따라서 워드선(WL) 중 어느 하나를 저레벨로부터 고레벨로 활성화한다. 칼럼 디코더(CDEC)는, 판독 동작 시 및 기록 동작 시에, 외부로부터 공급되는 어드레스 신호(칼럼 어드레스)에 따라서 칼럼 스위치(CSW) 중 어느 하나를 온하기 위한 칼럼 선택 신호(CL)를 저레벨로부터 고레벨로 활성화한다.
데이터 입출력 회로(I/O)는, 판독 동작 시에 비트선(BL, XBL) 및 칼럼 스위치(CSW)를 통해 리얼 메모리 셀(MC)로부터 출력되는 판독 데이터를 도시하지 않은 외부 데이터 단자에 출력한다. 또한, 데이터 입출력 회로(I/0)는, 기록 동작 시에 외부 데이터 단자로 받는 기록 데이터를, 칼럼 스위치(CSW)를 통해 리얼 메모리 셀(MC)에 출력한다.
판독 기록 제어 회로(RW)는, 센스 앰프(SA), 라이트 앰프(WA)(도 2에 도시함) 및 칼럼 스위치(CSW)를 갖고 있다. 센스 앰프(SA)는, 비트선쌍(BL, XBL)마다 형성되어 있다. 각 센스 앰프(SA)는, 판독 동작 시 및 기록 동작 시에, 비트선(BL, XBL)의 전압차를 차동 증폭한다. 라이트 앰프(WA)는, 기록 데이터의 신호량을 증폭하여, 상보의 데이터 신호로서 비트선(BL, XBL)에 공급한다. 칼럼 스위치(CSW)는, 예컨대, nMOS 트랜지스터로 구성되어 있고, 칼럼 선택 신호가 고레벨일 때에 온된다.
프리차지 회로(PRE)는, 비트선쌍(BL, XBL)을 프리차지 전압선[예컨대, 전원선(VDD)]에 접속하는 복수의 트랜지스터 스위치(도시하지 않음)를 갖고 있다. 프리차지 회로(PRE)는, 리얼 메모리 셀(MC)이 액세스되지 않는 스탠바이 기간에, 비트 선쌍(BL, /BL)을 고레벨 전압으로 프리차지한다. 스탠바이 기간은, 기록 동작과 판독 동작이 실행되지 않는 기간이며, 워드선(WL)이 저레벨로 비활성화되어 있는 기간이다. 전원 전압(VDD)은, SRAM의 외부로부터 공급되어도 좋고, SRAM의 내부에서 생성해도 좋다.
동작 제어 회로(CNTL)는, SRAM의 외부로부터 공급되는 커맨드 신호에 따라서, 워드 드라이버(WD), 칼럼 디코더(CDEC), 데이터 입출력 회로(I/O), 판독 기록 제어 회로(RW), 프리차지 회로(PRE)의 동작을 제어하는 제어 신호(타이밍 신호)를 출력한다. 커맨드 신호는, 예컨대, 칩 셀렉트 신호, 라이트 인에이블 신호, 아웃풋 인에이블 신호이다. 동작 제어 회로(CNTL)는, 이들 신호의 논리의 조합에 따라서, 판독 동작을 실행하기 위한 판독 커맨드, 기록 동작을 실행하기 위한 기록 커맨드, 및 스탠바이 상태를 검출한다.
메모리 셀 어레이(ARY)는, 매트릭스 형상으로 배치된 복수의 리얼 메모리 셀(MC), 도면의 가로 방향(제1 방향)으로 배열되는 리얼 메모리 셀(MC)에 접속된 워드선(WL), 및 도면의 세로 방향(제2 방향)으로 배열되는 리얼 메모리 셀(MC)에 접속된 상보의 비트선쌍(BL, XBL)을 갖고 있다. 리얼 메모리 셀(MC)은, 비트선쌍(BL, XBL) 및 워드선(WL)에 접속되어 있다. 도면의 세로 방향으로 배열되는 리얼 메모리 셀(MC)은, 동일한 비트선쌍(BL, XBL)에 접속되어 있다. 도면의 가로 방향으로 배열되는 리얼 메모리 셀(MC)은, 동일한 워드선(WL)에 접속되어 있다.
리얼 메모리 셀(MC)은, 한 쌍의 CMOS 인버터로 구성되며, 상보의 입출력 노드(ND1, ND2)를 갖는 래치(LT)와, 입출력 노드(ND1, ND2)에 소스·드레인의 한쪽이 접속된 한 쌍의 전송 트랜지스터(T1, T2)(nMOS 트랜지스터)를 갖고 있다. 출력이 노드(ND1)에 접속된 CMOS 인버터는, 부하 트랜지스터(L1)(pMOS 트랜지스터) 및 구동 트랜지스터(D1)(nMOS 트랜지스터)로 구성된다. 출력이 노드(ND2)에 접속된 CMOS 인버터는, 부하 트랜지스터(L2)(pMOS 트랜지스터) 및 구동 트랜지스터(D2)(nMOS 트랜지스터)로 구성된다. 즉, 메모리 셀(MC)은, 6트랜지스터 타입의 스태틱 메모리 셀이다. 부하 트랜지스터(L1, L2)의 소스는, 전원선(VDD)에 접속되어 있다. 구동 트랜지스터(D1, D2)의 소스는, 접지선(VSS)에 접속되어 있다. 또, 도 1에는 도시하고 있지 않으나, 메모리 셀 어레이(ARY)는, 더미 메모리 셀(DMC)(도 2의 DMC1, DMC2)과, 탭 셀(도 2의 TP)을 갖고 있다.
도 2는 도 1에 도시한 메모리 셀 어레이(ARY)의 상세를 도시하고 있다. 더미 메모리 셀(DMC1)은, 도면에 있어서 리얼 메모리 셀(MC)의 매트릭스의 좌우 양측에 더미 비트선(DBL, XDBL)을 따라서 배치되어 있다. 더미 메모리 셀(DMC2)은, 도면에 있어서, 리얼 메모리 셀(MC)의 매트릭스의 상하 양측에 더미 워드선(DWL)을 따라서 배치되어 있다. 이와 같이, 더미 메모리 셀(DMC1, DMC2)은, 리얼 메모리 셀(MC)의 매트릭스의 외주부에 액자 형상으로 배치되어 있다. 더미 메모리 셀(DMC1, DMC2)의 상세한 것은, 후술하는 도 4 및 도 5에 도시한다.
더미 비트선(DBL, XDBL)은, 더미 센스 앰프(DSA) 및 더미 라이트 앰프(DWA) 및 도시하지 않은 더미 칼럼 스위치에 접속되어 있다. 도면의 상측의 더미 워드선(DWL)에 접속된 더미 메모리 셀(DMC1, DMC2)의 열의 상측에는, 탭 셀(TP)이 배치되어 있다. 탭 셀(TP)은, 반도체 기판의 n형 웰 영역 및 p형 웰 영역에 전원 전 압(VDD) 및 접지 전압(VSS)을 공급하기 위한 콘택트를 갖는다. 탭 셀(TP)의 상세한 것은, 후술하는 도 8 및 도 9에 도시한다.
도 3은 도 2에 도시한 리얼 메모리 셀(MC)의 레이아웃의 상세를 도시하고 있다. 도면의 좌측은, 트랜지스터의 접속 관계를 도시하고, 도면의 우측은, 메모리 셀(MC)을 형성하기 위한 포토 마스크의 패턴 형상을 도시하고 있다. 굵은 파선으로 나타낸 사각형은, 메모리 셀(MC)의 외형을 나타내고, X 표시를 붙인 정사각형은, 제1 콘택트를 나타내고 있다. 제1 콘택트는, 제1 금속 배선층과 제2 금속 배선층 사이를 접속하기 위해서, 메모리 셀(MC) 주위에 배치되며, 인접하는 메모리 셀(MC 또는 DMC1, DMC2)에 공유된다. 제1 금속 배선층은, 반도체 기판에 가장 가까운 금속 배선층이다. 제2 금속 배선층은, 제1 금속 배선층 위에 위치하는 금속 배선층이다.
예컨대, 제1 콘택트는, 제1 금속 배선층과 제2 금속 배선층 사이에 형성되는 관통 구멍에 도전 부재를 매립하여 플러그로서 형성된다. 반도체 메모리의 제조 공정에서는, 제1 금속 배선층 상에 형성된 절연막에 관통 구멍이 형성되고, 플러그가 형성된다. 이 후, 절연막의 표면을 평탄하게 하기 위해서 절연막 및 플러그의 상부가 깎이고, 평탄한 절연막 상에 제2 금속 배선층이 형성된다. 평탄화는, 에치백 또는 CMP(Chemical Mechanical Polishing) 기술을 이용하여 행해진다. 제1 콘택트의 형성 시에 평탄화 공정이 있는 경우, 제2 금속 배선층은, 제1 콘택트의 유무에 의존하지 않고 항상 평탄하게 되고, 배선 형상은, 포토레지스트의 패턴 형상과 동일한 형상이 된다. 이에 비하여, 평탄화 공정이 없는 경우, 제1 콘택트가 존재하는 부분과, 제1 콘택트가 존재하지 않는 부분에서는 단차가 발생한다. 이 때문에, 제2 금속 배선층은, 평탄하게 되지 않고, 배선 형상은, 포토레지스트의 패턴 형상과 동일한 형상이 되지 않는 부분이 발생하는 경우가 있다.
도면 중의 기호 F는, 후술하는 도 7 등에 도시하는 바와 같이, 레이아웃 패턴의 전사 방향을 나타내고 있다. 또, 특별히 도시하고 있지 않으나, 제1 금속 배선층을 확산층에 접속하기 위한 콘택트는, 트랜지스터(T1, T2, L1, L2, D1, D2)의 소스 및 드레인에 각각 형성된다. 트랜지스터에 붙인 부호 T1, T2, L1, L2, D1, D2는, 도 1에 나타낸 부호에 대응한다.
도면의 우측에 있어서, 실선으로 나타낸 크로스 해칭된 패턴은, 확산층을 나타낸다. 사선을 붙인 사각형으로 나타낸 패턴은, 폴리실리콘층을 나타낸다. 파선으로 나타낸 패턴은, 제1 금속 배선층을 나타낸다. 제1 금속 배선층은, 콘택트를 통하지 않고서 폴리실리콘층에 접속 가능하다. 확산층 상에 배치되는 폴리실리콘은, 트랜지스터의 게이트를 구성한다. 게이트의 하측의 확산층 패턴은, 트랜지스터의 채널을 구성한다. 게이트의 양측에 위치하는 확산층 영역은, 트랜지스터의 소스 또는 드레인을 구성한다. 도면의 좌측에 있어서, 굵은 선으로 나타낸 워드선(WL) 및 비트선(BL, XBL)은, 제1 금속 배선층보다 상측에 위치하는 제2 금속 배선층을 이용하여 배선된다.
도 4는 도 2에 도시한 더미 메모리 셀(DMC1)의 레이아웃의 상세를 도시하고 있다. 더미 메모리 셀(DMC1)은, 리얼 메모리 셀(MC)과 동일한 전송 트랜지스터(T1, T2), 부하 트랜지스터(L1, L2) 및 구동 트랜지스터(D1, D2)를 갖는다. 즉, 더미 메 모리 셀(DMC1)에 형성되는 트랜지스터의 수 및 구조(사이즈)는, 리얼 메모리 셀(MC)에 형성되는 트랜지스터의 수 및 구조(사이즈)와 동일하다.
도면의 좌측에 있어서, 크로스 해칭된 동그라미 표시는, 리얼 메모리 셀(MC)에 배치되어야 할 제1 콘택트에 대응하는 제1 콘택트가 존재하지 않는 것을 나타내고 있다. 이중 동그라미는, 옆에 리얼 메모리 셀(MC)이 배치될 때에 워드선(WL)에 접속되는 제1 콘택트가 배치되고, 옆에 리얼 메모리 셀(MC)이 배치되지 않을 때에 제1 콘택트가 존재하지 않는 것을 나타낸다. 도면의 우측에 있어서, 파선으로 나타낸 X 표시를 붙인 정사각형[트랜지스터(T1)에 인접함]은, 도면의 좌측의 이중 동그라미에 대응한다. 그 외의 구성은, 도 3에 도시한 리얼 메모리 셀(MC)과 동일하다. 즉, 더미 메모리 셀(DMC1)에서는, 드라이버 트랜지스터(D1)의 소스는, 제1 콘택트를 통해 반드시 접지선(GND)에 접속된다. 도 3 및 도 4를 비교하여 알 수 있듯이, 더미 메모리 셀(DMC1)의 제1 콘택트의 수는, 리얼 메모리 셀(MC)에 배치되는 제1 콘택트의 수보다 적다.
도 5는 더미 메모리 셀(DMC2)의 레이아웃의 상세를 도시하고 있다. 더미 메모리 셀(DMC2)은, 리얼 메모리 셀(MC)과 동일한 전송 트랜지스터(T1, T2), 부하 트랜지스터(L1, L2) 및 구동 트랜지스터(D1, D2)를 갖는다. 즉, 더미 메모리 셀(DMC2)에 형성되는 트랜지스터의 수 및 구조(사이즈)는, 리얼 메모리 셀(MC)에 형성되는 트랜지스터의 수 및 구조(사이즈)와 동일하다.
더미 메모리 셀(DMC2)에서는, 전송 트랜지스터(T2)를 비트선(XBL)(또는 BL)에 접속해야 할 제1 콘택트가 존재하지 않는다. 그 외의 제1 콘택트는, 리얼 메모 리 셀(MC)과 동일하게 배치된다. 그 외의 구성은, 도 3에 도시한 리얼 메모리 셀(MC)과 동일하다. 도 3, 도 4 및 도 5를 비교하여 알 수 있듯이, 더미 메모리 셀(DMC2)의 제1 콘택트의 수는, 리얼 메모리 셀(MC)에 배치되는 제1 콘택트의 수보다 적고, 더미 메모리 셀(DMC1)에 배치되는 제1 콘택트의 수보다 많다. 환언하면, 더미 메모리 셀(DMC1, DMC2)에 배치되는 제1 콘택트의 수는, 서로 상이하다.
단, 상술한 바와 같이, 제1 콘택트의 형성 후에 평탄화 공정이 실시되기 때문에, 제1 콘택트의 유무에 의해, 제2 금속 배선층의 배선 형상이 변화되는 일은 없다. 즉, 리얼 메모리 셀(MC) 및 더미 메모리 셀(DMC1, DMC2)의 제2 금속 배선의 형상은, 서로 동일해진다. 한편, 전류 경로를 차단하기 위해서 확산층의 일부를 삭제하는 경우, 확산층과 함께 확산층에 접속되는 콘택트를 삭제할 필요가 있다. 이 때문에, 이미 개발이 완료된 반도체 메모리의 레이아웃 데이터로부터 확산층의 일부를 삭제하는 경우, 2층의 레이아웃 데이터를 변경할 필요가 있다. 이에 대하여, 본 발명에서는, 제1 콘택트의 레이아웃 데이터를 변경하는 것만으로 좋다.
도 6은 도 2에 도시한 메모리 셀 어레이(ARY)의 반도체 기판의 개요를 도시하고 있다. 도 3 내지 도 5에 도시한 바와 같이, 각 메모리 셀(MC, DMC1, DMC2)은, 도면의 가로 방향의 양측에 nMOS 트랜지스터가 형성되고, 도면의 중앙에 pMOS 트랜지스터가 형성된다. 이 때문에, pMOS 트랜지스터의 기판 영역인 n형 웰 영역(NW)은, 도 6의 세로 방향으로 배열되는 메모리 셀(MC, DMC1)(또는 DMC2) 및 탭 셀(TP)의 중앙 부분에 형성된다. nMOS 트랜지스터의 기판 영역인 p형 웰 영역(PW)은, 도 6의 세로 방향으로 배열되는 메모리 셀(MC, DMC1)(또는 DMC2) 및 탭 셀(TP)의 양측 부분에 형성된다. p형 웰 영역(PW)은, 인접하는 메모리 셀(MC, DMC1, DMC2) 및 탭 셀(TP)에 의해 공통으로 형성된다. 메모리 셀(MC, DMC1, DMC2)은, 메모리 셀 어레이(ARY) 주위에 배치되는 주변 회로에 비해서, 웰 영역(NW, PW)의 폭은 좁다. 이 때문에, 웰 영역(NW, PW)의 레이아웃 밀도가 변화되는 메모리 셀 어레이(ARY)의 외주부[더미 메모리 셀(DMC1, DMC2)]에서는, 웰 영역(NW, PW)을 형성하기 위한 포토레지스트가 변형되기 쉽다. 본 발명에서는, 웰 영역(NW, PW)용의 포토레지스트가 변형된 경우에도, 후술하는 바와 같이, 비정상적인 전원 전류가 흐르는 것을 방지할 수 있고, 래치업을 방지할 수 있다.
도 7은 도 2의 영역 A의 레이아웃을 도시하고 있다. 도면 중의 흰 사각은, 전원선(VDD)에 접속되는 제1 콘택트를 나타내고 있다. 검은 사각은, 접지선(GND)에 접속되는 제1 콘택트를 나타내고 있다. 긴 원형은, 제1 콘택트가, 배선이나 다른 층의 콘택트를 통해 상층의 워드선(WL) 또는 비트선(BL, XBL)에 접속되는 것을 나타내고 있다. 제1 콘택트는, 인접하는 리얼 메모리 셀(MC)에 의해 공유된다.
도 8 및 도 9는, 도 2의 영역 B 및 영역 C의 레이아웃을 도시하고 있다. 탭 셀(TP) 내의 흰 사각은, 전원선(VDD)에 접속되는 제2 콘택트를 나타내고 있다. 탭 셀(TP) 내의 검은 사각은, 접지선(GND)에 접속되는 제2 콘택트를 나타내고 있다. 제2 콘택트는, 전원선(VDD) 및 접지선(GND)을 확산층 영역에 직접 접속하기 위한 콘택트이다. 또, 제2 콘택트를, 확산층 영역에 접속되는 콘택트, 제1 콘택트 및 제1 콘택트보다 상층에 형성되는 콘택트에 의해 구성해도 좋다.
크로스 해칭된 셀은, 리얼 메모리 셀(MC)을 나타내고 있다. 각 드라이버 트 랜지스터(D1, D2)의 소스는, 서로 인접하는 4개의 메모리 셀에서 공통이다. 이 때문에, 드라이버 트랜지스터(D1)의 소스의 제1 콘택트는, 메모리 셀의 종류에 상관없이 접지선(GND)에 접속된다. 제1 콘택트는, 인접하는 리얼 메모리 셀(MC, DMC1, DMC2)에 의해 공유된다. 또한, 도 4에서 설명한 바와 같이, 리얼 메모리 셀(MC)의 좌측에 위치하는 더미 메모리 셀(DMC1)에서는, 전송 트랜지스터(T1)의 게이트는, 제1 콘택트를 통해 워드선(WL)에 접속되어 있다. 이와 같이, 더미 메모리 셀(DMC1)에 있어서, 리얼 메모리 셀(MC)에 인접하는 경계 부분에는, 리얼 메모리 셀(MC)에 공유되는 제1 콘택트가 배치된다. 리얼 메모리 셀(MC)에 인접하지 않는 경계 부분에 배치되어야 할 제1 콘택트는, 리얼 메모리 셀(MC)에 비해서 누락되어 있다.
한편, 더미 메모리 셀(DMC2)에서는, 전송 트랜지스터(T1, T2)의 게이트는, 제1 콘택트를 통해 접지선(GND)에 접속되어 있다. 전송 트랜지스터(T1, T2)의 게이트는, 접지선(GND)에 접속된 더미 워드선(DWL)에 접속되어 있다. 또한, 전송 트랜지스터(T2)를 비트선(BL 또는 XBL)에 접속하기 위한 제1 콘택트만이, 리얼 메모리 셀(MC)에 비해서 누락되어 있다. 환언하면, 더미 메모리 셀(DMC2)에 있어서, 리얼 메모리 셀(MC)에 인접하는 경계 부분에는, 리얼 메모리 셀(MC)에 공유되는 제1 콘택트가 배치된다. 리얼 메모리 셀(MC)에 인접하지 않는 경계 부분에 배치되어야 할 제1 콘택트의 적어도 하나는, 리얼 메모리 셀(MC)에 비해서 누락되어 있다. 또한, 워드선(WL) 아래에 배치되는 더미 메모리 셀(DMC1)과, 비트선(BL 또는 XBL) 아래에 배치되는 더미 메모리 셀(DMC2)에서는, 형성되는 제1 콘택트의 수가 상이하다.
도 10 및 도 11은, 도 2의 영역 D 및 영역 E의 레이아웃을 도시하고 있다. 영역 D, E에 있어서도, 더미 메모리 셀(DMC1)에서는, 전송 트랜지스터(T1)의 게이트에 접속되어 있는 제1 콘택트 및 드라이버 트랜지스터(D1)의 소스에 접속되는 제2 콘택트만이 배치되고, 그 외의 제1 콘택트는 누락되어 있다. 더미 메모리 셀(DMC2)에서는, 전송 트랜지스터(T2)를 비트선(BL 또는 XBL)에 접속하기 위한 제1 콘택트만이, 리얼 메모리 셀(MC)에 비해서 누락되어 있다.
도 12는 도 8의 웰 영역의 주요부의 레이아웃을 도시하고 있다. 이 예에서는, 탭 셀(TP)이, 더미 메모리 셀(DMC2)의 외측(도면의 상측)에 배치된다. 이 때문에, 예컨대, n형 웰 영역(NW) 및 p형 웰 영역(PW)은, 이들의 단부를 탭 셀(TP)의 단부에 맞춰서 배치된다. 도면 중의 굵은 실선은, 레이아웃 데이터(설계 데이터)를 나타내고 있다. 굵은 파선으로 나타낸 원호 C1은, 반도체 기판에 실제로 형성되는 n형 웰 영역(NW)의 형상을 나타내고 있다. 이 변형은, 예컨대, 웰 영역(NW, PW)을 형성하기 위한 포토레지스트가, 제조 조건의 변동에 의해 변형되는 것에 기인한다. 즉, SRAM의 제조 중에, 메모리 셀 어레이(ARY)와 주변 회로의 경계에 있어서, 웰 영역(NW, PW)의 레이아웃 패턴의 밀도의 차이에 의해 포토레지스트의 형상이 변화되어, 웰 영역이 정상적으로 형성되지 않는 경우가 있다.
더미 메모리 셀(DMC2)의 전송 트랜지스터(T2)의 소스, 드레인의 한쪽(확산층 영역)은, 제1 콘택트가 누락되어 있고, 오픈 상태(open)로 되어 있다. 이 때문에, 만일, 제조 조건의 변동에 의해 n형 웰 영역(NW)의 형성 위치가 어긋나거나, n형 웰 영역(NW)이 변형되어, 전송 트랜지스터(T2)의 확산층 영역이 n형 웰 영역(NW)에 쇼트한 경우에도, 비정상적인 전원 전류가 흐르는 것을 방지할 수 있고, 래치업을 방지할 수 있다.
또, 탭 셀(TP)이, 더미 메모리 셀(DMC2)의 외측에 배치되는 경우, n형 웰 영역(NW)의 단부와 더미 메모리 셀(DMC2)의 단부는 떨어져 있다. 이 때문에, n형 웰 영역(NW)의 단부가 변형된 경우에도, 부하 트랜지스터(L1)의 소스(VDD)와 p형 웰 영역(PW)(GND) 사이에 누설 경로(leak path)가 생길 가능성은 낮다. 따라서, n형 웰 영역(NW)의 변형에 의해 래치업이 발생하는 것을 방지할 수 있다.
이상, 제1 실시형태에서는, 더미 메모리 셀(DMC1, DMC2)은, 제1 콘택트의 일부를 누락하여 형성되기 때문에, 웰 영역(NW, PW)이 정상적으로 형성되지 않는 경우에도, 더미 메모리 셀(DMC1, DMC2)에 비정상적인 전원 전류가 흐르는 것을 방지할 수 있다. 환언하면, 웰 영역(NW, PW)과 확산층 영역의 쇼트에 기인하여, 래치업이 발생하는 것을 방지할 수 있다. 래치업은, SRAM을 탑재하는 시스템의 동작 환경에 의존하여 발생하는 경우가 있다. 본 발명에서는, 래치업이 발생하는 것을 방지할 수 있기 때문에, SRAM의 신뢰성을 향상할 수 있다.
각 더미 메모리 셀(DMC1, DMC2)에 있어서, 누락되는 제1 콘택트는, 리얼 메모리 셀(MC)에 공유되는 제1 콘택트가 아니라, 리얼 메모리 셀(MC)에 인접하지 않는 경계 부분에 배치되어야 할 제1 콘택트이다. 리얼 메모리 셀(MC)에 접속되는 제1 콘택트를 누락시키지 않고서, 즉, 리얼 메모리 셀(MC)이 정상적으로 동작하는 상태를 유지하여, 래치업이 발생하는 것을 방지할 수 있다.
제1 콘택트의 사양을 더미 메모리 셀(DMC1, DMC2)에서 다르게 함으로써, 더미 메모리 셀(DMC1, DMC2)의 위치에 따라서, 래치업의 발생을 최적으로 방지할 수 있다. 더미 메모리 셀(DMC1, DMC2)은, 리얼 메모리 셀(MC)과 동일한 트랜지스터 구조를 갖고 있기 때문에, 메모리 셀 어레이(ARY)의 외주부에 위치하는 리얼 메모리 셀(MC)의 트랜지스터 등의 형상이 변형되는 것을 방지할 수 있다. 환언하면, 더미 메모리 셀(DMC1, DMC2)에 래치업의 대책을 실시하는 경우에도, 더미 메모리 셀(DMC1, DMC2)의 기능이 저하되는 일은 없다.
도 13은 본 발명의 제2 실시형태에 있어서의 메모리 코어(18A)를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 이 실시형태에서는, SRAM은, 4개의 메모리 블록(BLK1-4)을 갖고 있다. 각 메모리 블록(BLK1-4)은, 2개의 메모리 셀 어레이(ARY)와, 이들 메모리 셀 어레이(ARY)에서 공유되는 센스 앰프(SA), 라이트 앰프(WA) 및 칼럼 스위치(CSW)를 갖고 있다. 그 외의 구성은, 제1 실시형태와 동일하다.
도 14는 도 13에 도시한 메모리 블록(예컨대, BLK1)의 상세를 도시하고 있다. 각 메모리 셀 어레이(ARY)에 있어서, 크로스 해칭된 사각형은, 리얼 메모리 셀(MC)을 나타낸다. 흰 사각형은, 더미 메모리 셀(DMC1 또는 DMC2)을 나타낸다. 더미 메모리 셀은, 리얼 메모리 셀의 매트릭스의 외주부에 액자 형상으로 배치되어 있다. 파선으로 칠한 사각형은, 탭 셀(TP)을 나타내고 있다. 각 메모리 셀 어레이(ARY)는, 도면의 가로 방향으로 배열되는 리얼 메모리 셀에 의해 복수의 메모리 셀열이 구성되어 있다. 각 메모리 셀열은, 도면의 가로 방향으로 연장되는 도시하지 않은 워드선에 접속되어 있다. 도면 중의 기호 F는, 레이아웃 패턴의 전사 방향 을 나타내고 있다.
도면의 세로 방향으로 배열되는 소정 수의 메모리 셀열 사이에는, 탭 셀(TP)을 배열한 탭 셀열이 배치되어 있다. 탭 셀(TP)은, 도 8 및 도 9에 도시한 구조를 갖고 있고, n형 웰 영역(NW)에 전원 전압(VDD)을 공급하기 위한 제2 콘택트 및 p형 웰 영역(PW)에 접지 전압(GND)을 공급하기 위한 제2 콘택트를 갖고 있다.
도 15는 도 14의 영역 A의 레이아웃을 도시하고 있다. 제1 실시형태(도 8)와의 차이는, 더미 메모리 셀(DMC2) 대신에 더미 메모리 셀(DMC3)이 형성되는 것, 및 더미 메모리 셀(DMC3)의 외측에 탭 셀(TP)이 존재하지 않는 것이다. 더미 메모리 셀(DMC3)은, 드라이버 트랜지스터(D1)의 소스에 접속되는 제1 콘택트와, 부하 트랜지스터(L1)의 소스에 접속되는 제1 콘택트가 누락되어 있는 점에서, 더미 메모리 셀(DMC2)과 상이하다. 더미 메모리 셀(DMC3)의 그 외의 구성은, 더미 메모리 셀(DMC2)과 동일하다. 이 실시형태에서는, 도 15로부터 알 수 있듯이, 액자 형상으로 배치되는 더미 메모리 셀군(DMC1, DMC3)의 외주부의 제1 콘택트는, 전부 누락되어 있다.
도 16은 도 15의 웰 영역의 주요부의 레이아웃을 도시하고 있다. 이 예에서는, 탭 셀(TP)은, 더미 메모리 셀(DMC3)의 외측에 배치되지 않는다. 이 때문에, n형 웰 영역(NW) 및 p형 웰 영역(PW)의 단부는, 예컨대, 더미 메모리 셀(DMC3)의 단부보다 약간 돌출되어 있다. 상술한 도 12와 마찬가지로, 도면 중의 굵은 실선은, 레이아웃 데이터(설계 데이터)를 나타내고 있다. 굵은 파선으로 나타낸 원호 C1은, 반도체 기판에 실제로 형성되는 n형 웰 영역(NW)의 형상을 나타내고 있다. 더미 메 모리 셀(DMC3)이 메모리 셀 어레이(ARY)의 외주부에 배치되는 경우, n형 웰 영역(NW)의 단부와 더미 메모리 셀(DMC3)의 단부는 비교적 가까이에 위치한다. 이 때문에, n형 웰 영역(NW)의 단부가 변형된 경우, 부하 트랜지스터(L1)의 소스(본래의 전압은 VDD)와 p형 웰 영역(PW)(GND)이 전기적으로 접속될 우려가 있다. 이것을 방지하기 위해서, 제1 실시형태(도 12)와 달리, 더미 메모리 셀(DMC3)에 있어서, 부하 트랜지스터(L1)의 소스에 접속되는 제1 콘택트는 배치되지 않고, 부하 트랜지스터(L1)의 소스는 오픈 상태(open)가 된다.
이상, 제2 실시형태에 있어서도, 상술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 액자 형상으로 배치되는 더미 메모리 셀(DMC1, DMC2)의 외주부의 제1 콘택트를, 리얼 메모리 셀(MC)에 비해서 전부 누락시킨다. 이에 따라, 제조 조건의 변동에 의해 n형 웰 영역(NW)의 형성 위치가 어긋나거나, n형 웰 영역(NW)이 변형된 경우에도, 비정상적인 전원 전류가 흐르는 것을 확실하게 방지할 수 있고, 래치업을 방지할 수 있다. 특히, 탭 셀(TP)이 리얼 메모리 셀열 사이에 배치되는 경우에도, 래치업을 확실하게 방지할 수 있다.
도 17은 본 발명의 제3 실시형태에 있어서의 메모리 셀 어레이(ARY)의 상세를 도시하고 있다. 제1 실시형태(도 2)와의 차이는, 더미 메모리 셀(DMC2) 대신에 더미 메모리 셀(DMC3)을 배치한 것, 및 탭 셀(TP)과 더미 메모리 셀(DMC1, DMC3)의 위치를 반대로 한 것이다. 그 외의 구성은, 제1 실시형태와 동일하다. 즉, 이 실시형태의 반도체 메모리는 SRAM이며, 메모리 셀 어레이(ARY)는, SRAM의 메모리 셀을 갖고 있다.
도 18은 도 17의 영역 A의 레이아웃을 도시하고 있다. 이 실시형태에서는, 제2 실시형태와 마찬가지로, 더미 메모리 셀(DMC3)의 외측에 탭 셀(TP)이 존재하지 않는다. 이 때문에, 더미 메모리 셀(DMC3)에 있어서, 드라이버 트랜지스터(D1)의 소스에 접속되는 제1 콘택트와, 부하 트랜지스터(L1)의 소스에 접속되는 제1 콘택트는 누락되어 있다. 탭 셀(TP)의 구조는, 상술한 도 8과 동일하다. 또한, 액자 형상으로 배치되는 더미 메모리 셀군(DMC1, DMC3)의 외주부의 제1 콘택트는 전부 누락되어 있다. 이상, 제3 실시형태에 있어서도, 상술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다.
도 19는 본 발명의 제4 실시형태에 있어서의 웰 영역의 주요부의 레이아웃을 도시하고 있다. 이 레이아웃은, 상술한 도 8의 좌측 위의 6개의 셀에 대응하고 있다. 이 실시형태에서는, 도 8에 있어서 좌측 위에 배치된 더미 메모리 셀(DMC1)은, 메모리 셀 어레이(ARY)의 외주부에 위치하는 확산층 영역(DF1)을, 리얼 메모리 셀(MC)에 비해서 누락하여 구성되어 있다. 확산층 영역(DF1)은, 전송 트랜지스터(T2)의 소스, 드레인 및 드라이버 트랜지스터(D2)의 소스, 드레인을 구성하기 위한 영역이다. 그 외의 구성은 제1 실시형태와 동일하다. 즉, 이 실시형태의 반도체 메모리는 SRAM이다. 확산층 영역(DF1)을 형성하지 않음으로써, 도면의 좌측의 n형 웰 영역(NW)이 확산층 영역(DF1)측으로 어긋나거나 또는 변형되어, 확산층 영역(DF1)에 전기적으로 접속된 경우에도, n형 웰 영역(NW)(VDD)으로부터 확산층 영역(DF1)으로 누설 전류가 흐르는 것을 방지할 수 있다.
이상, 제4 실시형태에 있어서도, 상술한 제1 및 제2 실시형태와 동일한 효과 를 얻을 수 있다. 또한, 이 실시형태에서는, 액자 형상으로 배치되는 더미 메모리 셀(DMC1)에 있어서의 외주측에 위치하는 확산층 영역(DF1)을 리얼 메모리 셀(MC)에 비해서 누락시킨다. 이에 따라, 제조 조건의 변동에 의해 n형 웰 영역(NW)의 형성 위치가 어긋나거나, n형 웰 영역(NW)이 변형된 경우에도, 비정상적인 전원 전류가 흐르는 것을 확실하게 방지할 수 있고, 래치업을 방지할 수 있다.
도 20은 본 발명의 제5 실시형태에 있어서의 웰 영역의 주요부의 레이아웃을 도시하고 있다. 이 레이아웃은, 상술한 도 15의 좌측 위의 6개의 셀에 대응하고 있다. 이 실시형태에서는, 제4 실시형태(도 19)와 마찬가지로, 도 15의 좌측 위에 배치되는 더미 메모리 셀(DMC1)은, 메모리 셀 어레이(ARY)의 외주부에 위치하는 확산층 영역(DF1)을, 리얼 메모리 셀(MC)에 비해서 누락하여 구성되어 있다. 그 외의 구성은, 제1 및 제2 실시형태와 동일하다. 즉, 이 실시형태의 반도체 메모리는 SRAM이다. 이상, 제5 실시형태에 있어서도, 상술한 제1, 제2 및 제4 실시형태와 동일한 효과를 얻을 수 있다.
도 21은 본 발명의 제6 실시형태에 있어서의 더미 메모리 셀(DMC3)의 상세를 도시하고 있다. 비트선(BL 또는 XBL) 아래에 배치되는 더미 메모리 셀(DMC3)은, 드라이버 트랜지스터(D2)의 드레인 및 전송 트랜지스터(T2)의 드레인[도 1에 도시한 래치(LT)의 입출력 노드(ND2)]을 전원선(VDD)에 접속하기 위한 클립 배선(CLIP1)을 갖고 있는 점이, 제2 및 제3 실시형태의 더미 메모리 셀(DMC3)과 상이하다. 그 외의 구성은, 제2 또는 제3 실시형태와 동일하다. 즉, 이 실시형태의 반도체 메모리는 SRAM이다.
클립 배선(CLIP1)은, 도면의 우측에 도시하는 바와 같이, 제2 금속 배선층을 이용하여 형성된다. 더미 메모리 셀(DMC3)을 구성하는 래치의 입출력 노드의 한쪽을, 전원 전압(VDD)에 클립함으로써, 래치의 입출력 노드의 전압을 고정할 수 있다. 이에 따라, 데이터를 유지하지 않는 더미 메모리 셀(DMC3)의 래치의 각 노드가 플로팅 상태가 되는 것을 방지할 수 있다. 따라서, 래치를 구성하는 트랜지스터의 게이트가 차지업하는 것을 방지할 수 있다. 이 결과, 게이트가 차지업에 의해 절연 불량을 일으키는 것을 방지할 수 있거나, 또는, 차지업에 의해 래치업이 발생하는 것을 방지할 수 있다.
이상, 제6 실시형태에 있어서도, 상술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 더미 메모리 셀(DMC2)의 래치의 입출력 노드를 전원 전압(VDD)에 클립함으로써, 트랜지스터의 게이트의 차지업을 방지할 수 있거나, 또는, 게이트의 절연 불량 및 래치업의 발생을 방지할 수 있다.
도 22는 본 발명의 제7 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 이 실시형태에서는, 제1 실시형태의 SRAM에 셀프 타이밍 수법을 도입하여 구성되어 있다. 셀프 타이밍 수법은, 센스 앰프(SA)의 동작 타이밍을, 비트선(BL, XBL)의 길이(부하 용량)에 의존하여 조정하는 수법이다. 셀프 타이밍 수법은, 사용자의 시스템 사양에 따라서, 메모리 셀 어레이(ARY)의 크기[비트선(BL, XBL)의 길이]를 가변으로 하는 설계 수법(컴파일드 메모리)에서 채용된다.
메모리 셀 어레이(ARY)는, 센스 앰프(SA)로부터 가장 떨어진 위치[도면의 세 로 방향으로 배열되는 리얼 메모리 셀(MC)의 열의 일단측]에 형성되고, 항상 소정의 값이 판독되는 셀프 타이밍 메모리 셀(SMC)을 갖고 있다. 셀프 타이밍 메모리 셀(SMC)의 전송 트랜지스터(도시하지 않음)는, 메모리 셀(MC)의 액세스 요구에 동기하여 동작 제어 회로(CNTL)로부터 출력되는 액세스 신호(ACS)를 받아 온되며, 셀프 타이밍 비트선(SBL)에 항상 저논리 레벨의 데이터 신호를 출력한다. 액세스 신호(ACS)는, 더미 비트선(XDBL)을 이용한 셀프 타이밍 워드선(SWL) 및 배선(W3)을 통해, 셀프 타이밍 메모리 셀(SMC)의 전송 트랜지스터의 게이트에 전달된다.
셀프 타이밍 비트선(SBL)에 전달되는 셀프 타이밍 메모리 셀(SMC)로부터의 데이터 신호는, 인버터에서 증폭 및 반전되어, 센스 앰프 인에이블 신호(SEN)로서 출력된다. 그리고, 도면의 세로 방향으로 배열되는 리얼 메모리 셀(MC)의 열의 타단측에 배치되는 센스 앰프(SA)는, 센스 앰프 인에이블 신호(SEN)에 동기하여 증폭 동작을 개시해서, 리얼 메모리 셀(MC)로부터 판독되는 데이터 신호를 증폭한다. 셀프 타이밍 수법에서는, 센스 앰프(SA)는, 비트선(BL, XBL)의 길이에 의존해서 생성 타이밍이 가변으로 되는 센스 앰프 인에이블 신호(SEN)에 동기하여, 항상 최적의 타이밍에서 동작한다.
도 23은 도 22에 도시한 셀프 타이밍 메모리 셀(SMC)의 상세를 도시하고 있다. 셀프 타이밍 메모리 셀(SMC)은, 도 21에 도시한 클립 배선(CLIP1) 대신에 리얼 메모리 셀(MC)에 클립 배선(CLIP2)을 배치하여 구성되어 있다. 클립 배선(CLIP2)은, 도면의 우측에 도시하는 바와 같이, 제2 금속 배선층을 이용하여 형성된다. 클립 배선(CLIP2)은, 드라이버 트랜지스터(D2)의 드레인, 전송 트랜지스터(T2)의 드 레인 및 더미 비트선(XDBL)을 전원선(VDD)에 접속한다.
도 24는 제7 실시형태의 메모리 셀 어레이(ARY)의 주요부의 레이아웃을 도시하고 있다. 이 실시형태에서는, 제1 실시형태(도 8)의 좌측 위에 배치되는 리얼 메모리 셀(MC)이 셀프 타이밍 메모리 셀(SMC)로 치환되어 있다. 셀프 타이밍 메모리 셀(SMC)의 상방에는, 셀프 타이밍 비트선(SBL) 및 더미 비트선(XDBL)이 배선된다. 셀프 타이밍 비트선(SBL)의 하방에 배치되는 리얼 메모리 셀(MC)은, 셀프 타이밍 메모리 셀(SMC)과 동일한 클립 배선(CLIP2)이 형성된다. 단, 이들 리얼 메모리 셀(MC)은, 외부 단자를 통해 공급되는 데이터를 유지하지 않는다.
이상, 제7 실시형태에서는, 본 발명을, 셀프 타이밍 수법을 도입한 SRAM에 적용한 경우에도, 상술한 제1 실시형태와 동일한 효과를 얻을 수 있다.
또, 상술한 실시형태에서는, 본 발명을 SRAM에 적용하는 예에 대해서 서술하였다. 본 발명은 이러한 실시형태에 한정되는 것은 아니다. 예컨대, 본 발명을, DRAM 등의 다른 반도체 메모리에 적용해도, 동일한 효과를 얻을 수 있다.
이상, 본 발명에 대해서 상세하게 설명해 왔으나, 상기한 실시형태 및 그 변형예는 발명의 일례에 불과하며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명은, 리얼 메모리 셀 주위에 배치되는 더미 메모리 셀을 갖는 반도체 메모리에 적용 가능하다.

Claims (10)

  1. 트랜지스터를 가지며, 매트릭스 형상으로 배치되는 리얼 메모리 셀과,
    상기 매트릭스의 외주부에 위치하는 리얼 메모리 셀의 외측에 배치되며, 상기 리얼 메모리 셀의 상기 트랜지스터와 동일한 구조의 트랜지스터를 하나 이상을 갖는 더미 메모리 셀과,
    반도체 기판 상에 적층되는 2개의 배선층 사이를 접속하고, 각 메모리 셀의 주위에 배치되며, 인접하는 메모리 셀에 공유되는 제1 콘택트와,
    제1 방향으로 배열되는 리얼 메모리 셀의 열 위로 연장되는 워드선과,
    상기 제1 방향과 직교하는 제2 방향으로 배열되는 리얼 메모리 셀의 열 위로 연장되는 비트선
    을 구비하고,
    상기 더미 메모리 셀에 배치되는 제1 콘택트의 수는, 상기 리얼 메모리 셀에 배치되는 제1 콘택트의 수보다 적게 설정되고,
    상기 워드선 아래에 배치되는 더미 메모리 셀과, 상기 비트선 아래에 배치되는 더미 메모리 셀은, 형성되는 제1 콘택트의 수가 상이한 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 더미 메모리 셀 내의 배선의 일부는 오픈 상태로 설정되는 것을 특징으로 하는 반도체 메모리.
  3. 제1항 또는 제2항에 있어서,
    상기 더미 메모리 셀에 있어서,
    상기 리얼 메모리 셀에 인접하는 경계 부분에 배치되는 제1 콘택트는, 상기 리얼 메모리 셀에 공유되고,
    상기 리얼 메모리 셀에 인접하지 않는 경계 부분에 배치되는 제1 콘택트의 하나 이상은, 상기 리얼 메모리 셀에 비해서 누락되어 있는 것을 특징으로 하는 반도체 메모리.
  4. 삭제
  5. 제1항에 있어서,
    상기 리얼 메모리 셀 및 상기 더미 메모리 셀은, 상보의 입출력 노드를 갖는 래치를 구비하고,
    상기 비트선 아래에 배치되는 더미 메모리 셀은, 상기 입출력 노드의 한쪽을 전원선에 접속하기 위한 클립 배선을 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  6. 제1항 또는 제2항에 있어서,
    상기 더미 메모리 셀에 형성되는 트랜지스터의 수 및 구조는, 상기 리얼 메모리 셀에 형성되는 트랜지스터의 수 및 구조와 동일한 것을 특징으로 하는 반도체 메모리.
  7. 제1항 또는 제2항에 있어서,
    액자 형상으로 배치되는 더미 메모리 셀군의 외주부의 제1 콘택트는, 전부 누락되어 있는 것을 특징으로 하는 반도체 메모리.
  8. 제7항에 있어서,
    한 방향으로 배열되는 리얼 메모리 셀의 열 사이에 배치되고, 반도체 기판의 웰 영역을 전원선에 접속하기 위한 제2 콘택트를 갖는 탭 셀을 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  9. 제1항 또는 제2항에 있어서,
    상기 각 리얼 메모리 셀 및 상기 각 더미 메모리 셀은, 상기 트랜지스터의 소스 및 드레인을 구성하는 확산층 영역을 구비하고,
    액자 형상으로 배치되는 더미 메모리 셀은, 외주측에 위치하는 확산층 영역을 상기 리얼 메모리 셀에 비해서 누락하여 구성되어 있는 것을 특징으로 하는 반도체 메모리.
  10. 제1항 또는 제2항에 있어서,
    한 방향으로 배열되는 리얼 메모리 셀의 열 위로 연장되는 비트선과,
    상기 리얼 메모리 셀의 열의 일단측에 배치되며, 미리 설정된 논리값을 기억하는 셀프 타이밍 메모리 셀과,
    상기 리얼 메모리 셀의 열의 타단측에 배치되며, 상기 셀프 타이밍 메모리 셀로부터 판독되는 데이터 신호의 출력 타이밍에 동기해서 동작하여, 상기 리얼 메모리 셀로부터 판독되는 데이터 신호를 증폭하는 센스 앰프
    를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
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