KR101453157B1 - Ｓｒａｍ 셀들을 위한 장치 - Google Patents

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Abstract

메모리 셀은 제1 상호접속층 내의 제1 워드 라인, 제2 상호접속층 내에 형성된 제1 VSS 라인, 제1 비트 라인, 전원 라인, 제2 비트 라인 및 제2 VSS 라인, 제3 상호접속층 내의 제2 워드 라인을 포함한다. 메모리 셀은 전원 라인과 제2 비트 라인 사이에 형성된 워드 라인 스트랩 구조물을 더 포함하며, 워드 라인 스트랩 구조물은 제1 워드 라인과 제2 워드 라인을 결합시킨다.

Description

ＳＲＡＭ 셀들을 위한 장치{APPARATUS FOR SRAM CELLS}
본 발명은 SRAM 셀들을 위한 장치에 관한 것이다.
노트북 컴퓨터와 같은 오늘날의 전자 디바이스들은 정보를 저장하기 위한 다양한 메모리들을 포함한다. 메모리 회로들은 두 개의 주요 카테고리들을 포함한다. 하나는 휘발성 메모리이며; 나머지 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 랜덤 액세스 메모리(random access memory; RAM)를 포함하는데, 이것은 두 개의 서브 카테고리들, 즉 정적 랜덤 액세스 메모리(static random access memory; SRAM)와 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 더욱 분할될 수 있다. SRAM와 DRAM 모두는 전원공급이 끊기는 경우 저장해뒀던 정보를 상실할 것이기 때문에 휘발성이다. 한편, 비휘발성 메모리들은 자신들내에 데이터를 계속해서 저장해둘 수 있다. 비휘발성 메모리들에는 판독 전용 메모리(read-only-memory; ROM), 전기적으로 소거가능한 프로그램가능 판독 전용 메모리(electrically erasable programmable read-only memory; EEPROM) 및 플래쉬 메모리와 같은, 다양한 서브 카테고리들이 포함된다.
집적 회로내에서는 정적 랜덤 액세스 메모리(SRAM)가 흔히 이용된다. SRAM 셀들은 리프레쉬(refresh)할 필요 없이 데이터를 유지하는 유리한 특징을 갖는다. SRAM 셀들은 여러 갯수들의 트랜지스터들을 포함할 수 있으며, 이에 따라 종종 트랜지스터들의 갯수로 호칭되는데, 예컨대 6개 트랜지스터(6T) SRAM, 8개 트랜지스터(8T) SRAM 등으로 호칭된다. 일반적으로 트랜지스터들은 비트를 저장하기 위한 데이터 래치를 형성한다. 트랜지스터들에 대한 액세스를 제어하기 위해 추가적인 트랜지스터들이 추가될 수 있다. 일반적으로 SRAM 셀들은 행(row)들과 열(column)들을 갖는 어레이로서 배열된다. SRAM 셀들의 각각의 행은 현재의 SRAM 셀을 선택할지 안할지 여부를 결정하는 워드 라인에 연결된다. SRAM 셀들의 각각의 열은 SRAM 셀내로 비트를 기록하거나 또는 SRAM 셀로부터 비트를 판독하기 위해 이용되는 비트 라인(또는 상보적 비트 라인들의 쌍)에 연결된다.
SRAM 산업은 다양한 전자 컴포넌트들의 집적 밀도에서의 끊임없는 향상으로 인해 급격한 성장을 경험해 왔다. 대부분, 이러한 집적 밀도에서의 향상은 최소 피처 크기의 반복된 감축으로부터 유발되었으며, 이것은 주어진 면적내로 보다 많은 컴포넌트들이 집적되도록 해준다. 하지만, 보다 작은 피처 크기는 보다 많은 누설 전류를 야기시킬 수 있다. 최근에 훨씬 작은 전자 디바이스들에 대한 요구가 커져감에 따라, SRAM 셀들의 트랜지스터들의 누설 전류를 감소시킬 필요성은 커져갔다.
반도체 기술들이 진화함에 따라, 반도체 디바이스들에서 누설 전류를 한층 더 감소시키기 위한 효율적인 대안책으로서 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)가 부각되어 왔다. FinFET에서, 드레인, 채널 영역 및 소스를 포함한 활성 영역은 FinFET이 위치해 있는 반도체 기판의 표면으로부터 위로 돌출해 있다. 지느러미(fin)와 같은, FinFET의 활성 영역은 단면상으로 봤을 때 직사각형 형상을 갖는다. 또한, FinFET의 게이트 구조물은 꺼꾸로된 U자형과 같이 세 개의 면들을 둘러싸는 형태로 활성 영역을 에워싼다. 그 결과, 채널의 게이트 구조물의 제어는 보다 강력해진다. 통상적인 평면형 트랜지스터들의 단채널 누설 효과는 감소되었다. 이에 따라, FinFET이 턴 오프되면, 게이트 구조물은 FinFET의 누설 전류를 감소시키기 위해 채널을 보다 잘 제어할 수 있다.
메모리 셀은 제1 상호접속층 내의 제1 워드 라인, 제2 상호접속층 내에 형성된 제1 VSS 라인, 제1 비트 라인, 전원 라인, 제2 비트 라인 및 제2 VSS 라인, 제3 상호접속층 내의 제2 워드 라인을 포함한다. 메모리 셀은 전원 라인과 제2 비트 라인 사이에 형성된 워드 라인 스트랩 구조물을 더 포함하며, 워드 라인 스트랩 구조물은 제1 워드 라인과 제2 워드 라인을 결합시킨다.
교호 방식으로 배열된 워드 라인 스트랩 구조물들을 갖는 한가지 장점은 보다 많은 레이아웃 마진들을 생성하는데 도움을 주며, 두 개의 인접한 SRAM 셀들의 비트 라인들에서의 결합 캐패시턴스가 보다 잘 밸런싱된다는 점이다. 또한, 제3 VSS 라인들을 갖는 유리한 특징은 제3 VSS 라인들은 SRAM 회로의 전압 강하뿐만이 아니라 레지스턴스를 한층 더 감소시킴으로써, 그 결과 SRAM 어레이의 속도와 기능은 향상될 수 있다라는 점이다.
본 개시내용과, 본 개시내용의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 실시예에 따른 6개 트랜지스터(6T) SRAM 셀의 회로도를 도시한다.
도 2는 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 단면도를 도시한다.
도 3은 또 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 단면도를 도시한다.
도 4는 실시예에 따른 단일 접촉 구조를 갖는 반도체 디바이스의 단면도를 도시한다.
도 5는 실시예에 따른 도 1에서 도시된 SRAM 셀의 레이아웃도를 도시한다.
도 6은 또 다른 실시예에 따른 도 1에서 도시된 SRAM 셀의 레이아웃도를 도시한다.
도 7은 실시예에 따른 SRAM 셀의 레이아웃도를 도시한다.
도 8은 또 다른 실시예에 따른 SRAM 셀의 레이아웃도를 도시한다.
도 9는 실시예에 따른 도 7에서 도시된 SRAM 셀의 단순화된 레이아웃도를 도시한다.
도 10은 실시예에 따른 네 개의 행들과 하나의 열의 SRAM 어레이의 레이아웃도를 도시한다.
도 11은 또 다른 실시예에 따른 네 개의 행들과 하나의 열을 갖는 SRAM 어레이의 레이아웃도를 도시한다.
도 12는 또 다른 실시예에 따른 네 개의 행들과 하나의 열을 갖는 SRAM 어레이의 레이아웃도를 도시한다.
도 13은 또 다른 실시예에 따른 네 개의 행들과 하나의 열을 갖는 SRAM 어레이의 레이아웃도를 도시한다.
도 14는 실시예에 따른 네 개의 행들과 두 개의 열들의 SRAM 어레이의 레이아웃도를 도시한다.
도 15는 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다.
도 16은 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다.
도 17은 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다.
도 18은 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다.
도 19는 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 이와 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 다양한 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 개시내용은 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 개시내용의 실시예들을 실시하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 개시내용의 범위를 한정시키려는 것은 아니다.
본 개시내용을 특정 환경, 즉 핀 전계 효과 트랜지스터(FinFET) 정적 랜덤 액세스 메모리(SRAM) 메모리 구조에서의 실시예들과 관련하여 설명할 것이다. 하지만, 본 개시내용의 실시예들은 또한 다양한 반도체 디바이스들에 적용될 수 있다. 이후에는, 다양한 실시예들을 첨부 도면들을 참조하여 상세하게 설명할 것이다.
도 1은 실시예에 따른 6개 트랜지스터(6T) SRAM 셀의 회로도를 도시한다. SRAM 셀(100)은 풀 업(pull-up) p형 금속 산화물 반도체(p-type metal oxide semiconductor; PMOS) 트랜지스터(PU1)와 풀 다운(pull-down) n형 금속 산화물 반도체(n-type metal oxide semiconductor; NMOS) 트랜지스터(PD1)에 의해 형성된 제1 인버터를 포함한다. SRAM 셀(100)은 풀 업(pull-up) PMOS 트랜지스터(PU2)와 풀 다운(pull-down) NMOS 트랜지스터(PD2)에 의해 형성된 제2 인버터를 더 포함한다. 뿐만 아니라, 제1 인버터와 제2 인버터 모두는 전압 버스(VCC)와 접지 포텐셜(VSS) 사이에 결합된다.
도 1에서 도시된 바와 같이, 제1 인버터와 제2 인버터는 교차결합된다. 즉, 제1 인버터는 제2 인버터의 출력에 연결된 입력을 갖는다. 마찬가지로, 제2 인버터는 제1 인버터의 출력에 연결된 입력을 갖는다. 제1 인버터의 출력을 저장 노드(storage node; SN)라고 칭한다. 마찬가지로, 제2 인버터의 출력을 저장 노드(SNB)라고 칭한다. 정상 동작 모드에서, 저장 노드(SN)는 저장 노드(SNB)와는 반대의 논리 상태에 있게 된다. 두 개의 교차결합된 인버터들을 이용함으로써, SRAM 셀(100)은 리프레쉬 싸이클을 적용하지 않고서 저장된 데이터가 상실되지 않도록 래치된 구조를 이용하여 데이터를 홀딩할 수 있다.
6T SRAM 셀들을 이용한 SRAM 어레이(미도시됨)에서, 셀들은 행과 열로 배열된다. SRAM 어레이의 열들은 비트 라인 쌍들, 즉 제1 비트 라인(BL)과 제2 비트 라인(BLB)에 의해 형성된다. 또한, SRAM 어레이의 셀들은 각각의 비트 라인 쌍들 사이에 배치된다. 도 1에서 도시된 바와 같이, SRAM 셀(100)은 비트 라인(BL)과 비트 라인(BLB) 사이에 위치한다.
도 1에서 도시된 바와 같이, SRAM 셀(100)은 제1 인버터의 출력과 비트 라인(BL) 사이에 연결된 제1 패스 게이트 트랜지스터(PG1)를 포함한다. SRAM 셀(100)은 제2 인버터의 출력과 비트 라인(BLB) 사이에 연결된 제2 패스 게이트 트랜지스터(PG2)를 더 포함한다. 제1 패스 게이트 트랜지스터(PG1)와 제2 패스 게이트 트랜지스터(PG2)의 게이트들은 워드 라인(WL)에 연결된다.
도 1의 회로도에서 도시된 바와 같이, 트랜지스터들(PU1, PU2)은 p형 트랜지스터들이다. 트랜지스터들(PU1, PU2)은 평면형 p형 전계 효과 트랜지스터(PFET), p형 핀 전계 효과 트랜지스터(FinFET) 등과 같은 다양한 p형 트랜지스터들에 의해 구현될 수 있다. 트랜지스터들(PD1, PD2, PG1, PG2)은 n형 트랜지스터들이다. 트랜지스터들(PD1, PD2, PG1, PG2)은 평면형 n형 전계 효과 트랜지스터(NFET), n형 FinFET 등과 같은 다양한 n형 트랜지스터들에 의해 구현될 수 있다.
동작시, 패스 게이트 트랜지스터들(PG1, PG2)이 비활성인 경우, SRAM 셀(100)은 저장 노드들(SN, SNB)에서 상보적 값들을 무기한적으로 보존할 것이다. 그 이유는 교차결합된 인버터들의 쌍의 각 인버터들이 상대방 인버터의 입력을 구동시키고, 이에 따라 저장 노드들에서 전압들이 보존되기 때문이다. 이러한 상황은 전력이 SRAM으로부터 제거되거나 또는 기록 싸이클이 수행되어 저장 노드들에서 저장된 데이터를 변경할 때 까지 고정 상태로 남아있을 것이다.
WRITE 동작 동안에, 비트 라인들(BL, BLB)은 SRAM 셀(100) 내에 기록될 새로운 데이터에 따라 상반되는 논리 값들로 세팅된다. 예를 들어, SRAM 기록 동작에서, SRAM 셀(100)의 데이터 래치에서 저장된 논리 상태 "1"은 BL을 "0"으로 세팅하고 BLB을 "1"로 세팅함으로써 리셋될 수 있다. 행 디코더(미도시됨)로부터의 2진 코드에 응답하여, SRAM 셀(100)의 패스 게이트 트랜지스터들에 결합된 워드 라인이 어써팅(assert)되어, WRITE 동작으로 진행하도록 데이터 래치가 선택된다.
SRAM 셀(100)이 선택된 후, 제1 패스 게이트 트랜지스터(PG1)와 제2 패스 게이트 트랜지스터(PG2) 모두는 턴 온된다. 그 결과, 저장 노드들(SN, SNB)은 BL 및 BLB에 각각 연결된다. 더 나아가, 데이터 래치의 저장 노드(SN)는 BL에 의해 "0"으로 방전되고, 데이터 래치의 나머지 다른 저장 노드는 BLB에 의해 "1"로 충전된다. 그 결과, 새로운 데이터 논리 "0"이 SRAM 셀(100) 내로 래칭된다.
READ 동작에서, SRAM 셀(100)의 BL과 BLB 모두는 SRAM 셀(100)이 위치하고 있는 메모리 뱅크의 동작 전압과 대략 동등한 전압으로 사전충전된다. 행 디코더로부터의 2진 코드에 응답하여, SRAM 셀(100)의 제1 패스 게이트 트랜지스터(PG1)와 제2 패스 게이트 트랜지스터(PG2)에 결합된 워드 라인이 어써팅되어, READ 동작으로 진행하도록 데이터 래치가 선택된다.
READ 동작 동안, 턴 온된 패스 게이트 트랜지스터들(PG1, PG2)을 통해, 논리 "0"을 저장한 저장 노드에 결합된 하나의 비트 라인은 하위 전압으로 방전된다. 그러는 동안, 나머지 다른 비트 라인과 논리 "1"을 저장한 저장 노드 사이에는 방전 경로가 존재하지 않기 때문에 나머지 다른 비트 라인은 사전충전된 전압으로 남는다. BL과 BLB사이의 차분 전압(대략 50 내지 300mV의 범위에 있음)은 감지 증폭기(미도시됨)에 의해 검출된다. 더 나아가, 감지 증폭기는 차분 전압을 증폭하고 데이터 버퍼를 통해 메모리 셀의 논리 상태를 보고한다.
도 2는 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 단면도를 도시한다. FinFET(200)은 실리콘 온 절연체(silicon-on-insulator; SOI) FinFET 구조를 갖는다. FinFET(200)에서, 활성 영역(204)은 드레인, 소스 및 드레인과 소스 사이에 결합된 채널 영역을 포함한다. 활성 영역(204)은 FinFET이 위치해 있는 반도체 기판(201)의 표면으로부터 위로 돌출해 있다. 지느러미와 같은, FinFET(200)의 활성 영역(204)은 단면상으로 봤을 때 직사각형 형상을 갖는다. 또한, FinFET(200)의 게이트 구조물(206)은 꺼꾸로된 U자형과 같이 세 개의 면들을 둘러싸는 형태로 활성 영역(204)을 에워싼다.
실시예에 따르면, FinFET(200)은 기판(201)과 기판(201) 위에 형성된 SOI 층(202)을 포함한다. 다시 말하면, 기판(201)과 SOI 층(202)은 SOI 기판을 형성한다. 실시예에 따르면, SOI 층(202)은 실리콘 이산화물로 형성된다. 기판(201)은 실리콘으로 형성될 수 있지만, 실리콘, 게르마늄, 갈륨, 비소, 및 이들의 조합과 같은, 다른 III족 원소, IV족 원소, 및/또는 V족 원소들로도 형성될 수 있다. 실시예에 따르면, 기판(201)은 약하게 도핑된 n형 기판일 수 있으며, 이것은 약 5 x 1016㎤와 약 9 x 1018㎤ 사이의 농도로 인과 같은 n형 도펀트들을 주입함으로써 형성된다.
도 2에서 도시된 바와 같이, 활성 영역(204)과 게이트 구조물(206) 사이에서 형성된 게이트 유전체층(208)이 존재할 수 있다. 게이트 유전체층(208)은 산화물 물질들로 형성될 수 있고, TEOS(tetra-ethyl-ortho-silicate) 및 산소를 전구체로서 이용하는 CVD 기술들에 의해 또는 습식 또는 건식 열 산화, 스퍼터링과 같은 적절한 산화 공정들에 의해 형성될 수 있다. 또한, 게이트 유전체층(208)은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 산화물, 질소 함유 산화물, 알루미늄 산화물, 란타늄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 산화질화물, 이들의 조합 등과 같은, 하이 K 유전체 물질(K>10)일 수 있다.
게이트 구조물(206)은 다결정 실리콘(폴리-Si), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 물질, 금속 실리사이드 물질, 금속 질화물 물질, 금속 산화물 물질 등으로 구성된 그룹으로부터 선택된 도전성 물질을 포함할 수 있다. 예를 들어, 금속 물질들은 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄, 이들의 조합 등을 포함할 수 있다. 금속 실리사이드 물질들은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 이들의 조합 등을 포함한다. 금속 질화물 물질들은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 이들의 조합 등을 포함한다. 금속 산화물 물질들은 루테늄 산화물, 인듐 주석 산화물, 이들의 조합 등을 포함한다.
게이트 구조물(206)을 형성하기 위해 다른 제조 공정들이 이용될 수 있다는 것을 유념해야 한다. 다른 제조 공정들에는 비제한적인 예시로서, CVD, 물리적 기상 증착(physical vapor deposition; PVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 대기압 CVD(atmospheric pressure CVD; APCVD), 고밀도 플라즈마 CVD(high density plasma CVD; HD CVD), 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD), 원자층 CVD(atomic layer CVD; ALCVD) 등이 포함된다.
도 3은 또 다른 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 단면도를 도시한다. FinFET(300)은 벌크 FinFET 구조를 갖는다. 게이트(306), 게이트 유전체층(308) 및 활성 영역(304)은 도 2에서 도시된 것들과 유사하며, 이에 따라 여기서는 추가적인 설명을 논의하지는 않는다. 실시예에 따르면, 기판(301)은 결정 구조물일 수 있다. 기판(301)은 실리콘으로 형성될 수 있지만, 실리콘, 게르마늄, 갈륨, 비소, 및 이들의 조합과 같은, 다른 III족 원소, IV족 원소, 및/또는 V족 원소들로도 형성될 수 있다.
실시예에 따르면, FinFET(300)은 격리 영역(302)을 포함할 수 있다. 도 3에서 도시된 바와 같이, 격리 영역(302)은 활성 영역(304)의 바닥부를 에워싼다. 격리 영역(302)은 STI 구조물에 의해 구현될 수 있다. STI 구조물(예컨대, 격리 영역(302))은 포토리소그래피 및 에칭 공정들을 포함한 적절한 기술들을 이용함으로써 제조될 수 있다. 특히, 포토리소그래피 및 에칭 공정들은 포토레지스트와 같은 통상적으로 이용되는 마스크 물질을 기판(301) 위에 증착하는 것, 마스크 물질을 패턴에 노출시키는 것, 패턴에 따라 기판(301)을 에칭하는 것을 포함할 수 있다. 이러한 방식으로, 그 결과로 복수의 개구들이 형성될 수 있다. 그런 후 개구들은 유전체 물질들로 채워져서 STI 구조물들(예컨대, 격리 영역들(302))을 형성한다. 실시예에 따르면, 격리 영역들은 산화물 물질, 고밀도 플라즈마(HDP) 산화물 등과 같은 유전체 물질로 채워질 수 있다. 그런 후 화학적 기계적 폴리싱(chemical mechanical polishing; CMP) 공정이 수행되어 유전체 물질들의 과잉 부분들을 제거하고, 남아 있는 부분들은 격리 영역(302)이다.
도 3에서 도시된 바와 같이, 격리 영역(302)은 실시예에 따른 격리 링을 형성할 수 있는 연속적인 영역의 부분들일 수 있다. 대안적으로, 격리 영역(302)은 서로 대향해 있는 각자의 측벽들을 갖는 두 개의 개별적인 격리 영역들일 수 있다.
도 4는 실시예에 따른 단일 접촉 구조를 갖는 반도체 디바이스의 단면도를 도시한다. 반도체 디바이스(400)는 기판(402)과 기판에 형성된 복수의 트랜지스터들(미도시됨)을 포함한다. 트랜지스터의 게이트(404)는 기판(402) 위에 형성된다. 게이트(404)는 게이트 전극과 게이트 유전체층(이들 각각은 미도시됨)을 포함할 수 있다.
도 4에서 도시된 바와 같이, 층간 유전체(inter-layer dielectric; ILD) 층(403)이 기판(402) 위에 형성된다. ILD 층(403)은 붕소 인 실리케이트 유리(borophosphosilicate glass; BPSG)와 같은 물질을 포함할 수 있지만, 임의의 적절한 유전체들이 어느 한 쪽의 층을 위해 이용될 수 있다. ILD 층(403)은 PECVD와 같은 공정을 이용하여 형성될 수 있지만, LPCVD와 같은 다른 공정들이 대안적으로 이용될 수 있다.
게이트 전극(404) 및 드레인/소스 영역(미도시됨)과 같은 다른 활성 영역들에 결합된 복수의 접촉부들(406, 408)이 존재할 수 있다. 접촉부들(406, 408)은 적절한 포토리소그래피 및 에칭 기술들로 ILD 층(403)을 관통하여 형성될 수 있다. 일반적으로, 이러한 포토리소그래피 기술들은 제거될 ILD 층(403)의 일부분들을 노출시키기 위해 마스킹되고, 노출되며, 현상되는 포토레지스트 물질을 증착하는 것을 수반한다. 남아 있는 포토레지스트 물질은 하층 물질을 에칭과 같은 후속 처리 단계들로부터 보호해준다. 에칭 공정은 트렌치들을 형성할 수 있다. 트렌치들은 도전성 물질들로 채워져서 접촉부들을 형성할 수 있다.
접촉부들(406, 408)은 접촉부들(406, 408)에 대한 확산을 방지하고 보다 나은 접착을 제공하기 위한 배리어/접착층(미도시됨)을 포함할 수 있다. 실시예에서, 배리어층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등의 하나 이상의 층들로 형성된다. 배리어층은 화학적 기상 증착을 통해 형성될 수 있지만, 대안적으로 다른 기술들이 이용될 수 있다.
접촉부들(406, 408)은 고도전성의 저저항성 금속, 원소 금속, 전이 금속 등과 같은 임의의 적절한 도전성 물질로 형성될 수 있다. 실시예에 따르면, 접촉부들(406, 408)은 텅스텐으로 형성되지만, Cu, Al, AlCu, TiN, TiW, Ti, TaN, Ta, Pt, 또는 이들의 임의의 조합과 같은 다른 물질들이 대안적으로 이용될 수 있다. 접촉부들(406, 408)이 텅스텐으로 형성되는 실시예에서, 접촉부들(406, 408)은 본 발명분야에서 공지된 CVD 기술들에 의해 증착될 수 있지만, 어떠한 형성 방법이라도 대안적으로 이용될 수 있다.
접촉부들(406, 408)이 형성된 후에는 ILD 층(403) 위에 복수의 상호접속층들이 형성될 수 있다. 단순화를 위해, 다양한 실시예들의 발명적 양태들을 나타내기 위해 단지 세 개의 상호접속층들만이 도시되고 있다. 제1 상호접속층(405)이 ILD 층(403) 위에 형성된다. 도 4에서 도시된 바와 같이, 제1 상호접속층(405)은 제1 비아들(410)과 제1 금속 라인들(412)을 포함할 수 있다. 제1 비아들(410)과 제1 금속 라인들(412)은 임의의 적절한 형성 공정(예컨대, 에칭, 다마신, 듀얼 다마신을 갖춘 리소그래피 등)을 통해 형성될 수 있으며, 구리, 알루미늄, 알루미늄 합금들, 구리 합금들 등과 같은 적절한 도전성 물질들을 이용하여 형성될 수 있다.
제2 상호접속층(407)은 제1 상호접속층(405) 위에 형성된다. 제2 상호접속층(407)은 제2 비아들(420)과 제2 금속 라인들(422)을 포함할 수 있다. 실시예에 따르면, 제2 비아들(420)과 제2 금속 라인들(422)은 구리 알루미늄, 알루미늄 합금들, 구리 합금들 등과 같은 도전성 물질들로 형성된다. 도 4에서 도시된 바와 같이, 제2 금속 라인들(422)은 제2 비아들(420)을 통해 제1 금속 라인들(412)에 전기적으로 결합된다.
제3 상호접속층(409)은 제2 상호접속층(407) 위에 형성된다. 제3 상호접속층(409)은 제3 비아들(430)과 제3 금속 라인들(432)을 포함할 수 있다. 실시예에 따르면, 제3 비아들(430)과 제3 금속 라인들(432)은 구리 알루미늄, 알루미늄 합금들, 구리 합금들 등과 같은 도전성 물질들로 형성된다. 도 4에서 도시된 바와 같이, 제3 금속 라인들(432)은 제3 비아들(430)을 통해 제2 금속 라인들(422)에 전기적으로 결합된다.
도 5는 실시예에 따른 도 1에서 도시된 SRAM 셀의 레이아웃도를 도시한다. 도 5에서 도시된 바와 같이, 핀 라인에 의해 각각 형성된 네 개의 활성 영역들이 존재할 수 있다. 활성 영역들은 SRAM 셀(500)의 폭에 걸쳐 도 5에서 도시된 바와 같이 y방향으로 평행하게 연장되어 있다. 도 5는 네 개의 게이트 영역들을 더 도시한다. 게이트 영역들은 도 5에서 도시된 바와 같이 SRAM 셀(500)의 길이를 따라 x방향으로 평행하게 연장된다. 또한, 레이아웃도에서 핀 라인들은 게이트 영역들에 직교한다. 트랜지스터는 핀 라인과 게이트 영역의 교차점에서 형성된다. 도 5에서 도시된 바와 같이, SRAM 셀의 여섯 개 트랜지스터들이 상이한 교차점들에서 형성된다. 예를 들어, 제1 패스 게이트 트랜지스터(PG1)는 제1 핀 라인과 PG1으로서 표기된 게이트 영역 사이의 교차점에서 형성된다.
SRAM 셀(500)을 가로지르는 두 개의 수직한 점선들은 기판내의 p형 웰과 기판내의 n형 웰 사이의 경계들을 나타내며, 이 웰들 내에는 각각의 핀 트랜지스터들이 형성되어 있다. 본 발명분야의 당업자라면 핀 트랜지스터의 드레인/소스 영역은 일반적으로 핀 트랜지스터의 드레인/소스 영역이 형성되어 있는 웰의 도펀트 유형과는 반대의 도펀트 유형으로 도핑되어 있다는 것을 손쉽게 이해할 것이다. 예를 들어, 활성 영역이 형성되어 있는 웰이 n형 웰인 경우 핀 트랜지스터의 소스/드레인 영역은 일반적으로 p형으로 도핑된다.
도 5에서 도시된 바와 같이, 트랜지스터들(PG1, PD1)의 활성 영역들은 p형 웰 내에 형성된다. 그 결과, 이러한 트랜지스터들은 n형 트랜지스터들이다. 트랜지스터들(PU1, PU2)의 활성 영역들은 n형 웰 내에 형성된다. 그 결과, 이러한 트랜지스터들은 p형 트랜지스터들이다. 트랜지스터들(PD2, PG2)의 활성 영역들은 p형 웰 내에 형성된다. 마찬가지로, 이러한 트랜지스터들은 n형 트랜지스터들이다.
도 5에서 도시된 바와 같이, 단일 게이트 영역이 트랜지스터들(PD1, PU1)의 게이트들로서 이용된다. 또 다른 단일 게이트 영역이 트랜지스터들(PD2, PU2)의 게이트들로서 이용된다. 이러한 방식에서, 각각의 단일 게이트 영역은 두 개의 트랜지스터들 각각의 게이트들을 전기적으로 결합시킨다. 도 5에서, 단일 게이트 영역은 패스 게이트 트랜지스터(PG1)에 전용된다. 또 다른 단일 게이트 영역은 패스 게이트 트랜지스터(PG2)에 전용된다. 하지만, 본 발명분야의 당업자는 패스 게이트 트랜지스터(PG1)에 전용된 단일 게이트 영역은 셀 경계를 넘어 연장할 수 있고 이로써 게이트 영역은 인접한 SRAM 셀(미도시됨)에 의해 공유될 수 있으며, 또한 패스 게이트 트랜지스터(PG2)를 위한 게이트 영역도 마찬가지라는 것을 알아야 한다.
다양한 접촉부들과 이들 각자의 대응하는 상호접속 비아들은 SRAM 셀(500)에서 컴포넌트들을 결합하기 위해 이용될 수 있다. 비아와 게이트 접촉부, 워드 라인 접촉부(WL)는 패스 게이트 트랜지스터(PG1)의 게이트에 결합될 수 있지만, 또 다른 워드 라인 접촉부(WL)가 패스 게이트 트랜지스터(PG2)의 게이트에 결합된다. 마찬가지로, 비트 라인 접촉부(BL)는 패스 게이트 트랜지스터(PG1)의 드레인에 결합되며, 상보적 비트 라인 접촉부(BLB)는 패스 게이트 트랜지스터(PG2)의 드레인에 결합된다.
전원 접촉부(VCC)는 풀 업 트랜지스터(PU1)의 소스에 결합되며, 또 다른 전원 접촉부(VCC)는 풀 업 트랜지스터(PU2)의 소스에 결합된다. 접지 접촉부(VSS)는 풀 다운 트랜지스터(PD1)의 소스에 결합되며, 또 다른 접지 접촉부(VSS)는 풀 다운 트랜지스터(PD2)의 소스에 결합된다. 저장 노드 접촉부(SN)는 트랜지스터(PG1)의 소스와 트랜지스터들(PD1, PU1)의 드레인들을 다함께 결합시킨다. 또 다른 저장 노드 접촉부(SNB)는 트랜지스터(PG2)의 소스와 트랜지스터들(PD2, PU2)의 드레인들을 다함께 결합시킨다.
도 6은 또 다른 실시예에 따른 도 1에서 도시된 SRAM 셀의 레이아웃도를 도시한다. 도 6의 레이아웃도는 p형 웰들 내의 트랜지스터들이 두 개의 활성 영역들에 의해 형성된다는 점을 제외하고는 도 5의 레이아웃도와 유사하다. 도 6에서, 두 개의 활성 영역들은 p형 웰 내에서 셀의 폭에 걸쳐 연장하여 트랜지스터들(PG1, PD1)의 컴포넌트들을 형성하며, 마찬가지로, 두 개의 활성 영역들은 p형 웰 내에서 셀의 폭에 걸쳐 연장하여 트랜지스터들(PG2, PD2)의 컴포넌트들을 형성한다. 적절한 컴포넌트들을 덮고 및/또는 접촉하도록 확장하기 위해 접촉부들과 게이트들에 대해 다양한 수정들이 행해질 수 있다. 두 개의 활성 영역들에 의해 형성된 트랜지스터들(PG1, PD1, PD2, PG2)을 갖는 하나의 유리한 특징은 각각의 트랜지스터의 채널 폭이 사실상 두 배가 될 수 있으며, 이에 따라 각각의 트랜지스터의 구동 능력을 증가시킨다는 점이다.
도 7은 실시예에 따른 SRAM 셀의 레이아웃도를 도시한다. 도 1로 다시 되돌아가면, SRAM 셀(100)은 제1 VSS 라인, 제2 VSS 라인, 제1 비트 라인(BL), 제2 비트 라인(BLB), 및 전원 라인(VCC)을 포함할 수 있다. 도 7에서, 위에서 설명한 다섯 개의 라인들은 제2 상호접속층(M2) 내에서 형성된다. 보다 구체적으로, 이러한 다섯 개의 라인들, 즉 VSS1, BL, VCC, BLB, 및 VSS2는 도 7에서 도시된 바와 같이 y축으로 평행하게 연장한다. SRAM 셀(700)은 제1 워드 라인과 이것의 대응하는 랜딩(landing) 패드들을 더 포함한다. 제1 워드 라인(712)과 랜딩 패드들(702, 704, 706, 722, 724 및 726)은 제1 상호접속층(M1) 내에서 형성된다. 종래의 레이아웃도와 비교하여, SRAM 셀(700)은 제3 상호접속층(M3) 내에 형성된 제2 워드 라인(714)을 더 포함한다. 또한, 제1 워드 라인(712)과 제2 워드 라인(714) 사이에서 형성된 워드 라인 스트랩 구조물(716)이 존재할 수 있다.
도 7에서 도시된 바와 같이, 평면도에서 바라보면, 워드 라인 스트랩 구조물(716)은 전원 라인(VCC)과 제2 비트 라인(BLB) 사이에서 형성된다. 워드 라인 스트랩 구조물(716)은 제1 상호접속층(M1)의 최상단 상에 형성된 제2 비아(예컨대, 도 4에서 도시된 Via-1), 제2 상호접속 금속 라인, 및 제2 상호접속층(M2)의 최상단 상에 형성된 제3 비아(예컨대, 도 4에서 도시된 Via-2)를 포함할 수 있다.
실시예에 따르면, 제2 비아는 제1 워드 라인(712)에 전기적으로 결합될 수 있다. 제3 비아는 제2 워드 라인(714)에 전기적으로 결합될 수 있다. 그 결과, 제2 비아, 제2 상호접속 금속 라인 및 제3 비아에 의해 형성된 도전성 경로는 제1 워드 라인(712)과 제2 워드 라인(714)을 결합시킨다. 워드 라인 스트랩 구조물(716)은 제1 상호접속층(M1) 내에 형성된 제1 워드 라인(712)과 제3 상호접속층(M3) 내에 형성된 제2 워드 라인(714)으로부터 낮은 전압 강하 전기적 접속을 제공한다.
도 8은 또 다른 실시예에 따른 SRAM 셀의 레이아웃도를 도시한다. 도 8의 SRAM 셀(800)은 워드 라인 스트랩 구조물이 전원 라인(VCC)과 제2 비트 라인(BLB) 사이에서 형성되지 않는다는 점을 제외하고는 도 7에서 도시된 SRAM 셀(700)과 유사하다. 대신에, 워드 라인 스트랩 구조물(716)은 전원 라인(VCC)과 제1 비트 라인(BL) 사이에서 형성된다. 워드 라인 스트랩 구조물을 갖는 장점과 기능은 도 7과 관련하여 위에서 설명되어 왔으므로, 반복을 피하기 위해 여기서는 논의하지 않는다.
도 9는 실시예에 따른 도 7에서 도시된 SRAM 셀의 단순화된 레이아웃도를 도시한다. 도 9에서 도시된 바와 같이, 좌측에서부터 우측으로 제1 VSS 라인, 제1 비트 라인(BL), 전원 라인(VCC), 제2 비트 라인(BLB), 및 제2 VSS 라인이 형성되어 있다. 또한, 이 다섯 개의 라인들은 도 9에서 도시된 바와 같이 y방향으로 평행하게 연장한다. SRAM 셀은 제1 워드 라인과 제2 워드 라인을 더 포함한다. 제1 워드 라인과 제2 워드 라인은 도 9에서 도시된 바와 같이 x방향으로 평행하게 연장한다. 또한, 제1 워드 라인과 제2 워드 라인은 두 개의 상이한 상호접속층들 내에서 형성된다. 워드 라인 스트랩 구조물은 전원 라인(VCC)과 제2 비트 라인(BLB) 사이에서 형성된다. 워드 라인 스트랩 구조물은 제1 워드 라인과 제2 워드 라인 사이에 낮은 전압 강하 접속을 제공한다.
도 10은 실시예에 따른 네 개의 행들과 하나의 열의 SRAM 어레이의 레이아웃도를 도시한다. 도 10의 각각의 SRAM 셀은 도 7에서 도시된 SRAM 셀(700)과 유사하며, 이에 따라 여기서는 추가적인 설명을 논의하지 않는다. SRAM 어레이(1000)는 하나의 열과 네 개의 행들의 SRAM 셀들을 갖는다. 도 10에서 도시된 바와 같이, 워드 라인 스트랩 구조물들은 교호 방식으로 SRAM 어레이에서 형성된다. 구체적으로, 제1 행에서, 워드 라인 스트랩 구조물(1002)은 전원 라인(VCC)과 제2 비트 라인(BLB) 사이에서 형성된다. 이와는 대비되어, 제2 행에서, 워드 라인 스트랩 구조물(1004)은 전원 라인(VCC)과 제1 비트 라인(BL) 사이에서 형성된다.
마찬가지로, 제3 행에서, 워드 라인 스트랩 구조물(1006)은 전원 라인(VCC)과 제2 비트 라인(BLB) 사이에서 형성된다. 제4 행에서, 워드 라인 스트랩 구조물(1008)은 전원 라인(VCC)과 제1 비트 라인(BL) 사이에서 형성된다. 도 10에서 도시된 SRAM 셀은 제2 상호접속층(M2) 내에 형성된 제1 워드 라인과 제3 상호접속층(M3) 내에 형성된 제2 워드 라인을 포함할 수 있다는 것을 유념해야 한다. 이러한 두 개의 워드 라인들은 도 7과 관련하여 상세하게 설명해 왔다. 간략화를 위해, 이러한 두 개의 워드 라인들은 도 10에서는 도시되지 않는다.
교호 방식으로 배열된 워드 라인 스트랩 구조물들을 갖는 한가지 장점은 두 개의 인접한 SRAM 셀들의 비트 라인들에서의 결합 캐패시턴스가 보다 잘 밸런싱된다는 점이다. 이러한 밸런싱된 결합 캐패시턴스는 SRAM 어레이의 속도와 기능을 한층 더 향상시키는데 도움을 준다. 또한, 도 10에서 도시된 교호 방식으로 배열된 워드 라인 스트랩 구조물들은 보다 많은 레이아웃 마진들을 생성하는데 도움을 준다. 예를 들어, 워드 라인 스트랩 구조물들의 금속 라인들은 다중 리소그래피 단계들 중의 제1 리소그래피 패턴화 단계와 같은 단일 리소그래피 패턴화 단계로부터 형성될 수 있다.
도 11은 또 다른 실시예에 따른 네 개의 행들과 하나의 열을 갖는 SRAM 어레이의 레이아웃도를 도시한다. 도 11에서의 SRAM 어레이(1100)의 레이아웃도는 복수의 제3 VSS 라인들(1102, 1104, 1106)이 이용된다는 점을 제외하고는 도 10에서 도시된 SRAM 어레이(1000)의 레이아웃도와 유사하다. 제3 VSS 라인은 제3 상호접속층(M3) 내에 형성된다. 도 11에서 도시된 바와 같이, 제3 VSS 라인(1102)은 제1 행에서 형성된다. 제3 VSS 라인(1120)과, 제2 상호접속층(M2) 내에 형성된 제1 VSS 라인(VSS1) 및 제2 VSS 라인(VSS2) 사이에 결합된 복수의 제3 비아들(예컨대, 도 4에서 도시된 Via-2)이 존재한다.
마찬가지로, 제3 VSS 라인들(1104, 1106)은 제3 상호접속층(M3) 내에 형성된다. 복수의 제3 비아들은 제3 VSS 라인들(1104, 1106)을 제1 및 제2 VSS 라인들에 결합시킨다. 제3 VSS 라인들을 갖는 유리한 특징은 제3 VSS 라인들은 SRAM 회로의 전압 강하뿐만이 아니라 레지스턴스를 한층 더 감소시킴으로써, 그 결과 SRAM 어레이의 속도와 기능은 향상될 수 있다라는 점이다.
도 12는 또 다른 실시예에 따른 네 개의 행들과 하나의 열을 갖는 SRAM 어레이의 레이아웃도를 도시한다. 도 12에서의 SRAM 어레이(1200)의 레이아웃도는 복수의 제2 전압 공급 라인들이 이용된다는 점을 제외하고는 도 10에서 도시된 SRAM 어레이(1000)의 레이아웃도와 유사하다. 제2 전압 공급 라인들은 제3 상호접속층(M3) 내에 형성된다. 도 12에서 도시된 바와 같이, 제2 전압 공급 라인(1202)은 제1 행에서 형성된다. 제2 전압 공급 라인(1202)과, 제2 상호접속층(M2) 내에 형성된 제1 전원 라인(VSS) 사이에 결합된 제3 비아가 존재한다.
마찬가지로, 제2 전압 공급 라인들(1204, 1206)은 제3 상호접속층(M3) 내에 형성된다. 두 개의 제3 비아들은 제2 전압 공급 라인들(1204, 1206)을 제1 전원 라인(VCC)에 결합시킨다. 제2 전압 공급 라인들을 갖는 유리한 특징은 제2 전압 공급 라인들이 SRAM 회로의 전압 강하뿐만이 아니라 레지스턴스를 한층 더 감소시킴으로써, 그 결과 SRAM 어레이의 속도와 기능은 향상될 수 있다라는 점이다.
도 13은 또 다른 실시예에 따른 네 개의 행들과 하나의 열을 갖는 SRAM 어레이의 레이아웃도를 도시한다. 도 13에서의 SRAM 어레이(1300)의 레이아웃도는 제2 전원 라인과 제3 VSS 라인이 이용된다는 점을 제외하고는 도 10에서 도시된 SRAM 어레이(1000)의 레이아웃도와 유사하다. 제2 전원 라인들(1302, 1306)과 제3 VSS 라인(1304) 모두는 제3 상호접속층(M3) 내에 형성된다. 제3 VSS 라인과 제2 전원 라인은 교호 방식으로 형성된다는 것을 유념해야 한다.
제3 상호접속층(M3)에서의 추가적인 전원 및 VSS 라인들과 제2 상호접속층(M2)에서의 각자의 대응하는 라인들간의 접속을 도 11과 도 12와 관련하여 위에서 설명해 왔으므로며, 불필요한 반복을 피하기 위해 보다 자세한 설명은 논의하지 않는다.
도 14는 실시예에 따른 네 개의 행들과 두 개의 열들의 SRAM 어레이의 레이아웃도를 도시한다. 도 14의 각각의 SRAM 셀은 도 7에서 도시된 SRAM 셀(700)과 유사하며, 이에 따라 여기서는 추가적인 설명을 논의하지 않는다. SRAM 어레이(1400)는 두 개의 열들과 네 개의 행들의 SRAM 셀들을 갖는다. 도 14에서 도시된 바와 같이, 제1 열의 워드 라인 스트랩 구조물들은 교호 방식으로 SRAM 어레이에서 형성된다. 구체적으로, 제1 열에서, 워드 라인 스트랩 구조물은 제1 행과 제3 행에서 전원 라인(VCC)과 제1 비트 라인(BL) 사이에서 형성된다. 이와 대비되어, 제2 행과 제4 행에서는, 워드 라인 스트랩 구조물이 전원 라인(VCC)과 제2 비트 라인(BLB) 사이에서 형성된다.
한편, 두 개의 인접한 열들의 워드 라인 스트랩 구조물들은 거울 대칭 방식으로 형성된다. 예를 들어, 도 14에서 도시된 바와 같이, 제1 열의 워드 라인 스트랩 구조물들과 제2 열의 워드 라인 스트랩 구조물들은 제2 VSS 라인에 대해 거울 대칭적이다. 다시 말하면, 워드 라인 스트랩 구조물이 제1 비트 라인(BL)과 제1 전원 라인(VCC) 사이에서 형성된 경우, 인접한 열에서의 이에 대응하는 워드 라인 스트랩 구조물은 제2 비트 라인(BLB)과 제1 전원 라인(VCC) 사이에서 형성된다. 도 14에서는 인접한 열들의 SRAM 셀들이 VSS 라인을 공유할 수 있다는 것을 유념해야 한다. 예를 들어, 제2 VSS 라인은 제1 열의 SRAM 셀들과 제2 열의 SRAM 셀들에 의해 공유된다.
도 15는 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다. 도 15에서의 SRAM 어레이(1500)의 레이아웃도는 복수의 제3 VSS 라인들이 이용된다는 점을 제외하고는 도 14에서 도시된 SRAM 어레이(1400)의 레이아웃도와 유사하다. 도 11과 관련하여 SRAM 어레이의 제3 VSS 라인들을 위에서 설명해왔으므로, 불필요한 반복을 피하기 위해 여기서는 보다 자세하게 논의하지 않는다.
도 16은 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다. 도 16에서의 SRAM 어레이(1600)의 레이아웃도는 복수의 제2 전원 라인들(VCC)이 이용된다는 점을 제외하고는 도 14에서 도시된 SRAM 어레이(1400)의 레이아웃도와 유사하다. 도 12와 관련하여 SRAM 어레이의 제2 전원 라인들(VCC)을 위에서 설명해왔으므로, 불필요한 반복을 피하기 위해 여기서는 보다 자세하게 논의하지 않는다.
도 17은 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다. 도 17에서의 SRAM 어레이(1700)의 레이아웃도는 제3 VSS 라인과 제2 전원 라인(VCC) 모두가 이용된다는 점을 제외하고는 도 14에서 도시된 SRAM 어레이(1400)의 레이아웃도와 유사하다. SRAM 어레이에서 추가적인 VSS 라인들과 VCC 라인들을 추가하는 것을 도 14와 관련하여 위에서 설명해왔으므로, 불필요한 반복을 피하기 위해 여기서는 보다 자세하게 논의하지 않는다.
도 18은 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다. 도 18에서의 SRAM 어레이(1800)의 레이아웃도는 워드 라인 스트랩 구조물들이 두 개의 인접한 열들 중의 하나의 열에서 이용된다는 점을 제외하고는 도 14에서 도시된 SRAM 어레이(1400)의 레이아웃도와 유사하다. 도 18에서 도시된 바와 같이, SRAM 어레이의 제1 열에서 복수의 워드 라인 스트랩 구조물들이 형성될 수 있다. 이와 대비되어, SRAM 어레이(1800)의 제2 열에서는 어떠한 워드 라인 스트랩 구조물들도 형성되지 않을 수 있다. 복수의 열들을 갖는 SRAM 어레이에서, 워드 라인 스트랩 구조물은 소수개의 열들에서 형성될 수 있다는 것을 유념해야 한다. 예를 들어, 두 개의 상이한 워드 라인들 사이의 전압 강하를 감소시키기 위해, 워드 라인 스트랩 구조물들은 4개 내지 32개의 열들 당 한 개의 열에서 형성될 수 있다.
도 19는 또 다른 실시예에 따른 네 개의 행들과 두 개의 열들을 갖는 SRAM 어레이의 레이아웃도를 도시한다. 도 19에서의 SRAM 어레이(1900)의 레이아웃도는 제3 VSS 라인과 제2 전원 라인(VCC) 모두가 이용된다는 점을 제외하고는 도 18에서 도시된 SRAM 어레이(1800)의 레이아웃도와 유사하다. SRAM 어레이에서 추가적인 VSS 라인들과 VCC 라인들을 추가하는 것을 도 14와 관련하여 위에서 설명해왔으므로, 불필요한 반복을 피하기 위해 여기서는 보다 자세하게 논의하지 않는다.
본 개시내용의 실시예들 및 그 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 발명개시의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다.
또한, 본 출원의 범위는 상세한 설명에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제품, 구성의 특정한 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 개시내용에 따라 이용될 수 있다는 것을 본 개시내용으로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다.

Claims (10)

  1. 메모리 장치에 있어서,
    제1 금속층 내에서 형성되고 제1 방향으로 연장하는 제1 워드 라인;
    제2 금속층 내에서 형성되고 제2 방향으로 평행하게 연장하는 제1 VSS 라인, 제1 비트 라인, 제1 전원 라인, 제2 비트 라인 및 제2 VSS 라인;
    제3 금속층 내에서 형성되고 상기 제1 방향으로 연장하는 제2 워드 라인; 및
    상기 전원 라인과 상기 제2 비트 라인 사이에 형성된 워드 라인 스트랩 구조물
    을 포함하며, 상기 워드 라인 스트랩 구조물은,
    상기 제1 워드 라인 상에서 형성된 제1 비아;
    제2 금속층 내에서 형성되고 상기 제2 방향으로 연장하는 금속 라인; 및
    상기 금속 라인 상에서 형성된 제2 비아
    를 포함하며, 상기 제1 비아, 상기 금속 라인 및 상기 제2 비아는 상기 제1 워드 라인과 상기 제2 워드 라인 사이의 도전성 경로를 형성하는 것인, 메모리 장치.
  2. 제1항에 있어서,
    SRAM 셀
    을 더 포함하며, 상기 SRAM 셀은,
    제1 p형 트랜지스터(PU)와 제1 n형 트랜지스터(PD)를 포함한 제1 인버터로서, 상기 제1 PU는 상기 제1 PD와 직렬로 연결되어 있는 것인, 상기 제1 인버터;
    상기 제1 인버터에 교차결합(cross-coupled)되며 제2 PU와 제2 PD를 포함한 제2 인버터로서, 상기 제2 PU는 상기 제2 PD와 직렬로 연결되어 있는 것인, 상기 제2 인버터;
    상기 제1 인버터와 상기 제1 비트 라인 사이에 결합된 제1 패스 게이트 트랜지스터; 및
    상기 제2 인버터와 상기 제2 비트 라인 사이에 결합된 제2 패스 게이트 트랜지스터
    를 포함한 것인, 메모리 장치.
  3. 제1항에 있어서,
    상기 제3 금속층 내에 형성된 제3 VSS 라인
    을 더 포함하며,
    상기 제3 VSS 라인은 상기 제1 VSS 라인과 상기 제2 VSS 라인에 전기적으로 결합되고,
    상기 제3 VSS 라인은 인접 셀에 의해 공유되는 것인, 메모리 장치.
  4. 제1항에 있어서,
    상기 제3 금속층 내에 형성된 제2 전원 라인
    을 더 포함하며,
    상기 제2 전원 라인은 상기 제1 전원 라인에 전기적으로 결합되고,
    상기 제2 전원 라인은 인접 셀에 의해 공유되는 것인, 메모리 장치.
  5. 제1항에 있어서,
    상기 제3 금속층 내에 형성된 제3 VSS 라인과,
    상기 제3 금속층 내에 형성된 제2 전원 라인
    을 더 포함하며,
    상기 제3 VSS 라인은 상기 제1 VSS 라인과 상기 제2 VSS 라인에 전기적으로 결합되고,
    상기 제2 전원 라인은 상기 제1 전원 라인에 전기적으로 결합되며,
    상기 제3 VSS 라인과 상기 제2 전원 라인은 서로 평행하게 형성되고 교호 방식으로 배열된 것인, 메모리 장치.
  6. 메모리 디바이스에 있어서,
    제1 메모리 셀; 및
    상기 제1 메모리 셀에 인접해 있으며 상기 제1 메모리 셀과 동일한 열에서 형성된 제2 메모리 셀
    을 포함하며, 상기 제1 메모리 셀은,
    제1 금속층 내에서 형성되고 제1 방향으로 연장하는 제1 워드 라인;
    제2 금속층 내에서 형성되고 제2 방향으로 평행하게 연장하는 제1 VSS 라인, 제1 비트 라인, 제1 전원 라인, 제2 비트 라인 및 제2 VSS 라인;
    제3 금속층 내에서 형성되고 상기 제1 방향으로 연장하는 제2 워드 라인; 및
    상기 전원 라인과 상기 제2 비트 라인 사이에서 형성된 제1 워드 라인 스트랩 구조물
    을 포함하며,
    상기 제2 메모리 셀은 상기 전원 라인과 상기 제1 비트 라인 사이에서 형성된 제2 워드 라인 스트랩 구조물을 포함한 것인, 메모리 디바이스.
  7. 제6항에 있어서,
    상기 제3 금속층 내에 형성된 제3 VSS 라인
    을 더 포함하며,
    상기 제3 VSS 라인은 상기 제1 VSS 라인과 상기 제2 VSS 라인에 전기적으로 결합되고,
    상기 제3 VSS 라인은 상기 제1 메모리 셀과 상기 제2 메모리 셀에 의해 공유된 것인, 메모리 디바이스.
  8. 제6항에 있어서,
    상기 제3 금속층 내에 형성된 제2 전원 라인
    을 더 포함하며,
    상기 제2 전원 라인은 상기 제1 전원 라인에 전기적으로 결합되고,
    상기 제2 전원 라인은 상기 제1 메모리 셀과 상기 제2 메모리 셀에 의해 공유된 것인, 메모리 디바이스.
  9. 메모리 어레이에 있어서,
    복수의 메모리 셀들을 포함한 제1 열; 및
    상기 제1 열에 인접하여 형성된 제2 열
    을 포함하며, 상기 제1 열은,
    제1 메모리 셀과,
    상기 제1 메모리 셀에 인접해 있으며 상기 제1 메모리 셀과 동일한 열에서 형성된 제2 메모리 셀
    을 포함하며, 상기 제1 메모리 셀은,
    제1 금속층 내에서 형성되고 제1 방향으로 연장하는 제1 워드 라인;
    제2 금속층 내에서 형성되고 제2 방향으로 평행하게 연장하는 제1 VSS 라인, 제1 비트 라인, 제1 전원 라인, 제2 비트 라인 및 제2 VSS 라인;
    제3 금속층 내에서 형성되고 상기 제1 방향으로 연장하는 제2 워드 라인; 및
    상기 전원 라인과 상기 제2 비트 라인 사이에서 형성된 제1 워드 라인 스트랩 구조물
    을 포함하며,
    상기 제2 메모리 셀은 상기 전원 라인과 상기 제1 비트 라인 사이에서 형성된 제2 워드 라인 스트랩 구조물을 포함하며,
    상기 제1 열과 상기 제2 열은 상기 제2 VSS 라인을 공유한 것인, 메모리 어레이.
  10. 제9항에 있어서,
    데이터 저장 노드와 데이터 바 저장 노드를 갖는 두 개의 교차결합된 인버터들; 및
    상기 교차결합된 인버터들에 결합된 제1 패스 게이트 디바이스와 제2 패스 게이트 디바이스
    를 더 포함한, 메모리 어레이.
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