JPS586586A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS586586A JPS586586A JP56104920A JP10492081A JPS586586A JP S586586 A JPS586586 A JP S586586A JP 56104920 A JP56104920 A JP 56104920A JP 10492081 A JP10492081 A JP 10492081A JP S586586 A JPS586586 A JP S586586A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- gate
- threshold voltage
- memory cell
- ratio
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置に係り４４ＩＫスタテイツク型
メモリセルにおいて、耐緒音性を向上させるよう構成し
た半導体記憶装置に関するものである。
メモリセルにおいて、耐緒音性を向上させるよう構成し
た半導体記憶装置に関するものである。
従来から標準的なものとして一般に用−られでいるスタ
ティック型メモリセルとその周辺回路の一例１菖［図に
示し説明すると、図において、（１６）および（２ａ）
はエンハンスメント腫の駆動用のＭＯ＆電界効果トラン
ジスタ（以下、ＭＯＢ −ＦＩＴと略称する）、（３畠
）および（４ａ） ａメそり七ルの書き込みならびに＠
み出しの制御機能ｔもつゲート用（転送用）のＭＯＢ
−Ｆ胛である。
ティック型メモリセルとその周辺回路の一例１菖［図に
示し説明すると、図において、（１６）および（２ａ）
はエンハンスメント腫の駆動用のＭＯ＆電界効果トラン
ジスタ（以下、ＭＯＢ −ＦＩＴと略称する）、（３畠
）および（４ａ） ａメそり七ルの書き込みならびに＠
み出しの制御機能ｔもつゲート用（転送用）のＭＯＢ
−Ｆ胛である。
そして、駆動用のＭＯＢ １１ＦＩＴ （１ｍ） 、
（２ｍ）のドレイン（９ｍ） 、 （１０＆） ＃ｉそ
れぞれ高負荷抵抗（５ｍ）、（６ｍ）を介して電源端子
（ｎｍ） 、 （１２ａ） Ｋ接続され、そのソースは
それでれ接地されると共に１−万、ＭＯＢ・Ｆｒ（１ｍ
）のゲートはＭＯＩＩ ・１ＦＥＴ （２ａ）Ｏドレイ
ンに、ＭＯＢ ・ＷＢ２ （２ｍ）めゲートはＭＯＢ−
ＦＩＴ（ｌａ）のドレインにそれぞれ接続されて２安定
回路が形成され、寄生容量（７ｍ） 、 （８８）には
記憶情報が蓄積されるように構成されている。また、転
送用のＨｏｇ −ＦＩＳＴ（３ｍ） 、 （４ｍ）のド
レインま九はソースはそれぞれ上記駆動用のＭＯＢ Ｉ
ＩＦＩＣＴ （１ｍ） 、 （２ｍ）のドレイン（９ｍ
）。
（２ｍ）のドレイン（９ｍ） 、 （１０＆） ＃ｉそ
れぞれ高負荷抵抗（５ｍ）、（６ｍ）を介して電源端子
（ｎｍ） 、 （１２ａ） Ｋ接続され、そのソースは
それでれ接地されると共に１−万、ＭＯＢ・Ｆｒ（１ｍ
）のゲートはＭＯＩＩ ・１ＦＥＴ （２ａ）Ｏドレイ
ンに、ＭＯＢ ・ＷＢ２ （２ｍ）めゲートはＭＯＢ−
ＦＩＴ（ｌａ）のドレインにそれぞれ接続されて２安定
回路が形成され、寄生容量（７ｍ） 、 （８８）には
記憶情報が蓄積されるように構成されている。また、転
送用のＨｏｇ −ＦＩＳＴ（３ｍ） 、 （４ｍ）のド
レインま九はソースはそれぞれ上記駆動用のＭＯＢ Ｉ
ＩＦＩＣＴ （１ｍ） 、 （２ｍ）のドレイン（９ｍ
）。
（ｌｏａ） Ｋ接続され、転送用のＭＯＢ ＬＩＦＥＴ
（３ｍ）、 （４ｍ）のソースまたはドレイン社それぞ
れビットラインｅ”Ｉ ｔ ＱＤＫ接続され、そのゲー
トはワードライン（１３ａ）Ｋ接続されている。
（３ｍ）、 （４ｍ）のソースまたはドレイン社それぞ
れビットラインｅ”Ｉ ｔ ＱＤＫ接続され、そのゲー
トはワードライン（１３ａ）Ｋ接続されている。
以上の構成によ夕１個のメモリセル、すなわちメモリセ
ルＭＣｊが形成される。なお、ＭｃｍはメモリセルＭＣ
Ｉと同様に構成されたメモリセルである。
ルＭＣｊが形成される。なお、ＭｃｍはメモリセルＭＣ
Ｉと同様に構成されたメモリセルである。
そして、１２８Ｘ１２８ＰＬＡＮＥの１６にスタティッ
クシＭでは、このようなメモリセルが１コラムに１２８
個配列され、各々、同一ビットライン翰および（２１）
Ｋ連結される。
クシＭでは、このようなメモリセルが１コラムに１２８
個配列され、各々、同一ビットライン翰および（２１）
Ｋ連結される。
−１，１イオ−１”接続すｔ’ＬｆｔＭＯ８−ｙｇＴｃ
ｊ４オヨび（ハ）はそれぞれ、電源端子（至）とビット
ライン翰。
ｊ４オヨび（ハ）はそれぞれ、電源端子（至）とビット
ライン翰。
電源端子ａ珍とビットラインｃ１１）の間に接続され、
それぞれビットライン（７）、（ハ）をプリチャージす
るように構成されている。また、ＭＯＢ −ＦＥＴ（２
）、ＣＩはそのドレインまたはソースがそれぞれビット
ラインＣＯ，ａυに接続され、ソースまたはドレインが
それぞれ入出力！ろライン（２）、■に接続され、その
ゲートはコラム選択信号出力８ｎ＠に連結されている。
それぞれビットライン（７）、（ハ）をプリチャージす
るように構成されている。また、ＭＯＢ −ＦＥＴ（２
）、ＣＩはそのドレインまたはソースがそれぞれビット
ラインＣＯ，ａυに接続され、ソースまたはドレインが
それぞれ入出力！ろライン（２）、■に接続され、その
ゲートはコラム選択信号出力８ｎ＠に連結されている。
そして、１２８Ｘ１２８ＰＬＡＮＫ（Ｄ１６ＫＸｌｆイ
ック８ムｙでは１２８個のコラムが配列され、メモリア
レイを構成している。
ック８ムｙでは１２８個のコラムが配列され、メモリア
レイを構成している。
このように構成されたスタティック形メモリは、前述し
たように、・従来から標準的なものであり、床机に用い
られ、その動作は一般によく知られているので、詳細な
説明は省略するが、コラム選択信号出力ＳＥＬ＠には選
択信号がち見られ、ビットライン（至）およびｃ！劾に
は読取動作の際には選択信号と同期した読取信号が得ら
れ、書込動作においては選択信号と同期して書込内容に
対応した電位変化が与えられる。
たように、・従来から標準的なものであり、床机に用い
られ、その動作は一般によく知られているので、詳細な
説明は省略するが、コラム選択信号出力ＳＥＬ＠には選
択信号がち見られ、ビットライン（至）およびｃ！劾に
は読取動作の際には選択信号と同期した読取信号が得ら
れ、書込動作においては選択信号と同期して書込内容に
対応した電位変化が与えられる。
そして、メモリセルを構成するうえで必要な仁とは、例
えば特許出願公告昭４４−１１８３１号公報または米国
特許第３，５３９，８３９号明細書忙詳細に述べられて
いるように、転送用ＭＯ８−ｐａｔ（ｓａ）、（４ｍ）
のチャネル＠（ゲート幅） ｗ３ 、 Ｗ４とチャネル
長（ゲート長） Ｌａ ＋ Ｌ４の比 と駆動用ＭＯ＆−ＦＥＴ （１ｍ） 、 （２ｍ）のチ
ャネル幅（ゲ＝ト＠）Ｗｌ、Ｗｌとチャネル長（ゲート
長）ＬｌｅＬｍの比 すなわち、従来はＭＯＢ・ＦＲＹのノース・ドレイン電
流がＭＯＢ・Ｆｒのゲート幅Ｗとゲート長りのみ出しお
よび書き込み動作に必要な駆動用ＭＯ８・ＦＥＴと転送
用ＭＯｇ・ＦＩＴのコンダクタンスの北部動用ＭＯＢ
−ＦＩＴのコン２クタンス、ａ、ａ伝送用ＭＯ８＠ＦＩ
Ｔのコンダクタンスである。
えば特許出願公告昭４４−１１８３１号公報または米国
特許第３，５３９，８３９号明細書忙詳細に述べられて
いるように、転送用ＭＯ８−ｐａｔ（ｓａ）、（４ｍ）
のチャネル＠（ゲート幅） ｗ３ 、 Ｗ４とチャネル
長（ゲート長） Ｌａ ＋ Ｌ４の比 と駆動用ＭＯ＆−ＦＥＴ （１ｍ） 、 （２ｍ）のチ
ャネル幅（ゲ＝ト＠）Ｗｌ、Ｗｌとチャネル長（ゲート
長）ＬｌｅＬｍの比 すなわち、従来はＭＯＢ・ＦＲＹのノース・ドレイン電
流がＭＯＢ・Ｆｒのゲート幅Ｗとゲート長りのみ出しお
よび書き込み動作に必要な駆動用ＭＯ８・ＦＥＴと転送
用ＭＯｇ・ＦＩＴのコンダクタンスの北部動用ＭＯＢ
−ＦＩＴのコン２クタンス、ａ、ａ伝送用ＭＯ８＠ＦＩ
Ｔのコンダクタンスである。
しかしながら、このような構成のスタティックメモリに
おいては、前述のように、転送用ＭＯ８・ＰＥＴ（ａｍ
） ｔ （４ｍ）のゲート幅とゲート長の比と、駆動用
ＭＯ８・ＦＥＴ （１ｍ） 、 （２ｍ）のゲート幅と
ゲート長の比との比β、の値ｔ１．５〜５．ＯＫとる必
要があるため、転送用ＭＯＢ−ＦＥＴ （３ｍ） 、
（４ｍ）のゲート長Ｌ３ｓＬ４か、駆動用ＭＯ８−ＦＥ
Ｔ （１＆） 、 （２ｍ）のゲート幅Ｗ３゜Ｗ４を大
き（とらなければならず、メモリセルの面積が大きぐな
るという欠点があった。そして、このメモリセルの面積
が大きくなるということは、チップの歩留り、コスト、
性能面からみて非常に不刹である。
おいては、前述のように、転送用ＭＯ８・ＰＥＴ（ａｍ
） ｔ （４ｍ）のゲート幅とゲート長の比と、駆動用
ＭＯ８・ＦＥＴ （１ｍ） 、 （２ｍ）のゲート幅と
ゲート長の比との比β、の値ｔ１．５〜５．ＯＫとる必
要があるため、転送用ＭＯＢ−ＦＥＴ （３ｍ） 、
（４ｍ）のゲート長Ｌ３ｓＬ４か、駆動用ＭＯ８−ＦＥ
Ｔ （１＆） 、 （２ｍ）のゲート幅Ｗ３゜Ｗ４を大
き（とらなければならず、メモリセルの面積が大きぐな
るという欠点があった。そして、このメモリセルの面積
が大きくなるということは、チップの歩留り、コスト、
性能面からみて非常に不刹である。
本実ｆＩＡＩＩ′ｉ以上の点に鑑み、このような欠点を
除去すると共に、かかる問題を解決すべくなされたもの
で、その目的は、転送ＭＯＢ ＠ＦＥＴのしきい値電圧
を駆動ＭＯ８＠ＦＥＴのしきい値電圧より高めに設定す
ることにより、安定な書き込みおよび読み出し動作を保
証することが半導体記憶装置ｔ−提供することにある。
除去すると共に、かかる問題を解決すべくなされたもの
で、その目的は、転送ＭＯＢ ＠ＦＥＴのしきい値電圧
を駆動ＭＯ８＠ＦＥＴのしきい値電圧より高めに設定す
ることにより、安定な書き込みおよび読み出し動作を保
証することが半導体記憶装置ｔ−提供することにある。
以下、図ＷＪＫ″基づき本発明の実施例を詳細忙説明す
る。
る。
第２図は本実Ｆ！ＡＫよる半導体記憶装置の−実施例を
示す回路図で、説明に必要な部分のみを示す。
示す回路図で、説明に必要な部分のみを示す。
第２図において第１図と同一符号のものは相当部分を示
し、（υ、（２）＃；を駆動ＭＯ８−ＦＥＴ、（５）、
［６）Ｆｉそれぞし駆動ＭＱ８− ＦＥＴ（１１、＋２
１ト１１１１１端子（ｉｔ） Ｉ ８２）トの間に接続
され負荷抵抗で、これらは２安定回路を構成している。
し、（υ、（２）＃；を駆動ＭＯ８−ＦＥＴ、（５）、
［６）Ｆｉそれぞし駆動ＭＱ８− ＦＥＴ（１１、＋２
１ト１１１１１端子（ｉｔ） Ｉ ８２）トの間に接続
され負荷抵抗で、これらは２安定回路を構成している。
（３）、（４）はそれぞれ２安定回路とビットライン（
７）、 ｃａｎとの間に接続された転送ＭＯ８−ＦＥＴ
テ、この転送ＭＯＩ９− ＦＥ’ｒ （３） 、 （４
） Ｏゲートはワードツイン（１３に接続されている。
７）、 ｃａｎとの間に接続された転送ＭＯ８−ＦＥＴ
テ、この転送ＭＯＩ９− ＦＥ’ｒ （３） 、 （４
） Ｏゲートはワードツイン（１３に接続されている。
そして、この回路構成は第１図に示す従来のものと同様
であるが、第１１１Ｏものと異なる点は、！送ＭＯ８−
ＦＥＴ （３１、（４）ｏ Ｌ、きい値電圧Ｖｔｈｙｔ
駆動ＭＯ８−ＦＥＴ（１） 、 （２１０しきい値電圧
ＶｔｈＤよりも高めに設定していることにある。ここで
、このしきい値電圧を変えるのは、酸化膜の厚さを変え
る方法やイオン注入法などによって実現することができ
る。また、チャネル幅が狭くなるにしたがいしきい値電
圧が高くなるという狭チャネル効果を積極的に利用する
のもよい。
であるが、第１１１Ｏものと異なる点は、！送ＭＯ８−
ＦＥＴ （３１、（４）ｏ Ｌ、きい値電圧Ｖｔｈｙｔ
駆動ＭＯ８−ＦＥＴ（１） 、 （２１０しきい値電圧
ＶｔｈＤよりも高めに設定していることにある。ここで
、このしきい値電圧を変えるのは、酸化膜の厚さを変え
る方法やイオン注入法などによって実現することができ
る。また、チャネル幅が狭くなるにしたがいしきい値電
圧が高くなるという狭チャネル効果を積極的に利用する
のもよい。
そして、駆動ＭＯ８−ＦＥＴ （１） 、 ＋２１のゲ
ート幅とゲート長の比が転送ＭＯ８−ＦＥ’ｒ （３）
、 （４）のゲート幅とゲート長和比し、はぼ１．５
未満であるように構成されている。
ート幅とゲート長の比が転送ＭＯ８−ＦＥ’ｒ （３）
、 （４）のゲート幅とゲート長和比し、はぼ１．５
未満であるように構成されている。
つぎにこの第２図に示す実施例の動作を説明する。まず
、本発明は、所望の読み出し、書き込み動作に必要な駆
動ＭＯ８−ＦＥ’ｆ’ （１） 、（２）と転送ＭＯ８
−ＦＥＴ（３） 、 （４）のコンダクタンス比Ｇｙ’
ｔ、チャネル幅（ゲート幅）とチャネル長（ゲート長）
だけでなく、シきい値電圧の違いも利用してコンダクタ
ンス比を取っている〇 衆知のように、ＭＯＳ −ＦＥＴの特性は簡単にはここ
で、■□はソース・ドレイン電流 ６゜工はゲート酸化膜の誘電率 ｔａｘはゲート酸化膜厚 Ｖｔｈはしきい値電圧 ＶＤａはドレイン・ソース間電圧 で衆わすことができる。上式から明らかなように、しき
い値電圧Ｖｔｈが大きくなれば、ソース・ドレイン電Ｒ
ＩＤＩＩが小さくなり、ＭＯＩ９− ＦＩＴのソース・
ドレイン間のコンダクタンスが小さくなる。
、本発明は、所望の読み出し、書き込み動作に必要な駆
動ＭＯ８−ＦＥ’ｆ’ （１） 、（２）と転送ＭＯ８
−ＦＥＴ（３） 、 （４）のコンダクタンス比Ｇｙ’
ｔ、チャネル幅（ゲート幅）とチャネル長（ゲート長）
だけでなく、シきい値電圧の違いも利用してコンダクタ
ンス比を取っている〇 衆知のように、ＭＯＳ −ＦＥＴの特性は簡単にはここ
で、■□はソース・ドレイン電流 ６゜工はゲート酸化膜の誘電率 ｔａｘはゲート酸化膜厚 Ｖｔｈはしきい値電圧 ＶＤａはドレイン・ソース間電圧 で衆わすことができる。上式から明らかなように、しき
い値電圧Ｖｔｈが大きくなれば、ソース・ドレイン電Ｒ
ＩＤＩＩが小さくなり、ＭＯＩ９− ＦＩＴのソース・
ドレイン間のコンダクタンスが小さくなる。
したがって、読み出し、書き込み動作が確実に行なわれ
るように、転送ＭＯ８・ＦＢＴ １３） 、 （４）の
しきい値電゛圧Ｖｔｈｙｔ［動ＭＯ８−ＦＩＴ （１）
、 （２１のしきい値電圧ＶｔｈＤよ）も高くするこ
とにより、適正なコンＧ勤 ダクタンス比Ｇｒ＝−を設定することができる。
るように、転送ＭＯ８・ＦＢＴ １３） 、 （４）の
しきい値電゛圧Ｖｔｈｙｔ［動ＭＯ８−ＦＩＴ （１）
、 （２１のしきい値電圧ＶｔｈＤよ）も高くするこ
とにより、適正なコンＧ勤 ダクタンス比Ｇｒ＝−を設定することができる。
Ｇ！
すなわち、第１図に示す従来技術のように１コンダクタ
ンス比Ｇｒをチャネル幅、チャネル形状だけに依って決
定しないため、従来、転送用ＭＯ８−ＰＥＴＣＢａ＞
Ｉ Ｃ４ｍ）のゲート幅とゲート長の比と、駆動用ＭＯ
８−ＦＥＴ （１ｍ） 、 Ｃ２＆）のグー′ト幅とゲ
ート長の比との比β１が１．５以上必要であったのを１
．５未満でも実現することができ、これに伴ってメモリ
セルの面積を低減でき、高Ｉｆｆ、高速ランダム・アク
セスメモリを実現することができる。
ンス比Ｇｒをチャネル幅、チャネル形状だけに依って決
定しないため、従来、転送用ＭＯ８−ＰＥＴＣＢａ＞
Ｉ Ｃ４ｍ）のゲート幅とゲート長の比と、駆動用ＭＯ
８−ＦＥＴ （１ｍ） 、 Ｃ２＆）のグー′ト幅とゲ
ート長の比との比β１が１．５以上必要であったのを１
．５未満でも実現することができ、これに伴ってメモリ
セルの面積を低減でき、高Ｉｆｆ、高速ランダム・アク
セスメモリを実現することができる。
以上本発明ｔ−ＮチャネルＭＯ８−ＦＢＴ ｆ用いた場
合を例にとって説明したが、本発明はこれに限定される
ものではな（、ＰチャネルＭＯＢ −ＦＥ’ｒでも電圧
の極性を変えるだけで、同様な効果を得ることができる
。
合を例にとって説明したが、本発明はこれに限定される
ものではな（、ＰチャネルＭＯＢ −ＦＥ’ｒでも電圧
の極性を変えるだけで、同様な効果を得ることができる
。
以上説明したように、本発明によれば、転送ＭＯＢ＠Ｆ
ＥＴのしきい値電圧【駆動ＭＯ８＠ＦＥＴのしきい値電
圧より高く設定したので、駆動ＭＯ８−ＦＥＴのゲート
幅とゲート長の比と転送ＭＯ８・Ｆ釘のゲート幅とゲー
ト長の比との比β、が１．５未満でもコンダクタンス比
が十分取れ、安定なメモリセルが得られる効果がある。
ＥＴのしきい値電圧【駆動ＭＯ８＠ＦＥＴのしきい値電
圧より高く設定したので、駆動ＭＯ８−ＦＥＴのゲート
幅とゲート長の比と転送ＭＯ８・Ｆ釘のゲート幅とゲー
ト長の比との比β、が１．５未満でもコンダクタンス比
が十分取れ、安定なメモリセルが得られる効果がある。
また、上記形状比βＦが１６５未満でも実現できるので
、メモリセルの面積ｉ低減することができ、耐雑音性を
向上すると共和、高密度、高速ランダム・アクセスメモ
リを実現することができ、安定な書き込み、読み出し動
作を保証する仁とができるという点において極めて有効
である。
、メモリセルの面積ｉ低減することができ、耐雑音性を
向上すると共和、高密度、高速ランダム・アクセスメモ
リを実現することができ、安定な書き込み、読み出し動
作を保証する仁とができるという点において極めて有効
である。
第１図は従来のスタティックメモリのメモリセルとその
周辺回路の一例を示す回路内、第２図は本発明による半
導体記憶装置の一実施例を示す回路図である。 （１）、（２）・・嗜・駆動ＭＯ８＠ＦＥ’ｒ 、 （
３１、（４）・・・・転送ＭＯ８−ＦＥＴ 、 （５）
、 ＋６）・・・・負荷抵抗。 代理人 葛 野 信 −（外１名） 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 １１ｒ＠−１０４１１
０−Ｉ’−２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （２）同書第６頁第１６行の「〜することが」の後に「
できる」を加入する。 以 上
周辺回路の一例を示す回路内、第２図は本発明による半
導体記憶装置の一実施例を示す回路図である。 （１）、（２）・・嗜・駆動ＭＯ８＠ＦＥ’ｒ 、 （
３１、（４）・・・・転送ＭＯ８−ＦＥＴ 、 （５）
、 ＋６）・・・・負荷抵抗。 代理人 葛 野 信 −（外１名） 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 １１ｒ＠−１０４１１
０−Ｉ’−２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （２）同書第６頁第１６行の「〜することが」の後に「
できる」を加入する。 以 上
Claims (1)
- 【特許請求の範囲】 Ｃ五Ｆ駆動ＭＯ８電界効果トランジスタと負荷素子とか
らなる２安定回路と、この２安定回路に＠纜された転送
ＭＯ８電界トランジスタとからなるメモ９−ｋｋＫｋい
て、前記転送ＭＯ８電界効果トランジスタのしきい値電
圧を前記駆動Ｍｏｓ電界効果トランジスタのしきｉ値電
圧よ夕高めに設定するようＫしたことｔ４Ｉ黴とする半
導体記憶装置。 ｔ２Ｊ ＩＩｇｍＭＯＢ電界効果トランジスタのゲー
ト幅とゲート長の比が転送ＭＯ８電界効果トランジスタ
のゲート幅とゲート長に比しほぼ１．５倍未満であるこ
とｒｅ黴とする特許請求の範囲第１項記載の半導体記憶
装置。 （３） 転送ＭＯ＆電界効果トランジスタのしきい値
電圧をイオン注入によって制御する仁とｔ−特徴とする
特許請求のａｍ嬉１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104920A JPS586586A (ja) | 1981-07-02 | 1981-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104920A JPS586586A (ja) | 1981-07-02 | 1981-07-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586586A true JPS586586A (ja) | 1983-01-14 |
| JPS6218999B2 JPS6218999B2 (ja) | 1987-04-25 |
Family
ID=14393535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104920A Granted JPS586586A (ja) | 1981-07-02 | 1981-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586586A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258392A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6282138U (ja) * | 1985-11-07 | 1987-05-26 | ||
| JPS63239686A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | メモリ装置 |
| US6310795B1 (en) | 1999-12-06 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with data retention characteristic of improved stability |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314586A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Mis type semiconductor memory device |
-
1981
- 1981-07-02 JP JP56104920A patent/JPS586586A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314586A (en) * | 1976-07-26 | 1978-02-09 | Hitachi Ltd | Mis type semiconductor memory device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258392A (ja) * | 1985-05-13 | 1986-11-15 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0685430B2 (ja) * | 1985-05-13 | 1994-10-26 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6282138U (ja) * | 1985-11-07 | 1987-05-26 | ||
| JPS63239686A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | メモリ装置 |
| US6310795B1 (en) | 1999-12-06 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with data retention characteristic of improved stability |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6218999B2 (ja) | 1987-04-25 |
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