KR910013284A - 부동게이트를 갖는 메모리 셀 및 그를 사용하는 반도체 메모리 - Google Patents

부동게이트를 갖는 메모리 셀 및 그를 사용하는 반도체 메모리 Download PDF

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Abstract

내용 없음.

Description

부동게이트를 갖는 메모리 셀 및 그를 사용하는 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1의 양호한 실시예에 의한 반도체 메모리의 회로도,
제6도는 본 발명의 제2의 양호한 실시예에 의한 반도체 메모리의 회로도,
제8도는 본 발명의 제3의 양호한 실시예에 의한 반도체 메모리의 회로도.

Claims (14)

  1. 데이타를 기억하기 위한 메모리 셀(17)에 있어서, 제1전압(VSE, VCC)을 수신하는 소오스, 부동게이트, 그리고 상기 메모리셀내로 기입될 데이타를 수신하여 상기 데이타를 출력하는 드레인을 갖는 제1전계효과 트랜지스터(Q12)와, 제2전압(VSS)를 수신하는 소오스, 상기 제1전계효과 트랜지스터의 부동게이트에 접속되는 부동게이트, 그리고 상기 제1전계효과 트랜지스터의 드레인에 접속되는 드레인을 가지며 또한 상기 제1전계효과 트랜지스터의 것과 반대의 도전형을 갖는 제2전계효과 트랜지스터(Q11)과, 그리고 상기 메모리셀을 식별하기 위한 선택신호를 수신하는 제1단자와 상기 제1 및 제2전계효과 트랜지스터의 부동게이트들에 접속되는 제2단자를 갖는 캐패시터(C11)을 포함하며, 상기 데이타는 상기 제1 및 제2 전계효과 트랜지스터들의 부동게이트들내에 기억되는 것이 특징인 부동게이트를 갖는 메모리 셀.
  2. 제1항에 있어서, 상기 제1전계효과 트랜지스터(Q12)는 제1임계전압( VTHP)를 가지며, 상기 제2전계효과 트랜지스터(Q11)은 제2임계전압(VTHN)을 가지며, 상기 제1전압(VSS)는 상기 제1임계 전압과 상기 제2임계 전압의 총합보다 낮은 것이 특징인 부동게이트를 갖는 메모리 셀.
  3. 제1항에 있어서, 상기 제1전계효과 트랜지스터(Q12)는 제1임계전압(VTHP)를 가지며, 상기 제2전계효과 트랜지스터(Q1)은 제2임게전압(VTHN)을 가지며, 상기 제1 및 제2전계효과 트랜지스터는 그들이 온되는 동작 전압 범위(39)를 가지며, 상기 제1임계전압은 상기 동작전압 범위중 최고 전압보다 높은 또한 상기 제1전압보다 낮으며, 그리고, 상기 제2임계전압은 상기 동작전압 범위중 최저전압보다 낮고 또한 상기 제1전압보다 높은 것이 특징인 부동게이트를 갖는 메모리 셀.
  4. 제1항에 있어서, 상기 제1 및 제2전계효과 트랜지스터(Q12, Q11)과 상기 캐패시터(C11)은 공통으로 반도체 기판(21)과 상기 상기 반도체 기판상에 형성되는 절연막(24)와, 도전층(25)를 가지며, 상기 제1전계효과 트랜지스터(Q12)는 상기 반도체 기판내에 형성되며 또한 상기 반도체 기판의 것과 반대 도전형을 갖는 우물 영역(23)과 상기 우물 영역내에 형성되는 소오스 및 드레인 영역들(26S, 26D)를 가지며, 상기 제2전계효과 트랜지스터(Q11)은 상기 반도체 기판내에 형성되는 소오스와 드레인 영역들(27S, 27D)를 가지며, 상기 캐패시터는 상기 반도체 기판내에 형성되며 또한 상기 우물영역의 것과 동일한 도전형을 갖는 불순물 확산영역(22)를 가지며, 상기 도전층은 상기 제1전계효과 트랜지스터의 상기 우물 영역위에 위치되며 또한 상기 제1전계효과 트랜지스터의 부동 게이트로서 작용하는 제1부분(25a)와, 상기 제2전계효과 트랜지스터의 소오스와 드레인 영역들간에 위치되며 또한 상기 제2전계효과 트랜지스터의 부동게이트로서 작용하는 제2부분(25b)과, 그리고 상기 캐패시터의 상기 불순물 확산영역위에 위치되며 또한 상기 캐패시터의 제1단자로서 작용하는 제3부분(25c)을 갖는 것이 특징인 부동 게이트를 갖는 메모리 셀.
  5. 제1항에 있어서, 상기 제1 및 제2전계효과 트랜지스터(Q12, Q11)과 상기 캐패시터는 공통으로 반도체 기판(30)과, 상기 반도체 기판상에 형성되는 제1절연막과, 상기 제1절연막상에 형성되는 제2절연막(32)와, 상기 제2절연막상에 형성되는 제2도전층(33)을 가지며, 상기 제1전계효과 트랜지스터는 상기 반도체 기판에 형성되며 또한 상기 반도체 기판과 반대 도전형을 갖는 우물 영역(23)과, 상기 우물영역내에 형성되는 소오스와 드레인 영역들(26S, 26D)를 가지며, 상기 제2전계효과 트랜지스터(Q11)은 상기 반도체 기판내에 형성되는 소오스와 드레인 영역들(27S, 27D)를 가지며, 상기 제1도전층은 상기 제1 및 제2전계효과 트랜지스터의 부동게이트 뿐만 아니라 상기 캐패시터(C11)의 제2단자로서 작용하며, 그리고 상기 제2절연막은 상기 캐패시터의 제1단자로서 작용하는 것이 특징인 부동 게이트를 갖는 메모리 셀.
  6. 제1항에 있어서, 상기 제1전계효과 트랜지스터(Q12)는 P-채널 전계효과 트랜지스터로 구성되며 또한 상기 제2전계효과 트랜지스터(Q11)은 N-채널 전계효과 트랜지스터로 구성되는 것이 특징인 부동 게이트를 갖는 메모리 셀.
  7. 데이타를 기억하기 위한 메모리 셀(40)에 있어서, 제1전압(VSS, VCC)을 수신하는 소오스, 부동게이트, 그리고 상기 메모리셀내로 기억된 데이타를 출력하는 드레인을 갖는 제1전계 효과 트랜지스터(Q12)와 제2전압(VSS)를 수신하는 소오스, 상기 제1전계효과 트랜지스터의 부동게이트에 접속되는 부동게이트, 그리고 상기 제1전계효과 트랜지스터의 드레인에 접속되는 드레인을 가지며 또하나 상기 제1전계효과 트랜지스터의 것과 반대의 도전형을 갖는 제2전계효과 트랜지스터(Q11)과, 상기 메모리 셀내로 기입될 데이타를 수신하는 드레인과, 상기 제2전압을 수신하는 소오스와, 상기 제1 및 제2 전계효과 트랜지스터의 게이트들에 접속되는 게이트를 갖는 제3전계효과 트랜지스터(Q13)과, 그리고 상기 메모리셀을 식별하기 위한 선택신호를 수신하는 제1단자와 상기 제1 및 제2전계효과 트랜지스터의 부동게이트들에 접속되는 제2단자를 갖는 캐패시터(C11)을 포함하며, 상기 데이타는 상기 제1 및 제2전계효과 트랜지스터들의 부동게이트들내에 기억되는 것이 특징인 부동 게이트를 갖는 메모리 셀.
  8. 제7항에 있어서, 상기 제1전계효과 트랜지스터(Q12)는 제1임계전압(VTHP)를 가지며, 상기 제2전계효과 트랜지스터(Q11)은 제2임계전압(VTHN)을 가지며, 상기 제1 및 제2전계효과 트랜지스터는 그들이 온되는 동작 전압 범위(39)를 가지며, 상기 제1임계전압은 상기 동작전압 범위중 최고 전압보다 높고 또한 상기 제1전압보다 낮으며, 그리고 상기 제2임계전압은 상기 동작전압 범위중 최저전압보다 낮고 또한 상기 제1 전압보다 높은 것이 특징인 부동 게이트를 갖는 메모리 셀.
  9. 데이타 입력신호(11)과, 메모리 셀(17)과, 상기 데이타 입력단자에 입력되는 데이타를 상기 메모리셀내에 기입하기 위한 기입증폭기수단(12)과, 데이타 출력단자(16)를 포함하는 반도체 메모리에 있어서, 상기 메모리셀(17)은 제1전압(VSS, VCC)을 수신하는 소오스, 부동게이트, 그리고 상기 기입증폭기 수단으로 부터 데이타를 수신하여 상기 데이타를 상기 출력단자로 출력되는 드레인을 갖는 제1전계 효과 트랜지스터(Q12)와, 제2전압(VSS)를 수신하는 소오스, 상기 제1전계효과 트랜지스터의 부동게이트에 접속되는 부동게이트, 그리고 상기 제1전계효과 트랜지스터의 드레인에 접속되는 드레인을 가지며 또한 상기 제1전계효과 트랜지스터의 것과 반대의 도전형을 갖는 제2전계효과 트랜지스터(Q11)과, 그리고 상기 메모리셀을 식별하기 위한 선택신호를 수신하는 제1단자와 상기 제1 및 제2전계 효과 트랜지스터의 부동게이트들에 접속되는 제2단자를 갖는 캐패시터(C11)을 포함하며, 상기 데이타는 상기 제1 및 제2전계 효과 트랜지스터들의 부동게이트들내에 기억되는 것이 특정인 부동게이트를 갖는 메모리 셀을 사용하는 반도체 메모리.
  10. 제9항에 있어서, 상기 제1전압을 발생시키기 위한 전압 발생수단을 더 포함하며, 상기 제1 전계효과 트랜지스터(Q12)는 제1임계전압(VTHP)를 가지며, 상기 제2전계효과 트랜지스터(Q11)은 제2임계전압(VTHN)을 가지며, 그리고 상기 제1전압(VSS)는 상기 제1임계 전압과 상기 제2인계전압의 종합보다 낮은 것이 특징인 부동게이트를 갖는 메모리 셀을 사용하는 반도체 메모리.
  11. 제10항에 있어서, 센스 증폭기수단(13)을 더 포함하며, 상기 제1 및 제2전계 효과 트랜지스터의 게이트들과 출력단자간에 결합되며, 상기 제1 및 제2전계 효과 트랜지스터의 드레인들에서 얻은 상기 데이타를 증폭시키기 위한 센스 증폭 수단을 더 포함하는 것이 특징인 부동게이트를 갖는 메모리 셀을 사용하는 반도체 메모리.
  12. 제9항에 있어서, 상기 제1전계효과 트랜지스터(Q12)는 제1임계전압(VTHP)를 가지며, 상기 제2전계효과 트랜지스터(Q11)은 제2임계전압(VTHN)을 가지며, 상기 제1 및 제2전계 효과 트랜지스터는 그들이 온되는 동작 전압범위(39)를 가지며, 상기 제1임계전압은 상기 동작저압 범위중 최고 전압보다 높고 또한 상기 제1전압보다 낮으며, 그리고 상기 제2임계전압은 상기 동작전압 범위중 최저전압 보다 낮고 또한 상기 제1 전압보다 높은 것이 특징인 부동 게이트를 갖는 메모리 셀을 사용하는 반도체 메모리.
  13. 데이타 입력신호(11)과, 메모리 셀(40)과, 상기 데이타 입력단자에 입력되는 데이타를 상기 메모리 셀내에 기입하기 위한 기입 증폭기수단(12)과, 상기 센스 증폭기에 의해 독출된 상기 데이타를 직접 수신하는 데이타 출력단자(16)을 포함하는 반도에 메모리에 있어서, 상기 메모리 셀은 제1전압(VSS, VCC)을 수신하는 소오스, 부동 게이트, 그리고 상기 메모리 셀내에 기억된 데이타를 상기 출력단자로 직접 출력하는 드레인을 갖는 제1전계효과 트랜지스터(Q12)와 제2전압(VSS)를 수신하는 소오스, 상기 제1전계효과 트랜지스터의 부동게이트에 접속되는 부동게이트, 그리고 상기 제1전계효과 트랜지스터의 드레인에 접속되는 드레인을 가지며 또한 상기 제1전계효과 트랜지스터의 것과 반대의 도전형을 갖는 제2전계효과 트랜지스터(Q11)과, 상기 메모리셀 내로 기입될 데이타를 수신하는 드레인과 상기 제2전압을 수신하는 소오스와, 상기 제1 및 제2 전계효과 트랜지스터의 게이트들에 접속되는 게이트를 갖는 제3전계효과 트랜지스터(Q13)과, 그리고 상기 메모리셀을 식별하기 위한 선택신호를 수신하는 제1단자와 상기 제1 및 제2전계 효과 트랜지스터의 부동게이트들에 접속되는 제2단자를 갖는 캐패시터(C11)을 포함하며, 상기 데이타는 상기 제1 및 제2전계 효과 트랜지스터들의 부동게이트들 내에 기억되는 것이 특징인 부동게이트를 갖는 메모리 셀을 사용하는 반도체 메모리.
  14. 제13항에 있어서, 상기 제1전계 효과 트랜지스터(Q12)는 제1임계 전압(VTHP)를 가지며, 상기 제2전계효과 트랜지스터(Q11)은 제2임계전압(VTHN)을 가지며, 상기 제1 및 제2전계 효과 트랜지스터는 그들이 온되는 동작 전압 범위(39)를 가지며, 상기 제1임계전압은 상기 동작전압 범위중 최고 전압보다 높고 또한 상기 제1전압보다 낮으며, 그리고, 상기 제2임계전압은 상기 동작전압 범위중 최저전압 보다 낮고 또한 상기 제1 전압보다 높은 것이 특징인 부동 게이트를 갖는 메모리 셀을 사용하는 반도체 메모리.
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