KR950014091B1 - 부동게이트를 갖는 메모리 셀 및 그를 사용하는 반도체 메모리 - Google Patents

부동게이트를 갖는 메모리 셀 및 그를 사용하는 반도체 메모리 Download PDF

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Abstract

내용 없음.

Description

부동게이트를 갖는 메모리 셀 및 그를 사용하는 반도체 메모리
제 1 도는 종래의 반도체 메모리의 회로도.
제 2 도는 제 1 도에 보인 메모리셀의 횡단면도.
제 3 도는 본 발명의 제 1 의 양호한 실시예에 의한 반도체 메모리의 회로도.
제4a,4b 및 4c도는 제 3 도에 보인 메모리셀의 횡단면도.
제5a,5b 및 5c도는 제 3 도에 보인 메모리셀의 또다른 층구조를 나타내는 횡단면도.
제 6 도는 본 발명의 제 2의 양호한 실시예에 의한 반도체 메모리의 회로도.
제 7 도는 제 6 도에 보인 메모리셀내의 2 트랜지스터들의 허용가능 임계전압들을 나타내는 도면.
제 8 도는 본 발명의 제 3 의 양호한 실시예에 한 반도체 메모리의 회로도.
제 9 도는 본 발명의 1응용을 나타내는 개통도.
제10도는 본 발명의 다른 응용을 나타내는 개통도.
제11도는 본 발명의 또다른 응용을 나타내는 개통도.
제12a도는 제 8 도에 보인 메모리셀의 변형을 나타내는 회로도.
제12b도는 제12a도에 보인 센스증폭기를 나타내는 회로도.
본 발명은 금속산화 반도체 전계효과 트랜지스터(MOS-FET)의 게이트와 같은 부동게이트(floating gate)를 갖는 메모리셀에 관한 것이며, 또한 전기적으로 소거가능 프로그램가능 독출전용 메모리와 같은 복수의 메모리셀들을 사용하는 반도체 메모리에 관한 것이다.
각종 형의 반도체 메모리들이 알려져 있다. 그중에서 소거가능 독출전용 메모리들(ROM)이 널리 사용되고 있다. 소거가능 독출전용 메모리로부터 데이타를 소거한 다음 그내에 데이타를 기입하는 것이 가능하다.
공지된 바와 같이, 소거가능 독출전용 메모리들은 데이타 소거방법에 따라 소거가능 프로그램가능 독출전용 메모리(EPROM)과 전기적으로 소거가능 프로그램가능 독출전용 메모리(EEPROM)으로 분류된다.
현재 EPROM이나 EEPROM내에서 소비전력을 줄이는 것이 요망되고 있다.
제 1 도를 참조하면, 부동게이트를 갖는 종래의 반도체 메모리가 도시되어 있다. 제 1 도에 보인 반도체 메모리는 데이타 입력단자(1), 기입증폭기(WA)(2), 센스증폭기(SA)(3), 캐패시터(C01), MIS(금속절연 반도체) 또는 MOS(금속산화 반도체) 트랜지스터등의 N-형 전계효과 트랜지스터, 데이타 출력단자(5)로 구성된다. 센스증폭기(3)은 증폭기(4)와 저항(R01)로 구성된다.
고전위측 전원라인(V∝)는 증폭기(4)의 입력단자에 결합되며 또한 그의 출력단자는 데이타 출력단자(5)에 접속된다.
증폭기(4)의 입력단자가 저항(R01)에 접속되는 접속노드는 센스라인(SL)을 통해 트랜지스터(Q01)의 드레인에 접속된다. 마찬가지로, 기입증폭기(2)의 출력단자는 센스라인(SL)을 통해 트랜지스터(Q01)의 드레인에 접속된다. 워드라인(WL)은 캐패시터(C01)을 통해 트랜지스터(Q01)의 게이트에 결합된다.
캐패시터(C01)과 트랜지스터(Q01)은 EPROM의 메모리셀을 형성한다.
데이타는 캐패시터(C01)가 트랜지스터(Q01)의 게이트에 접속되는 부동노드(N01)내에 전하형태로 기억된다.
트랜지스터(Q01)의 소오스는 접지된다.
일반적으로, 제 1 도에 보인 메모리셀은 상이한 층레벨에 형성되는 2다결정 층들을 갖는다. 최근에, 제 2 도에 보인 바와같은 단일 다결정층 구조가 제안된 바 있다. 반도체 기판(6)은 이와 반대 도전형을 갖는 불순물 확산층(영역)(7)을 갖는다.
반도체 기판(6)의 표면상에는 산화막(8)이 형성되고 그다음 그 위에 다실리콘층(9)가 형성된다. 다실리콘층(9)의 일부분(9a)의 양측상에 위치되며 또한 도면에 수직한 방향으로 배치되는 반도체 기판(6)의 여러 부분들내에는 트랜지스터(Q01)의 드레인과 소오스영역들이 형성된다. 제 1 도에 보인 MOS형 전계효과 트랜지스터(Q01)은 다실리콘층(9)의 부분(9a)와 소오스 및 드레인영역들로 구성되며 캐패시터(C01)은 불순물 확산영역(7)과 다실리콘층(9)의 나머지 부분으로 구성된다. 불순물 확산층(7)은 제어게이트와 워드라인(WL)로서 기능을 한다. 다실리콘막(9)는 산화막(8)에 의한 부분들로부터 전기적으로 절연되어 있고 부동게이트 또는 노드(N01)로서 기능한다.
데이타 “1”이 메모리셀내로 기입되면 고레벨 데이타신호가 데이타 입력단자(1)에 입력된다.
이 데이타신호는 기입증폭기(2)를 통해 트랜지스터(Q01)의 드레인에 입력된다.
한편 워드라인(WL)은 고레벨로 세트된다. 그에 의해, 대량의 에너지를 갖는 전자들이 트랜지스터(Q01)의 드레인의 핀치 오프점에서 발생되어 산화막(8)을 통과한다. 그다음, 전자들은 부동게이트(9)(전술한 부동노드(N01)에 해당함)로서 기능하는 다실리콘층(9)에 도달하여 그내에 축적된다.
다실리콘층(9)내에 축적된 전자들 또는 전하들은 다실리콘층(9)가 다른 부분들로부터 전기적으로 분리되기 때문에 방전될 수 없다. 따라서 트랜지스터(Q01)의 임계전압(VTH)가 증가된다. 한편 메모리셀내에 데이타 “0”이 기입되면 동작이 수행되지 않아 다실리콘층(9)내에 전자들이 축적되지 않는다.
데이타 독출동작은 다음과 같다.
데이타 “1”이 제 1 도에 보인 메모리셀내에 기억되면, 트랜지스터(Q01)은 오프되므로 저항(R01) 양단에 전압강하가 생기지 않는다.
결국 증폭기(4)는 출력단자(5)에 고레벨을 출력한다. 한편 메모리셀내에 데이타 “0”이 기억되면, 트랜지스터(Q01)은 온되므로 저항(R01)을 통해 트랜지스터(Q01)을 통해 전류가 흘러 저항(R01) 양단에 전압강하가 발생하고, 접지레벨과 동일한 저레벨이 증폭기(4)에 입력되어 출력단자(5)에 저레벨이 출력된다.
메모리셀내의 데이타 “1”을 소거할시에 자외선을 다실리콘층(9)상에 투사하면 에너지가 그내에 기억된 전하들에 입력된다. 그에 의해 광전류가 다실리콘층(9)로부터 산화막(8)을 통해 반도체 기판(6)으로 흘러 다실리콘층(9)가 방전된다.
그러나, 상술한 바와 같은 종래의 메모리셀들을 그로부터 데이타 “0”을 독출할 때 센스증폭기(3)과 센스라인(SL)을 통해 직류를 흘려줄 필요가 있기 때문에 대량의 전력을 소비하는 문제점이 있다.
본 발명의 일반 목적은 상술한 단점이 제거된 개선된 메모리셀을 제공하는데 있다.
본 발명의 보다 구체적인 목적은 전력소모가 적은 메모리셀을 제공하는데 있다.
본 발명의 상술한 목적들은 제 1 전압을 수신하는 소오스, 부동게이트, 및 메모리셀내로 기입될 데이타를 수신해서 데이타를 출력하는 드레인을 갖는 제 1 전계효과 트랜지스터와, 제 2 전압을 수신하는 소오스, 상기 제 1 전계효과 트랜지스터의 부동게이트에 접속되는 부동게이트, 및 상기 제 1 전계효과 트랜지스터의 드레인에 접속되는 드레인을 가지며 또한 상기 제 1 전계효과 트랜지스터의 것과 반대도전형을 갖는 제 2 전계효과 트랜지스터와, 메모리셀을 식별하기 위한 선택신호를 수신하는 제 1 단자와 상기 제1 및 제 2 전계효과 트랜지스터들의 부동게이트들에 접속되는 제 2 단자를 갖는 캐패시터를 포함하는 데이타기억용 메모리셀에 의해 성취된다.
데이타는 제1 및 제 2 전계효과 트랜지스터의 부동게이트들내에 기억된다.
본 발명의 상술한 목적들은 또한 제 1 전압을 수신하는 소오스, 부동게이트 및 메모리셀내에 기억된 데이타는 출력하는 드레인을 갖는 제 1 전계효과 트랜지스터와, 제 2 전압을 수신하는 소오스 ; 상기 제 1 전계효과 트랜지스터의 부동게이트에 접속되는 부동게이트 및 상기 제 1 전계효과 트랜지스터의 드레인에 접속되는 드레인을 가지며 또한 상기 제 1 전계효과 트랜지스터의 것과 반대도전성을 갖는 제 2 전계효과 트랜지스터와, 메모리셀내에 기입될 데이타를 수신하는 드레인, 제 2 전압을 수신하는 소오스, 및 상기 제1 및 제 2 전계효과 트랜지스터의 게이트들에 접속되는 게이트를 갖는 제 3 전계효과 트랜지스터와, 그리고 메모리셀을 식별하기 위한 선택신호를 수신하는 제 1 단자와 상기 제1 및 제 2 전계효과 트랜지스터의 부동게이트들과 제 3 전계효과 트랜지스터의 게이트에 접속되는 제 2 단자를 갖는 캐패시터를 포함하는 데이타기억용 메모리셀에 의해 성취된다.
데이타는 제1 및 제 2 전계효과 트랜지스터의 부동게이트들에 기억된다.
본 발명의 또다른 목적은 상술한 메모리셀을 사용하는 반도체 메모리를 제공하는데 있다.
본 발명의 이 목적은 데이타 입력단자, 메모리셀, 메모리셀내에 데이타 입력단자에 입력되는 데이타를 기입하기 위한 기입증폭기수단, 그리고 데이타 출력단자를 포함하는 반도체 메모리에 의해 성취된다. 메모리셀은 전술한 바와같이 구성된다.
그밖의 목적, 특징 및 장점들은 첨부도면을 참조하는 다음의 상세한 설명으로부터 명백히 이해될 수 있다.
본 발명의 제 1 의 양호한 실시예에 의한 반도체 메모리에 대해 설명하겠다.
제 3 도를 참조하면, 제 3 도에 보인 반도체 메모리는 데이타 입력단자(11), 기입증폭기(WA)(12), 센스증폭기(SA)(13), 전압발생기(14), 데이타 출력단자(16) 및 메모리셀(17)을 갖는다.
기입증폭기(12)는 데이타 입력단자(11)에 접속되는 입력단자와 센스증폭기(13)과 메모리셀(17)의 입력단자에 접속되는 출력단자를 갖는다. 센스증폭기(13)은 센스증폭기(13)의 입력단자로서 작용하는 입력단자와 데이타 출력단자(16)에 접속되는 출력단자를 갖는 증폭기(15)를 갖는다.
메모리셀(17)은 N-채널 전계효과 (Q11), P-채널 전계효과 트랜지스터(G12) 및 캐패시터(C11)로 구성된다.
트랜지스터(Q12)의 소오스는 전압발생기(14)의 출력단자에 접속된다. 전압발생기(14)는 전압(VSE)를 생성해서 전원전압으로서 트랜지스터(Q12)의 소오스에 입력된다.
트랜지스터(Q12)의 드레인은 트랜지스터(Q11)의 드레인, 기입증폭기(12)의 출력단자 및 센스라인(SL)을 통해 센스증폭기(13)의 입력단자에 접속된다. 트랜지스터(Q11)의 소오스는 접지되어 저전위 전원전압(VSS)로 세트된다. 트랜지스터(Q11 및 Q12)의 게이트들은 서로 접속되고 또한 캐패시터(C11)을 통해 워드라인(WL)에 접속된다. 데이타는 트랜지스터(Q11과 Q12)의 게이트들과 캐패시터(C11)이 상호 접속되는 접속점에 형성되는 부동게이트(노드)(N11)내에 기억된다.
트랜지스터(Q11)의 임계전압(VTHN)과 트랜지스터(Q12)의 임계전압(VTHP)의 총합보다 높은 전압이 트랜지스터(Q12)의 소오스에 입력될때, 트랜지스터(Q11과 Q12)를 통해 직류가 흐르게 된다. 이 때문에, 전압발생기(14)는 전원전압(V∝)로부터 트랜지스터(Q11)의 임계전압(VTHN)과 트랜지스터(Q12)의 임계전압(VTHP)의 총합보다 작은 전압(VSE)을 발생시킨다.
제4a도를 참조하면, 제 3 도에 보인 메모리셀(17)의 층구조가 도시되어 있다.
P-형 반도체 기판(21)내에는 N+-형 불순물 확산영역(22)가 형성된다. 반도체 기판(21)내에는 또한 N-형 불순물 확산영역(우물)(23)도 형성된다. 또한 제4b도에 보인 바와같이 트랜지스터(Q12)의 소오스와 드레인으로서 작용하는 P+-형 불순물 확산영역들(26S와 26D)는 N-형 우물(23)의 예정부분들내에 형성되며 또한 실리콘층(25)의 양측에 위치된다. 제4b도는 도면에 수직한 방향으로 연장되는 라인을 따라 취한 도면이다.
산화막(24)은 반도체 기판(21)의 표면상에 형성되고, 산화막(24)상에는 다실리콘층(25)가 형성된다. 다실리콘층(25)의 일부분은 상술한 부동게이트(N11)을 형성한다.
N-형 우물(23)위의 다실리콘층(25)의 일부분(25a)는 P-채널 MOS 트랜지스터(Q12)의 게이트로서 기능한다. N+-형 불순물 확산영역(22)위의 다실리콘층(25)의 일부분(25c)는 산화막(24)와 함께 캐패시터(C11)을 형성한다. 다실리콘층(25)의 중간부분(25b)는 N-형 MOS 트랜지스터(Q11)의 게이트로서 작용한다.
제4c도에 보인 바와같이 트랜지스터(Q11)의 소오스와 드레인으로서 각각 작용하는 2N+-형 불순물 확산영역(27S와 27D)는 반도체 기판(21)내에 형성되며, 중간부분(25b)의 양측위에 위치된다.
이제 제 3 도에 보인 반도체 메모리의 동작에 대해 설명하겠다.
워드라인(WL)은 메모리셀(17)에 데이타 "1"을 기입할 때 예를들어 12V의 고레벨로 세트된다. 동시에, 데이타 입력단자(11)에 결합되는 고레벨 입력신호(Din)은 기입증폭기(12)를 통해 센스라인(SL)로 출력되어 트랜지스터(Q11)의 드레인에 입력된다.
워드라인(WL)은 제어 게이트로서 기능하는 N+-형 불순물 확산영역(22)에 해당한다.
결국, 트랜지스터(Q11)을 통해 드레인 전류가 흘러 부동게이트(N11)인 다실리콘층(25)내에 전하가 기억된다.
다실리콘층(25)내에 기억된 전하는 트랜지스터(Q11)의 임계전압을 증가시킨다.
한편, 메모리셀(17)내에 데이타 "0"이 기입되면 데이타 입력단자(11)에 입력되는 저레벨 입력신호(Din)은 기입증폭기(21)을 통해 센스라인(SL)로 출력됨과 동시에 워드라인(WL)은 고레벨로 세트된다.
비록 워드라인(WL)이 고레벨에 세트되더라도 트랜지스터(Q11)의 드레인전압은 낮다.
결국, 고전계가 발생하지 않아 부동게이트(N11) 즉 다실리콘층(25)내에 전하가 축적되지 않는다. 다실리콘층(25)내에 전하가 축적되지 않은 상태는 메모리셀(17)내에 데이타 "0"이 기입됨을 뜻한다.
메모리셀(17)로부터 데이타가 독출될 때 워드라인(WL)은 데이타가 기입될 때 세트되는 전위보다 낮은 레벨로 세트된다.
예를들어, 워드라인(WL)은 약 5V로 세트된다.
메모리셀(17)내에 데이타 "1"이 기입될 때, 전하가 다실리콘층(25)내에 축적되고 또한 트랜지스터(Q11)의 임계전압은 증가된 레벨에 유지된다. 결국, 트랜지스터(Q11)은 오프되고 트랜지스터(Q12)는 온된다.
결국 고레벨 신호가 트랜지스터(Q12)와 센스증폭기(13)을 통해 출력단자(16)으로 출력된다.
한편, 메모리셀(17)내에 데이타 "0"이 기입될때, 트랜지스터(Q11)의 임계전압은 데이타 "1"이 기입될 때의 전압보다 낮은 레벨에 있다. 결국 트랜지스터(Q11)은 온되고 트랜지스터(Q12)는 오프된다.
결과적으로, 트랜지스터(Q11), 센스라인(SL) 및 센스증폭기(13)을 통해 데이타 출력단자(16)으로 저레벨이 출력된다.
상술한 바와같이, 저항(R01)(제 1 도)가 센스증폭기(13)내에 구비되지 않고 또한 직류가 센스라인(SL)을 통해 흐르도록 설계되지 않았을지라도 메모리셀(17)로부터 데이타를 독출하는 것이 가능하다.
결과적으로 소배전력을 줄이고 센스증폭기의 구조를 간단히 하는 것이 가능하다.
메모리셀(17)은 제 4 도에 보인 구조에만 국한되지 않고 제5a,5b 및 5c도에 보인 구조를 사용할 수 있다.
이 도면들에서, 제4a,4b 및 4c도에 보인 것들과 동일한 부분들은 동일 참조번호를 부여한다. 다실리콘으로 형성되는 부동게이트(31)은 P-형 반도체 기판(30)상에 형성되는 산화막(24)상에 형성된다.
부동게이트(31)상에는 산화막(32)이 형성된다.
산화막(32)상에는 다실리콘으로 형성되는 제어게이트(33)가 형성된다. 제5a,5b 및 5c에 보인 구조에는 제4a도에 보인 N+-형 불순물 확산영역(22)(제어게이트로서 작용함)가 구비되어 있지 않았다.
부동게이트(31)은 제4a,4b 및 4c도에 보인 다실리콘막(25)에 해당한다.
제어게이트(33)은 워드라인(WL)로서 기능한다. 캐패시터(C11)는 제어게이트(33), 산화막(32) 및 부동게이트(31)로 형성된다.
이제 제 6 도를 참조하여 제 2 의 양호한 실시예에 의한 반도체 메모리에 대해 설명하겠다. 여기서 제 3 도에서와 동일부분에 대해서는 동일 참조번호를 부여한다.
전원전압(V∝)가 P-형 MOS 트랜지스터(Q12)의 소오스에 직접 입력한다.
제 6 도에 보인 구성은 제 3 도에 보인 전압발생기(14)를 사용하지 않는다.
제 6 도에 보인 구성은 본 발명의 전술한 제 1 실시예에서 얻은 출력전압의 것보다 더 큰 진폭을 갖는 출력전압을 발생시킬 수 있다. 증가된 진폭을 갖는 출력전압은 데이타 출력단자에 입력한다.
제 6 도에 보인 트랜지스터(Q11과 Q12)의 임계전압은 다음과 같이 선택된다.
트랜지스터(Q11)의 임계전압 VTH(N)은 트랜지스터(Q11)의 소오스에 입력되는 전압(VSS)(접지레벨)보다 높으며, 또한 트랜지스터(Q12)의, 임계전압 VTH(P)는 트랜지스터(Q12)의 소오스에 입력되는 전압(V∝)보다 낮다.
제 7 도에 보인 바와같이, 트랜지스터(Q11과 Q12)는 빗금으로 보인 전원범위(39)내에서 온되어 직류가 흐른다.
결국, 임계전압 VTH(P)는 전원전압(V∝)와 전압범위(39) 중 최고 전압간으로 한정된 범위(37)내에 세트되고 또한 임계전압 VTH(N)은 전압범위(39)중 최저전압과 전원전압(V∝)간으로 한정되는 범위(38)내에서 선택된다.
본 발명의 제 1 실시예와 비교하면 제 6 도에 보인 구성은 비록 트랜지스터(Q11과 Q12)의 임계전압이 범위들(38과 37)로 제한되지만 전압발생기(14)를 필요로 하지 않는다.
이제 제 8 도를 참조하여 본 발명의 제 3 의 양호한 실시예에 의한 반도체 메모리에 대해 설명하겠다.
여기서 전술한 도면에서와 동일 부분에 대해서는 동일 참조번호를 부여한다.
메모리셀(40)은 트랜지스터(Q11과 Q12) 이외에 MOS 트랜지스터와 같은 N-형 전계효과 트랜지스터(Q13)을 갖고 있다.
트랜지스터(Q13)의 게이트는 트랜지스터(Q11과 Q12)의 게이트들에 접속된다.
트랜지스터(Q13)의 드레인은 기입증폭기(12)의 출력단자로부터 연장되는 데이타 라인(DL)에 접속되고 그의 소오스는 접지된다.
트랜지스터(Q13)은 데이타가 메모리셀(40)내에 기입될때 전용으로 사용된다.
본 발명의 전술한 제1 및 제 2 실시예들에서는 트랜지스터(Q11)의 드레인에 고전압이 걸린다. 따라서, 고브레이크다운전압(breakdown voltage)을 보장하는 두께(길이)를 갖도록 트랜지스터(Q11)의 드레인으로서 작용하는 불순물 확산층(27D)를 형성할 필요가 있다. 그에 상응하여 고브레이크다운전압을 갖도록 트랜지스터(Q12)의 드레인으로서 작용하는 불순물 확산층(26D)를 형성할 필요가 있다.
본 발명의 제 3 실시예에서는 메모리셀(40)내에 데이타가 기입될 때 사용되는 트랜지스터(Q13)가 구비되어 있다.
트랜지스터(Q13)을 사용함으로써 본 발명의 제1 및 제 2 실시예용으로 필요한 것보다 낮은 브레이크다운전압을 갖는 트랜지스터들을 사용할 필요가 없다.
예를들어 트랜지스터(Q12와 Q14)는 약 5V와 12-13V의 임계전압을 가지면 충분하다.
메모리셀(40)내에 데이타가 기입될때 트랜지스터(Q13)의 드레인에 데이타 라인(DL)을 통해 고압이 입력됨과 동시에 워드라인(WL)이 고레벨로 세트된다. 그에 의해, 열전자들이 트랜지스터(Q13)의 게이트인 부동게이트(N11)내에 도입되어 그내에 축적된다.
메모리셀(40)으로부터 데이타가 독출될 때 트랜지스터(Q13)은 전혀 사용되지 않는다.
제 3 도에 보인 구성에 트랜지스터(Q13)을 부가하는 것도 가능하다.
이제 본 발명의 응용에 관해 설명하겠다.
제 9 도는 반도체 집적 메모리장치의 개통도이다.
제 9 도의 장치는 본 발명에 의한 메모리셀들로 형성된 불량 셀 어드레스 기억셀들(FA0~FA9)를 갖는다. 불량 셀 어드레스 기억셀들(FA0~FA9)은 제각기 메인 메모리 어레이(41)내의 불량 메모리셀 어레이를 나타내는 불량 셀 어드레스의 1비트 데이타를 기억한다.
기억셀들(FA0~FA9)로부터 독출된 불량 셀 어드레스는 익스클루시브 OR 게이트들(420~429)의 그룹에 입력된다. 예를들어, 기억 셀 FA0로부터 독출된 1비트 데이타는 익스클루시브 OR 게이트(420)에 입력된다.
10비트(EA0~EA9)로 구성되는 외부 어드레스는 익스클루시브 OR 게이트들(420~429)의 그룹에 입력된다. 예를들어, 외부 어드레스의 어드레스 비트(FA0) 익스클루시브 OR 게이트(420)에 입력된다. 익스클루시브 OR 게이트들(420~429) 각각은 2입력 비트가 서로 일치하는지를 판정한다. 익스클루시브 OR 게이트들(420~429) 각각은 입력신호들이 서로 일치하지 않을때 고레벨 신호를 출력하며 또한 서로 일치할때 저레벨 신호를 출력한다. 익스클루시브 OR 게이트들(420~429)의 출력신호들은 10입력 OR 게이트(43)에 입력된다. 외부 어드레스가 기억셀들(FA0~FA9)로부터 독출된 불량 셀 어드레스와 일치할 때 OR 게이트(43)은 선택회로(44)에 입력되는 저레벨 출력신호를 발생시킨다.
OR 게이트(43)으로부터 저레벨 출력신호에 응답하여 선택회로(44)은 메인 메모리 어레이(41) 대신 여분 메모리 어레이(45)를 선택한다. 그에 의해, 메인 메모리 어레이(41)내의 불량 메모리셀의 사용시 금지된다.
한편 고레벨 출력신호가 OR 게이트(43)으로부터 선택회로(44)에 입력되면 선택회로(44)는 메인 메모리 어레이(41)을 선택한다.
종래에는, 불량 셀 기억셀들(FA0~FA9)이 레이저 비임으로 용융 또는 전기적으로 용융될 수 있는 휴즈들로 형성된다.
기억셀들(FA0~FA9)가 전기적으로 용융되는 휴즈들로 형성되면 고브레이크다운전압을 갖는 트랜지스터를 사용할 필요가 있다.
이는 칩면적을 증가시키는 요인이 된다.
한편 레이저 비임에 의해 용융되는 휴즈들로 형성되면 레이저 비임을 방출하는 레이저 비임장치를 구비해야 한다.
이들 문제점들은 본 발명에 의한 메모리셀의 기억셀들(FA0~FA9)를 형성함으로써 제거된다. 이 경우에, 대량의 전류를 사용함이 없이 기억셀들(FA0~FA9)내에 데이타를 기입하는 것이 가능하다. 또한 데이타 독출시 기억셀들(FA0~FA9)의 메모리셀들을 통해 직류가 흐르지 않으므로 메모리장치의 스탠바이 전류의 증가가 방지된다.
또한 기억셀들(FA0~FA9)는 큰 칩 면적을 필요로 하지 않는다.
이제 본 발명의 또 다른 응용에 대해 설명한다.
실제에 있어, 불량 셀 기억셀들은 어레이내에 배치된다. 제10도를 참조하면, 본 발명에 의한 EPROM 셀들(510~5179)는 8열과 10컬럼으로 배열되어 있다.
1 기입증폭기는 1컬럼내에 정렬된 71 메모리셀들에 공통으로 구비된다.
예를들어 기입증폭기(WA0)가 EPROM셀들(510~5179)에 공통으로 구비된다. 마찬가지로, 기입증폭기(WA1과 WA9)가 구비된다.
8 워드라인들(WL0~WL7)이 어레이의 각 로우들마다 구비된다. 예를들어, 워드라인(WL0)가 EPROM셀들(510~5179)에 공통으로 구비된다.
워드라인(WL0)가 고레벨로 세트되고, 외부장치(간략히 하기 위해 도시안됨)에 의해 발생된 10비트의 불량 셀 어드레스는 기입증폭기들(WA0~WA9)에 입력된다.
그에 의해, 10비트의 불량 셀 어드레스는 각 EPROM셀들(510~519)내에 기입된다.
그 다음, 워드라인(WL1)이 고레벨로 세트되고 10비트의 그다음 불량 셀 어드레스는 기입증폭기(WA0~WA9)에 제각기 입력된다.
그다음 10비트의 상기 그다음 불량 셀 어드레스는 각각의 EPROM셀들(510~5119)내로 기입된다. 이러한 방식에서, 8불량 셀 어드레스들은 EPROM셀들(510~5179)내로 기입된다.
제11도는 또 다른 불량 셀 어드레스 기억셀 어레이를 나타낸다. 제11도에서, 제10도에 보인 것과 동일 부분에 대해서는 동일 참조번호를 부여한다.
익스클루시브 OR 게이트(520~5279)는 EPROM셀들(510~5179)에 대해 제각기 구비되어 있어 1비트 데이타의 불량 셀 어드레스를 외부 장치에 의해 발생된 대응 1비트 데이타의 외부 어드레스와 비교한다.
예를들어, 익스클루시브 OR 게이트(520)는 EPROM셀(510)로부터 출력된 1비트 데이타를 외부 어드레스의 1비트 데이타(EA0)와 비교한다. N-형 전계효과 트랜지스터(530~5379)는 익스클루시브 OR 게이트(520~5279)에 대해 제각기 구비되어 있고 또한 익스클루시브 OR 게이트(520~5279)로부터 출력신호를 수신하는 게이트들을 갖는다.
예를들어 익스클루시브 OR 게이트(520)의 출력신호는 트랜지스터(530)의 게이트에 입력된다. 풀엎 저항들(540~547)은 트랜지스터들(530~5379)의 로우들에 대해 제각기 구비된다.
트랜지스터들(530~5379)의 드레인들은 풀엎 저항들(540~547)을 통해 전원전압(V∝)로 상승한다. 증폭기들(550~557)을 트랜지스터들(530~5379)의 로우들에 대해 제각기 제공된다. 증폭기들(550~557)의 입력단자들은 대응 풀엎 저항들(540~547)과 대응 트랜지스터들(530~5379)의 드레인들에 접속된다.
EPRROM셀들(510~5179)의 어레이는 총 8불량 어드레스들을 기억한다. 불량 어드레스들 각각은 로우로 배열된 대응 EPROM셀내에 기억된다. EPROM셀들(510~5179)는 메인 메모리 어레이(41)(제 9 도에 도시됨)로부터 데이타를 독출할때만 사용된다.
로우로 배열된 EPROM셀들(51j0~51j9, j=0~7)로부터 독출된 불량 셀 어드레스는 대응 익스클루시브 OR 게이트(52j0~52j9)에 의해 (EA0~EA9)로 구성되는 외부 어드레스와 비교된다. 보다 구체적으로, EA0~EA9로 구성되는 외부 어드레스가 입력될 동안 워드라인(WL0)는 고레벨로 증가되어, EPROM셀들(510~519)로부터 1비트 데이타가 독출되어 익스클루시브 OR 게이트(520~529)에 의해 어드레스 버퍼들(EA0~EA9)와 비교된다.
상기 비트들이 서로 일치하면, 대응 익스클루시브 OR 게이트는 저레벨 신호를 출력하므로 대응 트랜지스터는 오프된다.
한편 일치하지 않으면, 대응 익스클루시브 OR 게이트는 고레벨 신호를 출력하므로 대응 트랜지스터는 온된다. 예를들어, 익스클루시브 OR 게이트(52j0~52j9)중 하나가 입력 비트들이 일치하지 않음을 검출하면 대응 익스클루시브 OR 게이트는 고레벨 신호를 발생시키므로 대응 트랜지스터는 온된다.
따라서, 모든 트랜지스터들(53j0~53j9)의 드레인들은 접지된다. 따라서, 증폭기(55j)는 저레벨 신호를 발생시키는 한편 모든 익스클루시브 OR 게이트(52j0~53j9)가 입력비트들이 일치함을 검출하면 그들은 저레벨 신호들을 출력하므로 모든 트랜지스터들(53j0~53j9)이 오프된다. 따라서 증폭기(55j)는 고레벨신호를 발생시켜서 제 9 도에 보인 선택회로(44)로 출력된다. 그러면 선택회로(44)는 여분 메모리 어레이(45)내의 대응 여분 메모리셀을 선택한다.
상술한 방식으로 워드라인들(WA0~WL7)이 연속적으로 선택하고, 대응 어드레스 비트들에 대한 비교동작이 행해진다.
제11도에 보인 구성은 관련 입력 어드레스 비트들이 서로 일치하는지를 나타내는 신호들을 운반하는 8출력 라인들만을 사용함을 알 수 있다.
제10도에 보인 구성은 80출력 라인들을 사용한다.
제10 및 11도에 보인 EPROM셀들(510~5179) 각각과 제12a도에 보인 메모리셀(60)을 형성하는 것이 가능하다.
메모리셀(60)은 제 8 도에 보인 상술한 트랜지스터(Q12)를 대치하는 센스증폭기(61)을 갖는다. 센스증폭기(61)은 제 1 도에 보인 센스증폭기(3)의 것과 동일한 구성을 가질 수도 있다. 즉, 제12b도에 보인 바와같이 센스증폭기(61)은 전원라인(V∝)와 트랜지스터(Q11)의 드레인간 접속되는 저항(R02)와, 트랜지스터(Q11)의 드레인에 접속되는 입력단자와, 데이타 출력단자(36)에 접속되는 출력단자를 갖는다. 부동게이트(N11)에 전하가 축적되면, 트랜지스터(Q11)은 오프되므로 결국 데이타 출력단자(36)에 고레벨 신호가 출력된다. 한편, 전하가 축적되지 않으면, 저레벨 신호가 데이타 출력단자(36)에 출력된다.
본 발명은 EPROM 뿐만 아니라 EEPROM을 포함한다.
본 발명은 상술한 실시예들로 제한되지 않고 청구범위로부터 벗어나지 않는 범위내에서 여러 수정 변경이 가능하다.

Claims (6)

  1. 데이타를 기억하기 위한 메모리셀(40)에 있어서, 제 1 전압(VSE, V∝)를 수신하는 소오스, 부동게이트 및 상기 메모리셀내에 기억된 데이타를 출력하는 드레인을 가지며, 또한 제 1 임계전압을 갖는 제 1 전계효과 트랜지스터(Q12)와, 제 2 전압(VSS)를 수신하는 소오스, 상기 제 1 전계효과 트랜지스터(Q12)의 부동게이트에 접속되는 부동게이트 및 상기 제 1 전계효과 트랜지스터(Q12)의 드레인에 접속되는 드레인을 가지며, 제 2 임계전압을 가지며, 또한 상기 제 1 전계효과 트랜지스터(Q12)의 것과 반대의 도전형을 갖는 제 2 전계효과 트랜지스터(Q11)와, 상기 메모리셀을 식별하기 위한 선택신호를 수신하는 제 1 단자(WL)과 상기 제1 및 제 2 전계효과 트랜지스터(Q12,Q11)의 부동게이트들에 접속되는 제 2 단자(N11)을 가지며, 상기 제 2 단자가 상기 제1 및 제 2 전계효과 트랜지스터들의 채널영역들내로 연장되어 상기 부동게이트들을 형성하는 캐패시터(C11)과, 상기 메모리셀내에 기입될 데이타를 수신하는 드레인, 상기 제 2 전압을 수신하는 소오스 및 상기 제1 및 제 2 전계효과 트랜지스터의 게이트와 상기 캐패시터의 제 2 단자(N11)에 접속되는 게이트를 갖는 제 3 전계효과 트랜지스터(Q13)을 포함하며, 상기 제1 및 제 2 전계효과를 트랜지스터는 둘다 온이 되는 동작전압범위를 가지며, 상기 제 1 임계전압은 상기 동작전압의 최고 전압보다 높고, 상기 제 1 전압보다 낮으며, 또한 상기 제 2 임계전압은 상기 동작전압의 최저 전압보다 낮고, 상기 제 1 전압보다 높으며, 상기 데이타는 상기 제 1 및 제 2 전계효과 트랜지스터들의 상기 부동게이트들내에 기억되는 것이 특징인 부동게이트를 갖는 메모리셀.
  2. 제 1 항에 있어서, 상기 제1 및 제 2 전계효과 트랜지스터(Q12,Q11)과 상기 캐패시터(C11)은 공통으로 반도체 기판(21)과, 상기 반도체 기판상에 형성되는 절연막(24)와, 도전층(25)를 가지며, 상기 제 1 전계효과 트랜지스터(Q12)는 상기 반도체 기판내에 형성되며, 또한 상기 반도체 기판의 것과 반대 도전형을 갖는 우물영역(23)과 상기 우물영역내에 형성되는 소오스 및 드레인영역들(26S,26D)를 가지며, 상기 제 2 전계효과 트랜지스터(Q11)은 상기 반도체 기판내에 형성되는 소오스와 드레인영역들(27S,27D)을 가지며, 상기 캐패시터는 상기 반도체 기판내에 형성되며, 또한 상기 우물영역의 것과 동일한 도전형을 갖는 불순물 확산영역(22)를 가지며, 상기 도전층은 상기 제 1 전계효과 트랜지스터의 상기 우물영역위에 위치되며, 또한 상기 제 1 전계효과 트랜지스터의 부동게이트로서 작용하는 제 1 부분(25a)와, 상기 제 2 전계효과 트랜지스터의 소오스와 드레인영역들간에 위치되며, 또한 상기 제 2 전계효과 트랜지스터의 부동게이트로서 작용하는 제 2 부분(25b)과, 그리고 상기 캐패시터의 상기 불순물 확산영역위에 위치되며, 또한 상기 캐패시터의 제 1 단자로서 작용하는 제 3 부분(25c)을 갖는 것이 특징인 부동게이트를 갖는 메모리셀.
  3. 제 1 항에 있어서, 상기 제1 및 제 2 전계효과 트랜지스터(Q12,Q11)과 상기 캐패시터는 공통으로 반도체기판(30)과, 상기 반도체 기판상에 형성되는 제 1 절연막과, 상기 제 1 절연막상에 형성되는 제 2 절연막(32)와, 상기 제 2 절연막상에 형성되는 제 2 도전층(33)을 가지며, 상기 제 1 전계효과 트랜지스터는 상기 반도체기판에 형성되며, 또한 상기 반도체 기판과 반대 도전형을 갖는 우물영역(23)과, 상기 우물영역내에 형성되는 소오스와 드레인영역들(26S,27D)를 가지며, 상기 제 2 전계효과 트랜지스터(Q11)은 상기 반도체 기판내에 형성되는 소오스와 드레인영역들(27S,27D)를 가지며, 상기 제 1 도전층은 상기 제1 및 제 2 전계효과 트랜지스터의 부동게이트 뿐만 아니라 상기 캐패시터(C11)의 제 2 단자로서 작용하며, 그리고 상기 제 2 절연막은 상기 캐패시터의 제 1 단자로서 작용하는 것이 특징인 부동게이트를 갖는 메모리셀.
  4. 제 1 항에 있어서, 상기 제 1 전계효과 트랜지스터(Q12)는 P-채널 전계효과 트랜지스터로 구성되며, 또한 상기 제 2 전계효과 트랜지스터(Q11)은 N-채널 전계효과 트랜지스터로 구성되는 것이 특징인 부동게이트를 갖는 메모리셀.
  5. 데이타 입력단자(11)과, 메모리셀(40)과, 상기 데이타 입력단자에 입력되는 데이타를 상기 메모리셀내에 기입하기 위한 기입증폭기수단(12)과, 데이타 출력단자(16)를 포함하는 반도체 메모리에 있어서, 상기 메모리셀(40)은, 제 1 전압(VSE,V∝)를 수신하는 소오스, 부동게이트 및 상기 메모리셀내에 기억된 데이타를 출력하는 드레인을 가지며, 또한 제 1 임계전압을 갖는 제 1 전계효과 트랜지스터(Q12)와, 제 2 전압(VSS)를 수신하는 소오스, 상기 제 1 전계효과 트랜지스터(Q12)의 부동게이트에 접속되는 부동게이트 및 상기 제 1 전계효과 트랜지스터(Q12)의 드레인에 접속되는 드레인을 가지며, 제 2 임계전압을 가지며, 또한 상기 제 1 전계효과 트랜지스터(Q12)의 것과 반대의 도전형을 갖는 제 2 전계효과 트랜지스터(Q11)와, 상기 메모리셀을 식별하기 위한 선택신호를 수신하는 제 1 단자(WL)과 상기 제1 및 제 2 전계효과 트랜지스터(Q12,Q11)의 부동게이트들에 접속되는 제 2 단자(N11)을 가지며, 상기 제 2 단자가 상기 제1 및 제 2 전계효과 트랜지스터들의 채널영역들내로 연장되어 상기 부동게이트들을 형성하는 캐패시터(C11)과, 상기 메모리셀내에 기입될 데이타를 수신하는 드레인, 상기 제 2 전압을 수신하는 소오스 및 상기 제1 및 제 2 전계효과 트랜지스터의 게이트와 상기 캐패시터의 제 2 단자(N11)에 접속되는 게이트를 갖는 제 3 전계효과 트랜지스터(Q13)을 포함하며, 상기 제1 및 제 2 전계효과 트랜지스터는 둘다 온이 되는 동작전압범위를 가지며, 상기 제 1 임계전압은 상기 동작전압의 최고 전압보다 높고, 상기 제 1 전압보다 낮으며, 또한 상기 제 2 임계전압은 상기 동작전압의 최저 전압보다 낮고, 상기 제 1 전압보다 높으며, 상기 데이타는 상기 제1 및 제 2 전계효과 트랜지스터들의 상기 부동게이트들내에 기억되는 것이 특징인 부동게이트를 갖는 메모리셀을 사용하는 반도체 메모리.
  6. 제 5 항에 있어서, 상기 제 1 전압을 발생시키기 위한 전압발생수단(14)을 더 포함하는 것이 특징인 부동게이트를 갖는 메모리셀을 사용하는 반도체 메모리.
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