KR950008675B1

KR950008675B1 - 리드 온리 메모리

Info

Publication number: KR950008675B1
Application number: KR1019870000258A
Authority: KR
Inventors: 요우이지 마즈모도; 류우지 시바다; 이사무 고바야시; 사도시 메구로; 고우이지 나가사와; 히테오 메구로; 히사히로 모리우지; 마사히로 오가다; 기구오 사가이; 도시후미 다게다
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미쓰다 가쓰시게; 히다찌초 에루 에스 아이 엔지니어링 가부시기가이샤; 오노 미노루
Priority date: 1986-01-16
Filing date: 1987-01-15
Publication date: 1995-08-04
Also published as: US4805143A; KR870007519A

Abstract

내용 없음.

Description

리드 온리 메모리

제1도는 본 발명을 적용한 마스크형 ROM의 1실시예를 도시한 회로도.

제2도는 제1도의 마스크형 ROM의 중요부의 블럭도.

제3도는 제1도의 마스크형 ROM의 메모리셀의 평면도.

제4도는 제1도의 마스크형 ROM의 메모리셀의 단면도.

제5도는 불순물의 도입량과 누설전류, 스텐바이전류와 래치업 전압과의 관계도.

제6도는 소정의 드레인 전압을 인가하였을때의 누설전류와 시간과의 관계도.

제7도는 불순물 도입량과 스레쉬홀드 전압과의 관계도.

본 발명은 반도체 기억장치에 관한 것으로, 예를 들면, 게이트전극을 통해서 불순믈을 이온주입에 의해 정보의 라이트가 실행되는 마스크형 ROM(read-only memory)에 이용하여 유효한 기술에 관한 것이다.

워드선과 데이터선과의 교차점에 기억정보에 따라서 기억용 MOSFET(Metal Oxide semiconductor field effect transistor)를 형성하는 가로형 마스크형 ROM이 공지이다(예를 들면, 일본국 산보출판(주), 1977년 9월 30일 "IC메모리의 사용법"아끼다 마쓰오, 다이효 요시이지 공저, p.73∼p76 참조).

이 가로형 마스크 ROM의 하나로서, "Electronics, May 31, 1983, p50∼p51"에 기재된 마스크 ROM이 공지이다.

이 마스크 ROM에 있어서는 알루미늄(Al)막으로 되는 데이터선 형성후, 메모리셀인 MOSFET의 채널영역에 게이트전극(및 층간절연막)을 통한 이온주입에 의해서 불순물이 도입된다. 이로 인해서, MOSFET의 스레쉬홀드전압이 높게(혹은 낮게)되므로 정보가 기억된다.

이 마스크 ROM은 제조공정의 끝에 가까운 데이터선과 소오스선을 형성한후에, 정보의 라이트가 행해여짐으로, 제조완료까지에 소요되는 시간을 단축할수가 있다.

이러한 기술에 대해 검토한 결과, 본 발명자는 다음과 같은 문제점이 생기는 것을 발견하였다.

상기 불순물은 포토 레지스트막으로 되는 마스크를 사용하여 선택적으로 주입된다. 이 포토 레지스트 마스크의 개구부는 마스크맞춤 어긋남을 고려해서, 채넬형성영역보다도 큰 치수로 구성되어 있다. 이로인해, MOSFET의 채넬영역에 인접하는 소오스 영역과 드레인영역의 주면에도 상기 불순물이 도입된다. 이 불순물의 도입은 높은 에너지로 행하였기 때문에 소오스 영역과 드레인 영역의 pn접합면 부분에 결정결합을 일으킨다. 결정결합은 알루미늄으로 되는 데이터선이 용해하지 않도록 450℃정도의 낮은 온도의 열처리만을 실시할수가 없으므로 충분히 회복시킬수가 없다. 이 때문에, 드레인영역의 pn접합면에 있어서, 게이트 전압이 OV일때에 드레인전압에 대한 의존성을 가진 누설전류가 흐른다. 이 드레인영역에서 기판으로 흐르는 누설전류는 드레인전압이 높아짐과 동시에 증가한다. 그리고, 누설전류는 디바이스의 사용시간과 함께 증가하여 기능 저하시간이 짧아진다. 이 현상은 기판에 (-)극성의 바이어스전압이 인가되어 있는 경우에 현저하다.

본 발명의 목적은 ROM의 정보라이트 공정에 기인하는 누설전류를 저감하는 것이 가능한 기술은 제공하는데 있다.

본 발명의 다른 목적은 ROM의 수명을 길게하는 것이 가능한 기술을 제공하는데 있다.

본 발명의 다른 목적은 ROM의 소비전력을 저감하는 것이 가능한 기술을 제공하는데 있다.

본 발명의 다른 목적은 고속동작이 가능한 ROM을 제공하는데 있다.

본 발명의 상기와 그외의 목적과 새로운 특징은 본 명세서의 기술과 첨부도면에 의해서 명확하게 될 것이다.

본 출원에 있어서, 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

메모리셀인 MOSFET의 드레인영역, 즉 데이터선에 대해서 전원전압(동작전압)보다도 낮은 전압을 인가한다. 이 때문에 그 게이트에 접지 전위를 받는 디플레이션형 MOSFET를 부하로서 데이터선에 접속한다.

상기한 수단에 의해, 드레인영역의 pn접합에 생기는 누설 전류를 저감할수가 있으므로, MOSFET의 기능저하시간을 길게 할수가 있다. 또, 소비전력의 저감이나, 래치업의 방지를 도모할수가 있다. 또, 상기 부하수단에 의해 데이터선의 전위를 안정시킬수가 있으므로, 정보의 리드를 고속으로 행할 수가 있다.

(실시예)

제1도에는 본 발명이 적용된 마스크형 ROM의 1실시예의 회로도면이 도시되어 있다. 이 ROM은 특별히 제한되지 않으나, 공지의 CMOS회로의 제조기술에 의해서, 단결정 실리콘과 같은 1개의 반도체 기판위에 형성된다. 특별히 제한되지 않으나, 이 RON은 단결정 P형 실리콘으로 되는 반도체 기판에 형성된다. N채넬 MOSFET는 이러한 반도체 기판 표면에 형성된 소오스 영역, 드레인 영역, 소오스 영역과 드레인 영역과의 사이의 반도체 기판(채넬영역)표면에 얇은 게이트 절연막을 거쳐서 형성된 게이트 전극으로 구성된다. P채넬 MOSFET는 상기 반도체 기판표면에 형성된다. 이로 인해서, 반도체 기판은 그위에 형성된 메모리셀과 주변회로를 구성하는 여러개의 N채넬 MOSFET의 공통의 기판 게이트를 구성한다. 특별히 제한되지 않으나, 본 실시예에서는 반도체 기판에(-)에 바이어스전압(기판 바이어스전압) V_BB(예를 들면,-3V)가 인가된다. 바이어스전압 V_BB는 바이어스전압발생회로 VG에 의해서 발생된다. 전압발생회로 VG의 구성은 공지의 것과 동일함으로 그 설명은 생략한다.

N형 웰 영역은 그위에 형성된 P채넬 MOSFET의 기판게이트를 구성한다.

메모리어레이 M-ARY는 예시적으로 도시되어 있는 가로 방향으로 배치된 여러개의 워드선 W0∼Wn, 세로 방향으로 배치된 여러개의 데이터선(비트선 또는 디지트선) D00∼D01등과 이들의 교차점에 배치된 기억용 MOSFET Qm으로 형성된다.

본 실시예에서는, 특별히 제한되지 않으나, 기억소자의 고밀도화와 리드 동작시의 저소비 전력화를 위해서, 1쌍의 데이터선 D00, D10과의 사이에 이들과 평행으로 연장되는 공통소오스선 CO0이 마련된다. 공통소오스선 CSO에는 이것에 대응된 데이터선 D00, D10에 그 드레인이 접속된 기억용 MOSFET Qm의 소오스가 각각 공통 접속된다. 또, 상기 데이터선 D10에는 인접한 공통소오스선 CS1에, 그 소오스가 결합된 기억용 MOSFET Qm의 드레인이 공통으로 접속된다. 상기 공통소오스선 CS1에 대응된 다른 기억용 MOSFET Qm의 드레인은 데이터선 D01에 접속된다. 이 데이터선 D01에는 그 가까이에 마련된 공통소오스선 CS2에 그 소오스가 결합된 기억용 MOSFET Qm의 드레인이 공통으로 결합된다.

데이터선 D와 공통소오스선 CS는 번갈아가며 배치된다. 데이터선 D는 끝부분의 데이터선 D00을 제외하고, 그 양쪽의 다른 Y어드레스가 할당된 2개(2열)의 기억용 MOSFET Qm의 드레인에 공통으로 접속된다.

즉, 데이터선 D00은 Y게이트(컬럼 스위치)를 구성하는 MOSFET Q11을 거쳐서 공통데이터선 CD0에 결합된다. 이것에 대응된 공통소오스선 CS0는 스위치 MOSFET Q12를 거쳐서 회로의 접지전위 V_SS(OV)에 결합된다. 상기 공통소오스선 CS0에 대응된 다른 데이터선 D10은 Y게이트를 구성하는 MOSFET Q13을 거쳐서 공통 데이터선 CD1에 결합된다. 이들의 스위치 MOSFET Q11∼Q13의 게이트에는 다음에 기술하는 Y디코더회로 YDCR에 의해 형성되는 선택신호 Y0이 공통으로 공급된다.

상기 데이터선 D10은 또 다른 Y어드레스(Y1)에 할당된 Y게이트를 구성하는 MOSFET Q14를 거쳐서 공통데이터선 CD1에 결합된다. 상기 데이터선 D10의 오른쪽에 배치된 공통소오스선 CS1은 스위치 MOSFET Q15를 거쳐서 회로의 접지전위 V_SS에 결합된다. 이 공통소오스선 CS1의 오른쪽에 배치된 데이터선 D01은 Y게이트를 구성하는 MOSFET Q16을 거쳐서 공통 데이터선 CD0에 결합된다. 이들의 MOSFET Q14∼116의 게이트에는 상기 Y디코더회로 YDCR에 의해 형성되는 선택신호 Y1가 공급된다.

다음에, 마찬가지의 패턴의 반복에 의해 데이터선, 공통데이터선과 스위치 MOSFET가 형성된다.

같은 행에 배치된 기억용 MOSFET의 게이트는 이것에 대응된 워드선 W0∼Wn에 각각 결합된다. 워드선 W0∼Wn은 각각 다음에 기술하는 X 디코더회로 XDCR에 의해 형성된 선택신호가 공급된다.

본 실시예에서는 상기 데이터선 D00 내지 D01 및 공통소오스선 CS0 내지 CS2등과 전원전압(회로의 동작전압) V_CC(5V)와의 사이에 디플레이션의 N채널 MOSFET Q1 내지 Q7이 마련된다. 그리고, 실제는 다음에 기술하는 것과 같이, MOSFET Q1∼Q7과 전원전압 V_CC와의 사이에 P채널 MOSFET Q33이 접속된다. 상기 데이터선 D00 내지 D01에 대응된 디플레이션형 MOSFET Q1, Q3, Q5, Q7등은 데이터선에 바이어스전압을 공급함과 동시에 그 부하수단으로서 작용한다. 공통소오스선 CS0 내지 CS2에 대응된 디플레이션형 MOSFET Q2, Q4, Q6등은 공통소오스선을 비선택 레벨(고레벨)로 하는 바이어스전압을 공급하는 MOSFET로서 작용한다.

예를 들면, Y디코더회로 YDCR에 의해 선택신호 Y1이 형성되었을때, 스위치 MOSFET Q14 내지 Q16이 "ON"상태로 되는것에 의해서, 데이터선 D10, D01과 공통소오스선 CS1이 선택된다. 이 경우에는 상기 데이터선 D10, D01과 공통소오스선 CS1과의 사이에 각각 배치되는 기억용 MOSFET만이 선택상태로 되지 않으면 안된다. 그러나, 공통소오스선 CS0이나 CS2의 전위가 회로의 접지전위와 같은 저레벨로 되어 있으면, 상기 데이터선 D10과 공통소오스선 CS0 및 데이터선 D01과 공통소오스선 CS2의 사이에 배치되는 기억용 MOSFET의 기억정보도 상기 데이터선 D10과 D01에 나타나게 된다. 그래서, 상술한 바와 같이 공통소오스선에도 상기 디플레이션형 MOSFET Q2, Q4, Q6등을 마련하는 것에 의해서, 상기 선택된 공통소오스 CS0만을 스위치 MOSFET Q15에 의해 회로의 접지전위를 부여하여, 상기 비선택의 공통소오스선 CS0과 CS2의 전위를 데이터선의 바이어스전위와 동일하게 하는 것에 의해서, 데이터선 D10, D01과 공통소오스선 CS0과 CS2와의 사이에 배치되는 기억용 MOSFET의 기억정보에 관계없이 "OFF"상태로 시키는 것이다.

상기 부하수단은 상기 데이터선 D00∼D01에 인가되는 전압을 제한하기 위한 전압제한수단 또는 전압 클램프 수단으로 볼수도 있다. MOSFET Q1, Q3, Q5와 Q7등은 실질적으로 저항소자로서 작동하고, 그 전압 강하분 만큼 전원전압 V_CC보다 낮은 전압을 데이터선 D00∼D01에 공급한다.부하수단은 P채널 MOSFET로 구성하여도 좋고, 그 구성은 공지의 여러가지의 전압 제한회로로 되어 있어도 좋다. 이 부하수단은 전원전압 V_CC즉, 2진신호의 고레벨신호보다도 낮은 전압을 데이터선 D00∼D01에 인가하도록 되어 있다. 후술하지만, 대략 3.5V이하의 전압, 예를 들면 약 2V가 데이터선 D00∼D01에 인가된다.

상기 MOSFET Q1∼Q7은 N형 불순물, 예를 들면 비소(AS)를 기판에 이온주입하고, 어닐하는 것에 의해서 디플레이션형으로 된다. 이 이온주입은 게이트절연막 형성후, 게이트전극 형성전에 100KeV, 2.7×10¹²atoma/㎠의 도우즈량으로 행하여 진다.

부하수단이 그 게이트에 회로의 기준전압, 본 실시예에서는 회로의 접지전위를 받은 디플레이션형 MOSFET으로되기 때문에 다음의 효과가 있다. 즉, 부하수단에 있어서의 전압강하를 결정하는 프로세스요소는 상술한 비소의 도우즈량뿐임으로, 프로세스에 의한 변동을 받기 어렵다. 부하수단이 저항으로 되는 경우에 비해, 적은 면적으로 적당한 전압강하가 얻어진다. 게이트로의 바이어스전압이 기준 전위이기 때문에, 바이어스전압이 전원전위 V_CC또는 V_CC와 V_SS의 중간전위인 경우에 비해 바이어스전압의 변동이 적다. 이로인해, 데이터선에 흐르는 전류의 변동이 적다. 또, 안정된 정전류원으로 볼수가 있으므로, 전원전위 V_CC가 변동하여도 데이터선에 흐르는 전류가 변동되기 어렵다.

마찬가지로, 공통소오스선에 인가되는 비선택레벨의 바이어스전압이 부하수단 또는 전압 제한수단으로서의 MOSFET Q2, Q4, Q6등에 의해서, 전원전압 V_CC보다 낮은 전압(본 실시예에서는 약 2V)로 된다. 공통소오스선의 전위도 마찬가지로 안정된 것으로 된다.

실제로는, 저소비전력화를 위해서, 부하수단과 전원전압 Vcc와의 사이에 프리디코드신호 SB와 내부칩 선택신호 CS에 의해서 제어되는 스위치수단, 예를 들면 P채넬 MOSFET Q33이 접속된다. 마찬가지로, 부하수단과 접지전위 Vss와의 사이에 신호 CS와 SB에 의해서 제어되는 스위치수단, 예를 들면 N채넬 MOSFET Q34가 접속된다. 상기 2개의 스위치수단은 상보적으로 동작되게 된다. 즉, MOSFET Q33과 Q34는 CMS인 버터를 구성한다. 이 인버터는 공지의 2입력 CMOS NAND게이트회로 G1에 의해서 구동된다.

신호 CS는 타이밍 발생회로 TG에서 칩 선택신호

에 따라서 형성된다. 신호

의 저레벨에 의해 칩이 선택되었을때, 신호 CS는 고 레벨로 된다.

신호 SB는 프리디코드회로 PD에서 다음에 기술하는 Y어드레스신호의 몇개에 기초로 하여 발생된다. 여러개의 비트의 신호 SB중의 소정의 1개의 신호의 소정의 게이트회로 G1에 입력된다. 제1도에서 알수 있는 바와 같이, 1개의 CMOS인버터와 1개의 게이트 회로 G1이 여러개의 데이터선 D와 공통소오스선 CS에 대응하여 마련된다. 즉, 1개의 메모리어레이 M-ARY가 여러개의 데이터선 D를 포함하는 메모리블럭으로 분할되고, 각 메모리블럭마다 CMOS인버터와 게이트회로 G1이 마련된다. 신호 SB의 여러개의 비트중의 1비트가 선택적으로 고레벨로 되는 것에 의해, 1개의 메모리 블럭으로 선택적으로 바이어스전압이 공급된다. 상세한 것은 제2도의 이용하여 다음에 설명한다.

칩 비선택시, 신호 CS가 저레벨이므로, MOSFET Q34에 의해 모든 모든 데이터선 D와 모든 공통소오스선 CS의 전위는 접지전위 V_SS로 된다. 이로인해, 칩 비선택시의 저소비전력화, 즉, 스탠바이전류의 저감이 가능하게 된다.

칩 선택시, 신호 CS는 고레벨로 된다. 따라서, 신호 SB의 고레벨에 대응하는 메모리 블럭에만 MOSFET Q33에 의해서 바이어스전압이 공급된다.

한편, 신호 SB의 저레벨에 대응하는 나머지의 메모리블럭에는 바이어스 전압이 공급되지 않는다. 즉, 나머지의 메모리 블럭의 데이터선 D와 공통 데이터선 CS의 전위는 MOSFET Q34에 의해서 접지전위 V_SS로 된다. 이로 인해, 칩 선택시의 저소비 전력화가 된다.

상기 구성의 메모리어레이 M-ARY의 어드레싱은 다음의 각 회로 블럭에 의해 행하여진다.

외부단자에서 공급된 여러개의 비트로 되는 X어드레스신호 AX는 X어드레스 버퍼 XADB에 공급되고, 외부단자에서 공급된 어드레스신호와 동상의 내부어드레스신호와 역상의 내부어드레스신호로 되는 상보어드레스신호를 형성한다. 이들의 상보어드레스신호는 X디코더 XDCR에 의해 해독되고, 이 X 디코더 XDCR에 의해 1줄의 워드선이 선택신호가 형성된다. 본 실시예서는 상기 X어드레스 버퍼 XADB와 X디코더 XDCR를 합쳐서 XADB·DCR와 같이 표시하고 있다.

본 실시예에서는, 특별히 제한되지 않으나, 워드선의 선택신호(고레벨 신호)도 또, 전원전위보다 낮은값, 예를 들면 2.5V로 된다. 이로 인해, 제한된 드레인 전압이 공급된 메모리셀(즉, 센스앰프)에 흐르는 전류값을 적당한 수치로 할수가 있다. 이로인해, X어드레스 버퍼 XADB는 워드선 전압제한 수단을 포함한다. 이 전압 제한수단은 공지의 수단으로 되어도 좋다.

외부단자에서 공급된 여러개의 비트로 되는 Y어드레스신호 AY는 Y어드레스버퍼 YADB에 공급되고, 외부단자에서 공급된 어드레스신호와 동상의 내부어드레스신호와 역상의 내부어드레스신호로 되는 상보어드레스신호를 형성한다. 이들의 상보어드레스신호는 Y디코더 YDCR에 의해 해독되며, 이 Y디코더 YDCR에 의해 2줄의 데이터선의 선택신호가 형성된다. 본 실시예에서는 상기 Y어드레스버퍼 YADB와 Y디코더 YDCR를 합쳐서 YADB·DCR와 같이 표시하고 있다. 어드레스 버퍼와 디코더 XADB·DCRM, YADB.DCR는 타이밍 발생회로 TG에서 신호

에 따라서 발생된 타이밍 신호(도시하지 않음)에 의해서 동작상태로 된다. 이들의 각 회로 XADB, YADB, XDCR, YDCR는 공지의 CMOS회로와 동일한 구성으로 된다.

그리고, 리드 동작에 있어서, 선택된 데이터선에 대응하는 1줄의 공통소오스선 만이 접지전위로 되고, 다른 공통소오스선은 바이어스전위를 유지한다. 이로인해, 1줄의 워드선에 많이 기억용 MOSFET가 결합되어 있는데도 불구하고, 데이터선이 선택된 기억용 MOSFET에만 그 기억정보에 따른 전류가 흐르기 때문에, 저소비전력화를 이룩할수가 있다. 또, 공통소오스선의 Y어드레스에 따른 선택동작에 의해, 데이터선에 다른 Y어드레스가 할당된 기억용 MOSFET가 결합되므로, 기억용 MOSFET를 고밀도로 배치할수가 있다.

제1도의 마스크 ROM의 구조를 제3도와 제4도에 도시한다. 제4도는 제3도의 A-A절단선에 따른 단면 도면이다. 제3도에 있어서, 도면을 간략하게 하기 위하여, 절연막(2), (9) 및 (15)는 생략하고 있다. 이 마스크 ROM의 상세한 구조, 제조방법과 정보라이트 방법은 본 명세서에 참조로서 인용되는 미국특허출원 제855592호(1986년 4월 24일부)에 제시되어 있다.

제1도의 마스크 ROM의 하나인 메모리셀은 소오스영역 또는 드레인 영역으로서 사용되는 1쌍의 n⁺형 반도체영역(1), 게이트절연막(SiO₂막)(2)와 게이트전극(3)을 갖춘 1개의 MOSFET Qm를 사용하여 구성된다. 반도체영역(1)은 P^-형 실리콘 단결정으로 되는 반도체 기판(4)의 표면에 마련되어 있다. 인접하는 MOSFET Qm의 사이는 필드절연막(5)로 전기적으로 분리하고 있다. 게이트전극(3)은 필드절연막(5)위를 뻗어서 워드선 W를 구성하고 있다. 게이트 전극(3)(및 워드선 W)는 다결정실리콘층(3A)와 그 상부에 마련한 몰리브덴실리사이드(또는 텅스텐(W), 티타늄(Ti), 타타륨등의 고융점금속의 실리사이드)층(3B)로 구성되는 폴리사이드구조를 갖는다. (7)은 알루미늄으로 되는 도전층이며, 데이터선 D 또는 공통소오스선 CS로서 사용되어, 층간절연막(9)에 형성된 콘택트홀(8)을 통해서, 반도체영역(1)에 접속된다. 절연막(9)는 예를 들면, 실리콘 산화막, 실리콘 질화막 및 인실리게이트유리막을 차례로 스택하여 된다. 4개의 메모리셀에 공통의 드레인으로 된 영역(1)에 대해서 데이터선 D가 접속된다. 4개의 메모리셀에 공통의 소오스로된 영역(1)에 대해서, 공통소오스선 CS가 접속된다. 게이트전극(3)을 통해서 이온주입을 실행하므로, 게이트전극(3)위에는 알루미늄층(7)이 존재하지 않는다. 열림부(13)은 그 하부의 MOSFET Qm에 불순물, 예를 들면, P형 불순물인 보론을 도론하기 위하여 층간절연막(9)을 일부에 칭에 의해 제거하여 형성한다. 도입된 불순물을 어닐에 의해 활성화하여 P형 반도체영역(14)가 형성된다. P형 불순물이 도입된 MOSFET Qm의 스레쉬홀드전압은 다른 MOSFET Qm의 스레쉬홀드 전압보다 높아진다. (15)는, 예를 들면, 실리콘 산화막으로 되는 보호막이며, 반도체 기판(4)의 상부를 덮도록 형성된다.

상기 기억용 MOSFET Qm은 기억정보에 따라 다른스레쉬홀드전압을 갖도록 된다. 특별히 제한되지 않으나, 논리 "1"의 라이트가 행하여지는 기억용 MOSFET는 열림부(13)을 통해(열림부(13)을 형성하기 위한 레지스트는 마스크를 남김상태에서) 선택적인 이온주입 기술에 의해서, 그 게이트전극(3) 아래의 반도체 기판(채널영역)(4)에 그 반도체 기판(4)와 같은 도전형의 불순물(보론)이 도입된다. 이로인해, 2.0V∼3.0V와 같은 비교적 높은 스레쉬홀드전압을 갖도록 된다. 이와같은 이온주입기술에 의한 라이트공정은 반도체 웨이퍼위에 형성되는 반도체 집적회로의 대략 최종공정, 예를 들면, 알루미늄층으로 되는 데이터선 D 또는 공통소오스선 CS형성후, 메모리셀인 MOSFET Qm의 게이트전극(3)을 통해서 0.8∼1.0×10¹³atoma/㎠의 도우즈량, 150KeV정도의 높은 에너지에서 보론(B⁺⁺)이 이온주입공정에 의해 실시된다. 이온주입등에 의한 오염의 회피 또는 불순물의 개터링(gettering)등을 위하여 절연막(9)가 남는것과 게이트전극(3)이 폴리사이드로 두꺼운것에 의해, 높은 에너지 이온주입으로 된다. 이로인해, 기판중에 결함이 생기기 쉽다. 또, 어닐은 저온(약 450도C이하)에서만 행할 수가 없으므로, 불순물의 활성화와 이온주입에 의해서 생긴 결함의 회복이 충분히 행할 수가 없다. 이것은 메모리셀에서는 누설전류의 증가, 드레인 접합에서는 브레이크다운전압의 원인으로 된다. 또 채널영역에 도달하는 불순물의 양이 적고, 또한 불규칙적으로 되어 버린다. 이로인해, 상기 라이트가 실행된 기억용 MOSFET Qm의 스레쉬홀드 전압은 2∼3V와 같이 비교적 낮아지고, 또한 게이트전극(3)이나 그 표면에 형성된 잔존하는 층간절연막(9)막의 두께의 산포에 의해 비교적 큰산포를 갖는 것으로 된다. 한편, 상기 라이트가 실행되지 않는(논리 "0"의)기억용 MOSFET의 스레쉬홀드전압은, 예를 들면, 0.5 내지 1V정도로 비교적 낮은 전압으로 된다.

상기 MOSFET Qm에 도입되는 불순물(보론)의 도입량은 제5도, 즉 불순물의 도입량과 누설전류, 스탠바이 전류와 래치업전압과의 관계도에서 설정된다. 가로축은 이온주입기술에 의한 불순물(보론)의 도입량을 표시하고 있다. MOSFET Qm의 게이트전극(3)에 인가되는 전압 VG(게이트전압)을 0V, 드레인영역(1)에 인가되는 전압(드레인전압) V_D를 5.0V, 기판(4)에 인가되는 전압(기판전압) V_BB를 -3V으로 하여 실험을 행하고 있다. 세로축은 1개의 메모리셀당의 기판에 흐르는 전류, 즉 누설전류 I_BB를 표시하고 있다. 또, 세로축에는 스탠바이전류(마스크 ROM의 대기시전류) I_SS와 래치업전압도 겸해서 표시하고 있다.

제5도에 도시한 것과같이, 불순물(보론)의 도입량이 1.0×10¹³atoms/㎠보다도 높으면, 스탠바이전류 I_SS와 매우 증가한다. 이것은, 스탠바이전류에 점유하는 메모리셀에 있어서의 불순물 주입에 의한 손상에 기인하는 누설전류 Iss의 수치가 높아(지배적으로)되기 때문이다. 또, 메모리셀어레이이외의 회로(디코더 XDCR 및 YDCR, 센스앰프 SA등)가 상보적 MOS회로 (CMOS회로)으로 되는 경우, CMOS부에 있어서의 래치업 전압이 매우 저하하는 즉, 래치업을 발생하기 쉽게 된다. 이것은 래치업의 트리거전류로 간주되는 기판(4)를 흐르는 전류, 즉 누설전류 I_BB가 증가하기 때문이다. 따라서, 불순물(보론)의 도입량은 1.0×10¹³atoms/㎠이하로 한다. 제조상의 이점을 고려하여 상기의 수치를 초과하지 않도록 하려면, 도입량을 0.8×10¹³atoms/㎠이하로 한다. 즉, 1개의 메모리셀당의 누설전류를 1nA이하로 하는 것에 의해, 스탠바이전류의 증가와 래치업전압의 저하를 방지할수가 있다.

MOSFET Qm의 드레인영역(또는 소오스영역)에 인가되는 전압은 제6도, 즉 소정의 드레인전압 V_D를 인가하였을때의 누설전류 I_BB와 시간과의 관계도면에서 설정된다. 가로축은 시간을 표시하며, 그 가속수명시험에 있어서, 실제로는 10년에 상당하는 시간을 1로하여 정규화한 수치로서 표시하고 있다. 세로축은 영역(14)를 위한 보론이 이온주입된 1개의 MOSFET Qm에 있어서의 누설전류 I_BB를 표시한다. 가속시험을 하기 위하여, MOSFET Qm의 게이트전압 VG는 실제의 동작시의 그것이 약 2.5V인 것에 대해서, 매우 큰 5.5V로 된다. 또, 보론의 도우즈량도 상술의 수치보다큰, 2.3×10¹³atoms/㎠로 된다.

제6도에 도시된 것과같이, 누설전류 I_BB가 1nA이하이고, 또한 소정의 기능저하시간(수명시간 : 실제로는 10년에 상당한다)을 확보하려면, 드레인전압 V_D를 3.5V이하의 전압으로 하는 것에 의해, 불순물(보론)의 도입에 기인하는 결정결합, 특히 드레인영역(및 소오스영역)(1)과 반도체 기판과의 pn접합면 부분의 결정결함으로 생기는 누설전류 I_BB를 저감할수가 있다. 누설전류 I_BB를저감하고 있으므로, 스탠바이전류를 저감하고, 또 래치업전압을 높일수가 있다.

상술의 이유가 같은 이유로 공통소오스선 CS에 비선택시에 인가되는 바이어스전압은 3.5V이하로 된다.

불순물(보론)을 도입한 MOSFET Qm의 스레쉬홀드전압 V_th는 제7도, 즉 불순물 도입량과 스레쉬홀드전압과의 관계 도면에서 설정된다. 가로축은 불순물(보론)의 도입량을 표시하고 있다. 세로축은 MOSFET Qm의 스레쉬홀드전압을 표시하고 있다.

상술의 제5도에서 알수있는 바와 같이, 누설전류 I_BB를 InA이하로 하려면, 불순물의 도입량을 약 1.0×10¹³atoms/㎠이하로할 필요가 있으므로, 제7도에 도시한 것과 같은, 스레쉬홀드전압은 약 3.0V이하로 설정된다. "0", "1"정보의 판정에 있어서 스레쉬홀드전압은 2.0V이상이 바람직하다. 즉, 불순물이 도입되지 않는 MOSFET Qm의 스레쉬홀드전압을 0.5∼1.0V로 설정하고, 한편 불순물을 도입하지 않은 MOSFET Qm의 스레쉬홀드 전압을 2.0∼3.0V로 설정한다. 이로인해, 정보의 판정이 가능한 스레쉬홀드 전압을 설정함과 동시에, 누설전류 I_BB를 저감할수가 있음로, 핫캐리어에 의한 MOSFET Qm의 기능저하를 방지할수가 있다. 더욱이, 누설전류를 저감하고 있으므로, 스탠바이전류를 저감하고, 또 래치업 전압을 높일 수가 있다. 그리고, 제조상의 이점을 고려하면, 스레쉬홀드전압은 2.2∼2.8V 정도로 설정한다. 또, 제7도의 데이터는 드레인전압 V_B를 5V로 하여 측정하고 있다.

이와같이, 데이터 D와 공통소오스선 CS의 알루미늄 배선을 형성한후, 불순물을 도입하여 정보의 라이트 공정을 행하는 마스크 ROM에서는 900∼1000도C정도의 높은 온도의 열처리로 결정결함을 회복할수가 없으므로, 상술과 같은 드레인(및 소오스)전압을 3.5V이하로 설정하던가 또는 스레쉬홀드전압을 2.0∼3.0V(도우즈량을 1×0¹³atoms/㎠)로 설정하는 것이 누설전류 I_BB의 저감에 특히 유효하다.

본 실시예에서는, 상기 낮은 스레쉬홀드 전압 차만을 갖지않는 제어용 MOSFET Qm로부터의 리드신호를 정밀하게 식별하기 위하여, 다음의 더미셀이 마련된다.

특별히 제한되지 않으나, 더미셀 어레이 D-ARY에 있어서, 각 워드선 W0∼Wn에 그 게이트가 각각 결합된 예를 들면, 2개의 더미 MOSFET Qd, Qd'가 병렬형태로 마련된다. 이들의 MOSFET Qd, Qd'는 더미 데이터선 DD를 사이에 두고 배치된 1쌍의 더미공통소오스선 DCS와의 사이에 각각 배치되는 것에 의해서 병렬형태로 된다. 상기 한쪽의 더미 MOSFET Qd는 상기 낮은 스레쉬홀드전압을 갖는(보론이 도입되지 않음)기억용 MOSFET Qm와 같게 형성된다. 다른쪽의 더미 MOSFET Qd'는 상기 높은 스레쉬홀드전압을 가진(보론이 도입됨) 기억용 MOSFET Qm와같게 형성된다. 이 높은 스레쉬홀드전압을 갖도록된 더미 MOSFET Qd'는 워드선의 선택레벨(약 2V정도)에 대해서 "OFF"상태로 되어야할 기억용 MOSFET에 생기는 누설전류에 의한 고레벨의 떨어짐을 보상하기 위하여 마련된다.

상기 더미 MOSFET Qd, Qd'에 의해서 부여되는 더미 데이터선 DD의 전위는 스위치 MOSFET Q20을 거쳐서, 기준전압 V_ref를 형성하기 위하여, 다음에 기술하는 센스앰프 SA0, SA1에 공급된다. 공통소오스선 DCS는 스위치 MOSFET Q19, Q21을 거쳐서 회로의 접지전위 V_SS에 결합된다. 상기 스위치 MOSFET Q19∼Q21의 게이트에는 특히 제한되지 않으나, Y디코더회로 YDCR에 의해 형성되는 선택신호 YD가 공급된다. 이 신호 YD는, 본 실시예에서는 칩(chip) 선택시에 고레벨로 된다.

더미 데이터선 DD와 더미 공통소오스선 DCS와 전원전압 V_CC와의 사이에 MOSFET Q8∼Q10이 마련된다. MOSFET Q8∼Q10은 MOSFET Q1∼Q7과 같은 조건에서 형성된다.

MOSFET Q8∼Q10은 더미 데이터선 DD와 더미 공통데이터선 DCS에 인가되는 바이어스 전압을 상술한 이유에 의해 제한하기 위하여, 그리고 데이터선 D와 공통소오스선 CS의 바이어스 전압과 동일하게 하기 위하여 마련된다.

그리고, 저소비 전력화를 위하여 MOSFET Q33과 Q34에 대응하는 P채넬 MOSFET Q35와 N채넬 MOSFET Q36으로되는 CMOS인버터가 마련된다. 이 CMOS인버터의 출력은 MOSFET Q8∼Q10에 공통으로 접속된다. 신호 CS는 CMOS인버터 IV1을 거쳐서, 상기 CMOS인버터에 공급된다. 이로인해 칩 선택시는 신호 CS가 고레벨이므로, MOSFET Q35에 의해, 바이어스전압이 MOSFET Q8∼Q10에 공급된다. 한편, 칩비선택시는 신호 CS가 저레벨이므로, 바이어스전압이 공급되지 않는다. 따라서 스탠바이전류를 적게 할수 있다.

본 실시예의 센스앰프 SA0은 전류/전압변환을 행하는 프리앰프 PA0과 차동형의 증폭회로 A0으로 구성된다. 프리앰프 PA0은 전류센서형으로 된다. 이로인해, 데이터선 D의 전위가 2V인적은 값, 워드값선의 선택레벨이 2.5V인적은 값, MOSFET Qm의 스레쉬홀드전압이 0.5∼1.0V 또는 2.0∼3.0V인 적은 차만 있는 조건에 있어서, 데이터선 D에 흐르는 미소한 전류를 정확하게 감지할수 있다. 프리앰프 PA0은 다음의 각 회로소자에 의해 구성된다. 공통 데이타선 CD0은 그 게이트가 회로의 접지전위 Vss에 결합된 디플레이션형 MOSFET Q22를 거쳐서 다이오드형태의 P채넬 MOSFET Q23의 드레인에 결합된다. 이로인해, 선택된 데이터선 D에는 상기 MOSFET Q23과 Q22 및 공통 데이터선 CD0과 Y게이트를 구성하는 스위치 MOSFET를 거쳐서 리드전류가 공급된다. 이경우, 상기 디플레이션형 MOSFET Q1등의 스레쉬홀드전압에 의해, 선택된 데이터선에는 그 스레쉬홀드전압에 따른 바이어스전압이 부여되는 것이다. 또, 공통데이터선 CD0(CD1)에도 상기 디플레이션형 MOSFET Q22의 스레쉬홀드전압에 다른 바이어스전압(약 2.0V)가 부여된다. MOSFET Q33과 Q23은 P채넬형이므로 영향을 주지않는다. 상기 메모리어레이 M-RAY의 데이터선과 공통소오스선에 마련된 디플레이션형 MOSFET Q1 내지 Q7등과 프리앰프 PA0을 구성하는 디플레이션형 MOSFET Q22를 같은 제조조건에 의해 형성하는 것에 의해서 상기 데이터선 D와 공통데이터선 CD(센스 앰프의 입력단자)의 양전위를 동일하게 설정할수가 있다. 이로인해, 기억용 MOSFET Qm의 리드 동작에 있어서, 상기 프리앰프 PA0을 구성하는 MOSFET Q23과 Q22를 거쳐서 흐르는 전류는 즉시 워드선 W와 데이터 D의 선택동작에 따라서 선택된 기억용 MOSFET Qm으로 흐르는 전류로 되어 고속의 리드 동작을 실현할 수 있다.

즉, 데이터선에는 여러개의 기억용 MOSFET Qm가 결합되는 것에 의해서, 비교적 큰 용량치를 가진 기생용량을 가졌음에도 불구하고, 상기 양 바이어스 전압을 동일하게 하는 것에 의해서, 센스앰프 SO0에 의해 검출되는 전류를 상기 기억용 MOSFET Qm로 흐르는 전류로 할수가 있으므로, 상기 기생용량을 실릴적으로 무시할수가 있다.

이 마스크형 ROM에는 고속리드동작화등을 위하여, 데이터선 D에는 약 2V와 같은 비교적 낮은 바이어스전압이 부여된다. 즉, 센스앰프으 감도가 가장 높게되는 중간전위에 상기 데이터선 D의 전위를 맞추는 것에 의해, 그 고속 동작화를 실현할려고 하는 것이다. 그러나, 데이터선 D의 부하수단이 게이트에 접지전압 V_SS를 받는 디플레이션형 MOSFET이외에로 되는 경우, 데이터선 D의 바이어스전압을 바라는 안정된 전위로 하는것이 매우 어렵다. 상기 센스앰프으 바이어스전압과 선택된 데이터선과의 사이에 전위차가 있으면, 상기 전위차를 동일하게 하기 위하여 소비되는 차지업전류 또는 디스차지전류가 존재하여, 그 사이에 기억소자에 흐르는 리드전류가 마스크되어 버린다. 이 결과, 상기 차지업 또는 디스차지에 소재되는 시간만큼 리드동작이 지연되어 버린다. 본 실시예에서는 데이터선 D의 전위를 소정의 안정된 전위로 할수 있다.

공통 데이터선CD 바이어스용의 부하수단(전압제한수단)으로서의 MOSFET Q22는 게이트에 접지전위를 받은 디플레이션형 MOSFET로 되기 때문에, 상술한 것과 같은 이유에 의해, 공통 데이터선 CD의 바이어스전압을 소정의 안정된 전위로 할수 있다.

그리고, MOSFET Q22와 MOSFET Q1∼Q7을 같은 제조프로세스로 형성하는 것에 의해, 데이터선 D와 공통데이터선 CD의 전위를 같게 할수 있다. 이것은 전류센스형의 센스앰프(프리 앰프)를 사용하는 경우에 유효하다.

상기 MOSFET Q23에는 전류 미러형태로 되는 P채넬 MOSFET Q24가 마련된다. 상기 MOSFET Q24의 드레인에는 특별히 제한되지 않으나, 다이오드 형태로 된 N채넬 MOSFET Q25가 부하로서 마련된다. 상기 MOSFET Q25의 소오스와 회로의 접지전위와의 사이에는 게이트에 내부 칩 선택신호 CS를 받은 전원스위치 MOSFET Q26이 마련되는 것에 의해서, 리드 동작모드로 되었을때에만, 상기 MOSFET Q24, Q25에 전류를 흘리도록 한다. 상기 MOSFET Q25의 드레인에서만 상기 리드전류에 따른 전압신호가 얻어져, 이것이 공지의 CMOS회로로 되는 차동증폭회로 A0의 비반전 입력단자(+)에 공급된다.

차동증폭회로 A0의 반전입력단자(-)에는 MOSFET Q27 내지 Q31로 되는 상기와 같은 프리앰프를 거쳐서 더미 데이터선 DD에서 얻어지는 기준신호 V_ref가 공급된다.

MOSFET Q27은 상술한 것과 같은 이유에 의해, 게이트에 접지전위 V_SS를 받는 디플레이션형 MOSFET으로 된다. MOSFET Q27은 또 리드의 고속화를 위하여, MOSFET Q8∼Q10과 같은 제조프로세스로 형성된다.

그리고, 기준 전위쪽의 프리앰프에 있어서, MOSFET Q28의 콘닥턴스가 MOSFET Q23의 콘닥턴스에 비해서 2배로 크게되지만, 또는 MOSFET Q28에 비해서 MOSFET Q29(Q32)의 콘닥턴스를 MOSFET Q23의 그것의 1/2로 설정된다. 이로인해서 실질적으로 기억용 MOSFET Qm에 대해서 더미 MOSFET Qd의 콘닥턴스를 1/2로한것과 등가로서 상기 기준전압 V_ref가 형성된다.

다른쪽의 공통데이터선 CD1에 대해서도 상기와 같은 프리앰프 PA1과 차동증폭회로 A1로 되는 센스앰프 SA1이 마련된다. 그리고, 이 센스앰프 SA1의 기준전압 Vref는 상기 MOSFET Q28과 전류미러형태로된 MOSFET Q28에서 얻는 것이다.

센스앰프 SA0과 SA1의 출력신호는 도시하지 않은 출력버퍼회로 DOB를 통해서 외부단자에 출력된다. 출력버퍼회로 DOB는 신호

에 따라서 타이밍 발생회로에 있어서, 형성되는 타이밍신호(도시하지 않음)에 의해서 동작상태로 된다.

1회의 워드선 W와 데이터선 D의 선택 동작의 결과, 1개의 메모리어레이 M-ARY에서 2비트의 출력신호가 얻어진다.

상기와 같이, 디플레이션형 MOSFET을 이용하여, 센스앰프의 동작점, 바꾸어 말하면 공통 데이터선 CD의 전위와 데이터선 D의 전위를 동일하게 하는 경우에는 디프렐이션형 MOSFET의 스레쉬홀드 전압의 프로세스의 산포가 ±0.2V정도의 미소한 것에 의해, 매우 안정된 동작조건을 만들수가 있다.

제2도에는 본 발명이 적용된 마스크 ROM의 개략의 블럭도면이 도시되어 있다. 동일도면에 있어서, 메모리어레이와 그 선택 회로를 구성하는 디코더와 센스앰프만이 도시되고, 어드레스 버퍼, 데이터 출력회로, 타이밍 발생회로와 이들의 각 회로블럭사이의 신호선은 생략되어 있다.

특별히 제한되지 않으나, 메모리어레이는 M0 내지 M3과 같이 4개로 된다. 메모리어레이 M0 내지 M3은 상기 제1도에 도시한 메모리어레이 M-ARY에 각각 대응되어 있다. 각 메모리어레이 M0 내지 M3은 각각 점선으로 도시한것과 같이, 예를 들면, 8개의 메모리 블럭 B0 내지 B7로 구성된다. 상기 메모리어레이 M0과 M1 및 M2와 M3과의 사이에 각각 X디코더 XDCR0과 XDCR1이 배치된다. 이들의 X디코더 XDCE0, XDCR1은 상기 제1도에 도시한 X디코더회로 XDCR에 대응하고 있다.

동일도면에 있어서, 메모리어레이 M0 내지 M3은 각각 상술한 것과같은 Y게이트회로(컬럼선택회로)를 포함하고 있다. 메모리어레이 M0 내지 M3에 있어서, 상기 Y게이트 회로에 의해 각각 선택된 데이터선으로부터의 리드신호는 상기와 같은 1쌍의 공통 데이터선 CD0, CD1을 거쳐서 상기 설명한 같은 1쌍의 센스앰프 SA0, SA1 내지 SA6, SA7에 공급된다. 그러나, 센스앰프 SA3, SA4와 SA7은 SA0에 대응하고, 센스앰프 SA2, SA5와 SA6은 SA1에 대응한다.

상기 각 메모리어레이 M0 내지 M3의 Y게이트 회로에는 각각 Y디코더회로 YDCR0 내지 YDCR3에 의해 형성되는 선택신호가 공급된다. 이들의 Y디코더회로 YDCR0 내지 YDCR3은 상기 제1도의 Y디코더회로 YDCR에 대응하고 있다.

특별히 제한되지 않으나, 상기 X디코더회로 XDCR0과 XDCR1에 의해 메모리어레이 M0과 M1 및 M2과 M3의 각각 1개의 워드선의 선택동작이 행하여진다. 또, 상기 Y디코더회로 YDCR0 내지 YDCR3에 의해 메모리어레이 M0 내지 M3에 대해서 각각 센스앰프 SA0, SA1 내지 SA6, SA7에 대응하는 1쌍의 데이터선의 선택신호가 형성된다. 이로인해, 상기 각 메모리어레이 M0 내지 M3에서 각각 2비트씩의 리드신호가 얻어지므로, 합계 8비트의 단위로 리드동작이 행하여 진다.

본 실시예에서는 비선택상태와 리드상태에서의 저소비전력화를 이룩하기 위하여 메모리어레이 M0 내지 M3은 동일도면에 점선으로 도시한 것과 같이, 메모리블럭 B0내지 B7에 대응하여 부하회로 L0 내지 L7이 마련된다. 각부하 회로 L0∼L7은 제1도에 도시한것과 같이, 각 데이터선 D에 대응하는 여러개의 디플레이션형 MOSFET, 1개의 MOSFET Q33 및 Q34로 되는 CMOS인버터, 1개의 NAND게이트회로 G1으로 된다. 부하회로 L0∼L7의 게이트회로 G1의 한쪽의 입력단자에는 프리디코더회로 PD에 의해 형성된 선택신호(프리디코드신호) SB0∼SB7이 입력된다.

본 실시예에 있어서, 각 메모리어레이 M-ARY를 8개의 블럭으로 분할하기 위하여 프리 디코더회로 PD에는 Y어드레스신호 AY의 상위 3비트에 따른 상보어드레스신호가 공급된다. 따라서, 상위 3비트가 동일한 것과 같은 Y어드레스 신호에 대응하는 데이터선이 1개의 블록으로 된다. 프리 디코더회로 PD는 X디코더 YDCR와 같은 CMOS회로로되는 공지의 디코더 회로와 같은 구성을 가지며, 이 3비트의 Y어드레스신호에 따라서 신호 SB0∼SB7중의 어떤 1개를 선택적으로 고레벨로 한다. 이 결과, 부하회로 L0 내지 L7에 의해 전원전압의 공급이 선택적으로 행하여진다. 즉, 각 메모리어 FP이 M0 내지 MJ3에 있어서, 각각 8개의 분할되는 메모리 블럭 B0 내지 B7중, 각각 선택되는 데이터선 D가 속하는 1개으 메모리블럭에 대응한 부하회로를 구성하는 디프렐이션형 MOSFET의 드레인 전원전압 V_CC와 같은 고레벨이 공급된다.

기억용 MOSFET Qm의 리드동작에 있어서, 예를 들면 메모리 블럭 B0에 마련된 1쌍의 데이터선 D의 리드를 행할때, 다른 메모리 블럭 B1 내지 B7에 있어서는 이것에 대응한 부하 MOSFET에서 바이어스전압의 공급이 행하여지지 않는 것과 비선택상태에서는 모든 부하 MOSFET에서도 상기와 같은 바이어스전압이 공급되지 않으므로, 누설전류에 의해 소비전력의 증가를 방지할수 있다.

또, 상기와 같이 메모리어레이 M0 내지 M3의 각각을 메모리블럭 B0 내지 B7과 같이 분할하여, 각 메모리어레이 M0 내지 M3의 각각에서 1개의 메모리 블럭으로부터의 리드를 행할수 있도록 하는 것에 의해서, 센스앰프의 수를 감소할수가 있다. 즉, 메모리어레이 M0 내지 M3마다 각각 함께 8비트의 리드신호를 얻는 경우에는 메모리어레이 마다 8개의 센스앰프를 마련할 필요가 있게 된다.

여러개의 더미셀, 더미데이터선 DD와 2줄의 더미 공통 소오스선 DCS로되는 더미셀 블럭은 각 메모리어레이 M0∼M3에 대응해서 마련된다. 따라서, 더미블럭의 부하회로, 이것은 제1도에 도시한 것과같이, 인버터 IV1과 MOSFET Q8∼Q10, Q35, Q36으로 되는 인버터로되어 각 메모리에레이에 대응해서 마련된다. 리드동작에 있어서, 각 메모리어레이에서 반드시 2비트의 메모리셀이 선택되므로, 칩 선택시 각 더미셀블럭에는 언제난 바이어스전압이 공급된다.

그리고, 리드동작에 있어서, 1개의 메모리어레이에서만 메모리셀이 선택되는 경우, 프리디코더회로에 의해서, 선택된 메모리셀의 더미셀블럭에만 바이스전압을 공급하도록 하여도 좋다.

그리고, 제2도에 있어서, Y디코더회로 YDCR0 내지 YDCR3에 대해서 메모리어레이, X디코더회로와 센스앰프등을 대칭으로 배치하여, 최대 16비트의 리드를 행하도록 하는 것이라도 좋다.

이상 설명한 바와 같이, 본 출원에 있어서 개선된 새로운 기술에 의하면, 다음에 기술하는 효과를 얻을 수가 있다.

(1) 메모리셀인 MOSFET의 드레인 또는 소오스 영역(데이터선 또는 공통소오스선)에 전원전압보다도 낮은 전압을 인가하는(바이어스하는)것에 의해, 누설전류를 저감할수가 있고, 또 MOSFET의 기능저하시간을 길게할수가 있다.

(2) 불순물의 도우즈량을 1×10¹³atoms/㎠이하로 하던가 또는 MOSFET의 스레쉬홀드전압을 2.0∼3.9V로 설정하는 것에 의해, 누설전류를 저감할수가 있고, 또 MOSFET의 기능저하시간을 길게할수가 있다.

(3) 상기 (1) 또는 (2)에 의해, 스탠바이전압을 저감할수가 있으므로, 소비전력을 저감할수가 있고, 또 래치업전압을 높일수가 있으므로, 래치업의 발생을 방지할수가 있다.

(4) 상기 (1)∼(3)의 효과가 더밀셀에 대해서도 마찬가지로 얻어진다.

(5) 메모리어레이의 데이터선과 전원전압과의 사이에 그 게이트에 회로의 접지전위가 부여된 대플레이션형부하 MOSFET를 말한다. 상시 디플레이션형의 MOSFET의 스레쉬홀드전압은 정밀도로 제어할수가 있고, 더욱이 그 프로세서의 산포가 적으므로, 데이터선의 바이어스전압을 소정의 값으로 안정하게 설정할수가 있다. 공통 소오스선, 더미데이터선, 더미공통소오스선에 대해서도 마찬가지의 효과가 얻어진다.

(6) 메모리어레이의 데이터선과 전원전압과의 사이에, 그 게이트에 회로의 접지전위가 부여된 디플레이션형 부하 MOSFET를 마련함과 동시에 그 게이트에 회로의 접지전위가 부여되는 디플레이션형 MOSFET를 거쳐서 선택된 데이터선에 전류를 공급하는 증폭 MOSFET에 의해 그 리드를 행하도록한다. 상기 디플레이션형 MOSFET의 스레쉬홀드전압은 높은 정밀도로 제어할수 있고, 또한 그 프로세스의 산포가 적은 것에 의해 데이터선과 그 리드신호를 받는 센스앰프의 바이어스전압을 동일하게할수 있다. 이로인해, 기억용 MOSFET의 선택동작과 함께 리드전류를 얻을수가 있으므로, 간단한 구성에 의해 리드동작의 고속화를 이룩할수가 있다.

(7) 데이터선과 평행으로 뻗도록 구성되는 기억용 MOSFET의 공통소오스선을 Y(컬럼) 선택신호에 의해서 선택적으로 접지하는 것에 의해, 비선택의 기억용 MOSFET에 전류를 흐르지 않게 할수가 있으므로, 리드동작시의 낮은 소비전력화를 이룩할수가 있다.

(8) 상기 (7)에 의해, 공통소오스선에 선택기능을 갖게 할수가 있으므로, 데이터선에 다른 Y어드레스가 할당되는 기억용 MOSFET를 공통으로 접속할수가 있다. 이로인해, 데이터선의 수를 감소할수가 있으므로, 기억용 MOSFET를 고밀도로 형성할 수가 있는 효과가 얻어진다.

(9) 리드동작에 있어서, 선택된 데이터선이 속하는 메모리블럭을 단위로 하여, 여기에 마련되는 디플레이션형 부하 MOSFET에만 동작 전압을 공급한다. 이로 인해, 리드동작시의 다른 메모리 블럭과 비선택상에서는 모든 메모리블럭에 이어서 이것에 대응한 부하 MOSFET에 바이어스전압의 공급이 행하지 않으므로, 기억용 MOSFET의 드레인 누설전류에 의한 소비전력의 증가를 방지할수가 있다.

(10) 데이터선과 공통소오스선의 바이어스전압을 전원전압보다 적은 전위로 제한하는 것에 의해, 기판에 대해서 바이어스전압과는 반대의 극성의 바이어스전압을 인가할수가 있다.

이상 본 발명을 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정하는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경이 가능하다는 것은 말할것도 없다.

예를 들면, 1비트의 단위로 리드하는 경우, 센스앰프 SA0 또는 SA1을 Y어드레스신호에 따라서, 선택적으로 동작시켜 공통의 데이터 출력버퍼에서 출력시키는 것으로 하여도 좋다. 그리고, 2비트 내지 4비트등과 같이, 2ⁿ비트의 단위로 리드하여도 좋다. 선택된 메모리셀을 포함하는 메모리어레이에 대응하는 더미셀에만 바이어스전압이 공급되도록 하여도 좋다.

메모리어레이(메모리블럭)의 구성은 그 소오스가 직접 회로의 접지전위에 접속되는 기억용 MOSFET라도 좋다. 이 경우, 기억용 MOSFET의 드레인은 각각 독립된 1개의 데이터선에 결합된다.

각 반도체영역의 도전형은 역이라도 좋다. 게이트전극을 통해서 기판에 주입하는 불순물은 인(P) 또는 비소등의 N형이라도 좋으며, 이로 인해서 스레쉬홀드전압을 낮게하는 것이라도 좋다. 메모리셀 또는 주변 회로의 소자는 MIS(Metal Insulator Semiconductor) FET라도 좋다.

메모리셀 또는 주변회로를 구성하는 메모리셀과 같은 도전형의 MOSFET는 기판내에 형성된 기판과 동일 또는 역 도전형의 웰 영역내에 형성하여도 좋다.

본 발명은 메모리셀인 여러개의 MOSFET가 전원전위와 기준전위와의 사이에 직렬로 접속된 세로형 마스크 ROM에도 적용된다.

기억용 MOSFET에 대한 라이트 방법은 어떤것이라도 좋다. 예를 들면, 기억용 MOSFET로서 FAMOS(Floating gate Avalanch Injection MOSFET)등을 이용하여 라이트를 전기적으로 행하는 것이라도 좋다.

본 발명은 마스크형 ROM, EPROM(Erasable Programmable Read Only Memory)등의 ROM과 같이 기억정보에 따라서 다른 2개의 스레쉬홀드전압을 갖도록 된 기억소자로되는 반도체기억장치에 널리 이용될 수 있는 것이다.

Claims

여러개의 워드선(W0, W1,…Wn), 상기 워드선과 교차하는 여러개의 데이터선(D00, D10, D01), 상기 워드선과 상기 데이터선 사이의 교점에 각각 마련되고 MOSFET(Qm)을 각각 구비하는 여러개의 메모리셀을 구비한 메모리어레이(M-ARY)와 상기 데이터선과 전원전위 사이에 접속되고 그의 게이트전극에 접지전위가 인가된 디플레이션형 MOSFET(Q1, Q3, Q5, Q7)을 포함하고, 상기 메모리셀의 일부는 그의 게이트전극을 통해서 실행된 불순물의 이온주입에 의해 다른 메모리셀과는 다른 스레쉬홀드전압을 갖는 MOSFET를 구비하는 리드 온리 메모리.
제1항에 있어서, 상기 디플레이션형 MOSFET는 N채널형인 리드 온리 메모리.
제2항에 있어서, 상기 디플레이션형 MOSFET에 의해서 상기 데이터선에 인가된 전압이 3.5V 이하로 낮게 되는 리드 온리 메모리.
제2항에 있어서, 부극성의 전위가 인가된 P형 반도체기판을 또 포함하고, 상기 메모리셀은 각각 N채널형 MOSFET인 리드 온리 메모리.
제1항에 있어서, 이온주입을 위한 상기 불순물의 도우즈량은 1.0×10¹³이하인 리드 온리 메모리.
여러개의 워드선(W0…Wn), 상기 워드선과 교차하는 여러개의 데이터선(D00…D01), 상기 워드선과 상기 데이터선 사이의 교점에 각각 마련된 여러개의 메모리셀(Qm)을 구비한 메모리어레이(M-ARY), 상기 데이터선과 전원전위 사이에 결합되고 그의 각각의 게이트전극에 접지전위가 인가된 여러개의 디플레이션형 MOSFET(Q1, Q3, Q5, Q7) 및 상기 전원전위와 상기 디플레이션형 MOSFET 사이에 접속되고 리드 온리 메모리가 선택된 기간동안 상기 전원전위보다 낮고 적어도 선택된 데이터선에 인가되는 소정의 전위를 인가하는 제1의 스위칭수단(Q33)을 포함하는 리드 온리 메모리.
제6항에 있어서, 상기 접지전위와 상기 디플레이션형 MOSFET 사이에 접속되고 상기 리드 온리 메모리가 비선택되는 기간동안 상기 접지전위가 상기 데이터선에 인가되도록 상기 제1의 스위칭수단과 상보적인 관계로 동작하는 제2의 스위칭수단을 또 포함하는 리드 온리 메모리.
제7항에 있어서, 상기 제1 및 제2의 스위칭수단은 각각 공통스위치 제어신호가 그의 게이트전극에 공급되는 P채널 MOSFET 및 N채널 MOSFET로 이루어지는 리드 온리 메모리.
제7항에 있어서, 상기 제1 및 제2의 스위칭수단은 게이트신호에 따라 상기 전원전위와 상기 접지전위 사이에 접속되고 상기 디플레이션형 MOSFET의 소오스 또는 드레인전극의 하나에 결합된 공통드레인 접속을 갖는 CMOS 논리 인버터 배열을 포함하는 리드 온리 메모리.
제9항에 있어서, 상기 CMOS 논리 인버터 게이트 신호는 칩 선택신호 및 프리디코드신호에 따라서 선택회로에 의해 마련되는 리드 온리 메모리.
여러개의 워드선(W0…Wn), 상기 워드선과 교차하는 여러개의 데이터선(D00…D01), 상기 워드선과 데이터선 사이의 교점에 각각 마련된 여러개의 메모리셀을 구비하는 메모리어레이(M-ARY), 상기 데이터선과 전원전위 사이에 결합되고 그의 게이트전극에 접지전위가 인가된 여러개의 디플레이션형 MOSFET(Q1, Q3, Q5, Q7), 소정의 여러개의 상기 디플레이션형 MOSFET에 대응하도록 각각 마련되고 상기 전원전위와 상기 여러개의 디플레이션형 MOSFET 사이에 각각 접속된 적어도 하나의 제1의 스위칭수단(Q33) 및 상기 제1의 스위칭수단의 갯수에 대응하고 그들의 상보적인 동작을 실행하도록 제1의 스위칭수단과 연동하며 상기 접지전위와 상기 디플레이션형 MOSFET 사이에 접속된 적어도 하나의 제2의 스위칭수단(Q34)를 포함하는 리드 온리 메모리.
제11항에 있어서, 제1의 어드레스신호에 따라서 상기 워드선을 선택하는 제1의 선택수단, 제2의 어드레스신호에 따라서 상기 데이터선을 선택하는 제2의 선택수단 및 상기 제1 및 제2의 스위칭수단을 제어하는 제어신호를 형성하는 제3의 선택수단을 또 포함하고, 상기 리드 온리 메모리가 선택되는 기간동안 상기 전원전위보다 낮은 소정의 전위가 상기 제2의 어드레스신호의 일부에 따라서 선택된 상기 제1의 스위칭수단중의 대응하는 하나를 거쳐서 상기 데이터선에 인가되도록 상기 제2의 어드레스신호의 일부 및 칩 선택신호에 따라서 상기 제어신호가 형성되고, 상기 접지전위는 상기 제1의 스위칭수단중의 다른 하나에 대응하는 상기 데이터선중의 다른 하나에 인가되는 리드 온리 메모리.
제12항에 있어서, 상기 제1 및 제2의 스위칭수단은 게이트신호에 따라서 상기 전원전위와 상기 접지전위 사이에 접속되고 상기 디플레이션형 MOSFET의 소오스 또는 드레인전극의 하나에 결합된 공통 드레인 접속을 갖는 CMOS 논리 인버터 배열을 포함하는 리드 온리 메모리.
여러개의 워드선(W0…Wn), 상기 워드선과 교차하는 여러개의 데이터선(D00…D01), 상기 워드선과 데이터선 사이의 교점에 각각 마련된 여러개의 메모리셀을 구비하는 메모리어레이(M-ARY), 상기 데이터선과 전원전위 사이에 결합되고 그의 게이트전극에 접지전위가 인가된 디플레이션형 MOSFET(Q1, Q3, Q5, Q7), 리드동작을 위해 상기 데이터선에 전류를 공급하도록 그의 입력노드에 접속된 증폭 MOSFET(Q23)을 구비하고 리드 온리 메모리의 리드동작동안 상기 메모리셀에서 상기 데이터선으로 리드된 데이터를 전송하는 센스앰프(SA0, SA1) 및 상기 데이터선과 상기 센스앰프의 압력노드 사이에 접속되고 상기 접지전위에 의해 그의 게이트전극의 바이어스된 디플레이션형 MOSFET(Q22)를 포함하는 리드 온리 메모리.
제14항에 있어서, 상기 센스앰프는 입력 및 출력을 갖는 전류미러 및 차동앰프를 또 구비하고, 상기 증폭 MOSFET는 상기 전류미러의 입력측 MOSFET를 구성하고, 상기 전류미러의 출력은 상기 차동증폭회로에 공급되는 리드 온리 메모리.
여러개의 워드선(W0…Wn), 상기 워드선과 교차하는 여러개의 데이터선(D00…D01), 상기 워드선과 상기 데이터선 사이의 교점에 각각 마련되고 N채널 MOSFET(Qm)을 각각 구비하는 여러개의 메모리셀 및 동일한 데이터선에 접속된 MOSFET의 적어도 소오스를 공통으로 각각 접속하는 공통 소오스선(CS0, CS1, CS2)를 구비한 메모리어레이(M-ARY), 상기 데이터선의 각각의 하나와 전원전위 사이에 결합되고 각각의 게이트전극에 접지전위가 인가된 제1의 디플레이션형 MOSFET(Q1, Q3, Q5, Q7) 및 상기 공통 소오스선과 상기 전원전위 사이에 결합되고 그의 게이트전극에 접지전위가 인가된 제2의 디플레이션형 MOSFET(Q2, Q4, Q6)를 포함하는 리드 온리 메모리.
제16항에 있어서, 상기 제1 및 제2의 디플레이션형 MOSFET에 의해서 각각 상기 데이터선 및 공통 소오스선에 인가된 전위가 3.5V 이하로 되는 리드 온리 메모리.
제17항에 있어서, 소정의 여러개의 상기 제1 및 제2의 디플레이션형 MOSFET에 대응해서 각각 마련되고 상기 전원전위가 상기 여러개의 제1 및 제2의 디플레이션형 MOSFET 사이에 접속된 적어도 하나의 제1의 스위칭수단과 상기 제1의 스위칭수단의 갯수에 대응하고 그들의 상보적인 동작을 실행하도록 제1의 스위칭수단과 연동하며 상기 접지전위와 상기 제1 및 제2의 디플레이션형 MOSFET 사이에 접속된 적어도 하나의 제2의 스위칭수단을 또 포함하는 리드 온리 메모리.
제18항에 있어서, 제1의 어드레스신호에 따라서 상기 워드선을 선택하는 제1의 선택수단, 제2의 어드레스신호에 따라서 상기 데이터선 및 상기 공통 소오스선을 선택하는 제2의 선택수단 및 상기 제1 및 제2의 스위칭수단을 제어하는 제어신호를 형성하는 제3의 선택수단을 또 포함하고, 상기 리드 온리 메모리가 선택되는 기간동안 상기 전원전위보다 낮은 소정의 전위가 상기 제2의 어드레스신호의 일부에 따라서 선택된 상기 제1의 스위칭수단의 대응하는 하나를 거쳐서 상기 데이터선과 상기 공통 소오스선에 인가되도록 상기 제2의 어드레스신호의 일부 및 칩선택신호에 따라서 상기 제어신호가 형성되고, 상기 접지전위는 상기 제1의 스위칭수단의 다른 하나에 대응하는 상기 데이터선과 공통 소오스선의 다른 하나에 인가되는 리드 온리 메모리.
제19항에 있어서, 상기 제1 및 제2의 스위칭수단은 상기 제어신호에 따라서 상기 전원전위와 상기 접지전위 사이에 접속되고 상기 디플레이션형 MOSFET의 소오스 또는 드레인전극의 하나에 결합된 공통 드레인접속을 갖는 CMOS 논리 인버터 배열을 포함하는 리드 온리 메모리.
여러개의 워드선(W0…Wn), 상기 워드선과 교차하는 여러개의 데이터선(D00…D01), 상기 워드선과 상기 데이터선 사이의 교점에 각각 마련된 여러개의 메모리셀을 구비하는 메모리어레이(M-ARY), 상기 워드선, 상기 워드선과 교차하는 더미데이터선(DD), 상기 워드선과 상기 더미데이터선 사이의 교점에 각각 마련된 여러개의 더미셀을 구비하는 더미셀어레이(D-ARY), 상기 데이터선과 전원전위 사이에 접속되고 접지전위에 의해 그의 게이트전극이 바이어스된 제1의 디플레이션형 MOSFET(Q1, Q3, Q5, Q7) 및 상기 더미데이터선과 상기 전원전위 사이에 결합되고 상기 접지전위에 의해 그의 게이트전극이 바이어스된 제2의 디플레이션형 MOSFET(Q9)를 포함하는 리드 온리 메모리.
제21항에 있어서, 입력노드의 한쪽에 결합되어 리드동작을 위해 상기 데이터선에 전류를 공급하는 제1의 증폭 MOSFET와 입력노드의 다른쪽에 결합되어 상기 더미셀로부터 데이터를 리드하기 위해 상기 더미데이터선에 전류를 공급하는 제2의 증폭 MOSFET를 구비하고 상기 데이터선에 결합된 한쌍의 입력노드를 갖고 상기 메모리셀에서 리드된 상기 데이터선상의 데이터를 감지하는 센스앰프, 상기 데이터선과 상기 센스앰프의 상기 제1의 입력노드 사이에 접속되고 상기 접지전위에 의해 그의 게이트전극이 바이어스된 디플레이션형 MOSFET 및 상기 더미데이터선과 상기 센스앰프의 상기 제2의 입력노드에 접속되고 상기 접지전위에 의해 그의 게이트전극이 바이어스된 디플레이션형 MOSFET를 또 포함하는 리드 온리 메모리.
제22항에 있어서, 상기 센스앰프는 한쌍의 입력노드를 갖는 차동증폭회로와 각각의 입력 및 출력을 갖는 제1 및 제2의 전류미러를 또 구비하고, 상기 제1의 증폭 MOSFET는 상기 제1의 전류미러의 입력측 MOSFET를 구성하고, 상기 제2의 증폭 MOSFET는 상기 제2의 전류미러의 입력측 MOSFET를 구성하고, 상기 제1 및 제2의 전류미러의 출력은 상기 차동증폭회로의 상기 한쌍의 입력노드에 각각 공급되는 리드 온리 메모리.
제21항에 있어서, 상기 메모리 어레이는 공통 소오스선을 구비하고, 상기 더미셀 어레이는 적어도 하나의 더미 공통 소오스선을 구비하고, 상기 메모리 및 더미셀의 각각은 N채널 MOSFET이고, 상기 메모리셀의 일부는 그의 게이트전극을 통해서 실행된 불순물의 이온주입에 의해 다른 메모리셀과는 다른 스레쉬홀드전압을 갖고, 동일한 하나의 데이터선에 접속된 적어도 상기 MOSFET의 소오스는 공통 소오스선에 접속되고, 동일한 하나의 더미데이터선에 접속된 상기 MOSFET의 소오소는 더미 공통 소오스선에 접속되는 리드 온리 메모리.
제24항에 있어서, 상기 더미셀은 상기 더미데이터선과 상기 적어도 하나의 더미 공통 소오스선 사이에 병렬로 접속된 제1 및 제2의 MOSFET로 이루어지고, 상기 제1의 MOSFET는 그의 게이트전극을 통해서 실행된 불순물의 이온주입에 의해 상기 메모리셀의 일부와 동일한 스레쉬홀드전압을 갖고, 상기 제2의 MOSFET의 스레쉬홀드전압은 다른 메모리셀과 동일한 리드 온리 메모리.
제24항에 있어서, 상기 공통 소오스선과 상기 전원전위 사이에 결합되고 상기 접지전위에 의해 그의 게이트전극이 바이어스된 제3의 디플레이션형 MOSFET와 상기 적어도 하나의 더미 공통 소오스선과 상기 전원전위 사이에 결합되고 상기 접지전위에 의해 각각의 게이트전극이 바이어스된 적어도 하나의 제4의 디플레이션형 MOSFET를 또 포함하는 리드 온리 메모리.
제26항에 있어서, 소정의 여러개의 상기 제1 및 제3의 디플레이션형 MOSFET에 대응하도록 각각 마련되고 상기 전원전위와 상기 여러개의 제1 및 제3의 디플레이션형 MOSFET 사이에 각각 접속된 적어도 하나의 제1의 스위칭수단, 상기 제1의 스위칭수단의 갯수에 대응하고 그들의 상보적인 동작을 실행하도록 제1의 스위칭수단과, 연동하며 상기 접지전위와 상기 제1 및 제3의 디플레이션형 MOSFET 사이에 접속된 적어도 하나의 제2의 스위칭수단, 상기 전원전위와 상기 제2 및 제4의 디플레이션형 MOSFET 사이에 접속된 적어도 하나의 제3의 스위칭수단 및 상기 제3의 스위칭수단의 갯수에 대응하고 그들의 상보적인 동작을 실행하도록 제3의 스위칭수단과 각각 연동하며상기 접지전위와 상기 제2 및 제4의 디플레이션형 MOSFET 사이에 접속된 적어도 하나의 제4의 스위칭수단을 또 포함하고, 이것에 의해, 상기 리드 온리 메모리의 선택기간 및 비선택기간동안, 상기 전원전위보다 낮은 소정의 전위 및 상기 접지전위의 전위가 상기 더미데이터선 및 상기 적어도 하나의 더미 공통 소오스선에 각각 인가되는 리드 온리 메모리.
제27항에 있어서, 상기 제1 및 제2의 스위칭수단과 상기 제3 및 제4의 스위칭수단은 제1 및 제2의 CMOS 논리 인버터를 각각 포함하고, 그의 각각이 칩선택신호 및 프리디코드신호에 따라서 선택회로에 의해 실행된 제어신호에 응답하며, 상기 CMOS 인버터는 상기 전원전위와 접지전위 사이에 결합되고 상기 디플레이션형 MOSFET의 소오스와 드레인전극중의 하나에 결합된 공통 드레인 접속을 갖는 리드 온리 메모리.
소정이 전위가 공급되는 여러개의 소오스선(7(CS), CS0…CS2), 상기 소오스선과 교대로 평행하게 배치된 여러개의 데이터선(7(D), D00…D01), 반도체기판의 표면상에서 상기 여러개의 데이터선 및 소오스선에 대해 직교하는 방향의 평면을 따라서 함께 배치된 여러 개의 워드선(3(W), W0…Wn), MOSFET(Qm)의 소오스 영역과의 결합에 사용되는 각각의 소오스선의 전기적 접촉장소에 대해서 4개의 MOSFET의 소오스 영역이 그곳에 결합되고 그의 드레인 영역이 관련된 소오스선중의 어느것인가 한쪽의 인접하는 데이터선의 다른 전기적 접촉장소에 결합되고, 이것에 의해 열십자 패턴으로 되는 4개의 MOSFET의 반복배열로 되도록 관련된 워드선에 결합된 게이트, 여러개의 전기적 접촉장소 중의 하나에 있어서 상기 소오스선중의 하나에 결합된 소오스영역 및 여러개의 전기적 접촉장소중의 하나에 있어서 상기 데이터선중의 하나에 결합된 드레인 영역을 각각 갖는 메모리셀을 형성하는 여러개의 MOSFET, 제1의 노드와 상기 여러개의 데이터선 사이에 각각 결합되고 관련된 데이터선의 전위레벨이 상기 제1의 노드에 공급되는 제3의 전위보다 낮은 소정의 제2의 전위까지 제어가능하게 제한되도록 소정의 제1의 전위가 그의 각각의 게이트에 공급되는 여러개의 디플레이션형 MOSFET(Q1, Q3, Q5, Q7) 및 상기 제1의 노드에 결합되고 제어신호에 따라서 상기 제1의 노드에 상기 제3의 전위레벨을 선택적으로 공급하는 전위공급수단(Q33, Q34)를 포함하고, 상기 MOSFET중의 하나는 상기 다른 MOSFET와는 다른 제1의 스레쉬홀드전압을 갖는 리드 온리 메모리.
제29항에 있어서, 상기 전위공급수단은 상기 제3의 전위 및 상기 제3의 전위와는 다른 제4의 전위가 공급되고 상기 제어신호에 따라서 상기 제3 및 제4의 전위중의 하나를 상기 제1의 노드에 선택적으로 공급하는 스위칭회로를 구비하는 리드 온리 메모리.
제30항에 있어서, 상기 제3의 전위는 전원전위이고, 상기 제4의 전위 및 상기 소정의 전위는 접지전위인 리드 온리 메모리.
제30항에 있어서, 상기 메모리셀 MOSFET의 개개의 게이트전극은 관련된 워드선과 일체로 형성되고, 상기 4개의 MOSFET의 각각의 배열은 인접하는 한쌍의 워드선과 상기 4개의 MOSFET에 대해 공통 소오스선으로서 기능하는 소오스선을 그 사이에 개재시킨 한쌍의 데이터선에 결합된 리드 온리 메모리.
제32항에 있어서, 상기 워드선은 각각 상기 교대로 배치된 데이터선 및 소오스선의 하부에서 직각으로 교차하는 부분을 갖는 지그재그패턴으로 되도록 되고, 상기 지그재그패턴은 교대로 배치된 워드선이 그의 전체길이에 결쳐서 상호 등거리로 유지되는 리드 온리 메모리.
제29항에 있어서, 상기 메모리셀 MOSFET의 개개의 게이트전극은 관련된 워드선과 일체로 형성되고, 상기 4개의 MOSFET의 각각의 배열은 인접하는 한쌍의 워드선과 상기 4개의 MOSFET에 대해 공통 소오스선으로서 기능하는 소오스선을 그 사이에 개재시킨 한쌍의 데이터선에 결합된 리드 온리 메모리.
제34항에 있어서, 상기 워드선은 각각 상기 교대로 배치된 데이터선 및 소오스선의 하부에서 직각으로 교차하는 부분을 갖는 지그재그패턴으로 되도록 되고, 상기 지그재그패턴은 교대로 배치된 워드선이 그의 전체길이에 걸쳐서 상호 등거리로 유지되는 리드 온리 메모리.
제29항에 있어서, 그의 게이트에 상기 소정의 전위가 공급되는 제2의 여러개의 디플레이션형 MOSFET는 상기 제1의 노드와 상기 소오스선 사이에 각각 결합되고, 상기 제1의 노드공급수단은 상기 여러개의 소오스선에 결합되고 상기 소정의 전위를 소오스선에 선택적으로 공급하는 리드 온리 메모리.
소정의 전위가 공급되는 여러개의 소오스선(7(CS), CS0…CS2), 상기 소오스선과 교대로 평행하게 배치된 여러개의 데이터선(7(D), D00…D01), 반도체기판의 표면상에서 상기 여러개의 데이터선 및 소오스선에 대해 직교하는 방향의 평면을 따라서 함께 배치된 여러개의 워드선(3(W), W0…Wn), MOSFET(Qm)의 소오스 영역과의 결합에 사용되는 각각의 소오스선의 전기적 접촉장소에 대해서 4개의 MOSFET의 소오스 영역이 그곳에 결합되고 그의 드레인 영역이 관련된 소오스선중의 어느것인가 한쪽의 인접하는 데이터선의 다른 전기적 접촉장소에 결합되고, 이것에 의해 열십자패턴으로 배치된 4개의 MOSFET의 반복배열로 되도록 관련된 워드선에 결합된 게이트, 여러개의 전기적 접촉장소중의 하나에 있어서 상기 소오스선중의 하나에 결합된 소오스영역 및 여러개의 전기적 접촉장소중의 하나에 있어서 상기 데이터선중의 하나에 결합된 드레인영역을 각각 갖는 개개의 메모리셀을 형성하는 여러개의 MOSFET, 제1의 노드와 상기 여러개의 데이터선 사이에 각각 결합되고 관련된 데이터선의 전위레벨이 상기 제1의 노드에 공급되는 제3의 전위보다 낮은 소정의 제2의 전위로 제어가능하게 제한되도록 소정의 전위가 그의 각각의 게이트에 공급되는 여러개의 디플레이션형 MOSFET(Q1, Q3, Q5, Q7), 상기 제1의 노드에 결합되고 제어신호에 따라서 상기 제1의 노드에 상기 제3의 전위레벨을 선택적으로 공급하는 제1의 공급수단(Q33), 더미데이터선(DD), 상기 더미데이터선과 교차하는 여러개의 워드선, 관련된 워드선과 상기 더미데이터선 사이의 교점에 각각 마련된 여러개의 더미메모리셀, 제4의 전위가 공급된 제2의 노드와 상기 더미데이터선 사이에 결합되고 상기 제4의 전위보다 낮은 소정의 전위로 상기 더미데이터선에서 얻어진 전위를 제어가능하게 제한하도록 그의 게이트에 소정의 전위가 공급되는 디플레이션형 MOSFET(Q9)를 구비하는 더미셀 어레이(D-ARY), 상기 제2의 노드에 결합되고 상기 제어신호에 따라서 상기 제2의 노드에 상기 제4의 전위를 선택적으로 공급하는 제2의 공급수단(Q35), 상기 여러개의 데이터선에 결합되고 데이터선을 선택하는 제1의 선택수단(Q11, Q13, Q14, Q16, Q17, Q20) 및 리드동작 동안 데이터선 및 상기 더미데이터선에 그의 입력이 선택적으로 결합되는 증폭수단(PA0, PA1, SA0, SA1)을 포함하고, 상기 MOSFET중의 하나는 상기 다른 MOSFET와는 다른 제1의 스레쉬홀드전압을 갖고, 선택된 메모리셀이 나타내는 상기 데이터선상의 데이터가 감지되는 리드 온리 메모리.
제37항에 있어서, 상기 더미메모리어레이의 상기 워드선의 각각은 상기 메모리셀군에 공통으로 관련된 개개의 워드선에 물리적으로 대응하는 리드 온리 메모리.
제38항에 있어서, 상기 제1 및 제2의 공급수단의 각각은 한쪽에서 상기 제3의 전위 및 상기 제4의 전위가 각각 공급되고 다른쪽에서 상기 제3 및 제4의 전위는 다른 제5의 전위가 공급되는 스위칭회로를 구비하고, 상기 제3 및 제4의 전위는 동일한 전위값을 갖고, 상기 스위칭회로는 상기 제어신호에 따라서 상기 제1 및 제2의 노드에 상기 제3 및 제5의 전위중의 동일한 하나를 동시에 선택적으로 공급하고, 상기 데이터선에 결합된 상기 디플레이션형 MOSFET 및 상기 더미데이터선에 결합된 상기 디플레이션형 MOSFET는 각각의 게이트에 인가된 동일한 소정의 전위 바이어스전압을 갖는 리드 온리 메모리.
제39항에 있어서, 상기 증폭수단은 상기 소정의 전위로 바이어스된 게이트와 소오스 드레인 전류경로를 각각 갖는 제1 및 제2의 디플레이션형 MOSFET와 상기 제1의 디플레이션형 MOSFET의 소오스 드레인 전류경로를 거쳐서 데이터선에 선택적으로 결합된 제1의 입력노드와 상기 제2의 디플레이션형 MOSFET의 소오스 드레인 전류경로를 거쳐서 더미데이터선에 결합된 제2의 입력노드를 갖는 증폭회로를 구비하는 리드 온리 메모리.
제40항에 있어서, 상기 더미메모리어레이는 한쌍의 더미 소오스선 사이에 평행하게 개재시킨 상기 더미데이터선을 또 구비하고, 각각의 더미셀은 적어도 2개의 MOSFET를 구비하고, 상기 2개의 MOSFET중 제1의 MOSFET의 소오스 드레인 전류경로는 상기 더미데이터선과 상기 소정의 전위 사이에 결합되고 상기 제1의 스레쉬홀드전압을 갖고, 상기 2개의 MOSFET중 제2의 MOSFET의 소오스 드레인 전류경로는 상기 제1의 MOSFET의 소오스 드레인 전류경로와 평행하게 결합되고 상기 제1의 스레쉬홀드전압과는 다른 스레쉬홀드전압을 갖는 리드 온리 메모리.
제41항에 있어서, 더미메모리어레이에 있어서의 상기 제1의 MOSFET의 소오스 드레인 전류경로는 상기 더미데이터선과 상기 한쌍의 더미소오스선중의 하나 사이에 결합되고, 상기 제2의 MOSFET는 상기 더미데이터선과 상기 한쌍의 더미소오스선중의 다른 하나 사이에 결합되고, 상기 더미소오스선은 감지동작동안 접지로 되는 리드 온리 메모리.
제38항에 있어서, 상기 더미메모리어레이는 한쌍의 더미소오스선 사이에 평행하게 개재시킨 상기 더미데이터선을 또 구비하고, 각각의 더미셀은 적어도 2개의 MOSFET를 구비하고, 상기 2개의 MOSFET중 제1의 MOSFET의 소오스 드레인 전류경로는 상기 더미데이터선과 상기 소정의 전위 사이에 결합되고 상기 제1의 스레쉬홀드전압을 갖고, 상기 2개의 MOSFET중 제2의 MOSFET의 소오스 드레인 전류경로는 상기 제1의 MOSFET의 소오스 드레인 전류경로와 평행하게 결합되고 상기 제1의 스레쉬홀드전압과는 다른 스레쉬홀드전압을 갖는 리드 온리 메모리.
제43항에 있어서, 상기 더미메모리어레이에 있어서의 상기 제1의 MOSFET의 소오스 드레인 전류경로는 상기 더미데이터선과 상기 한쌍의 더미소오스선중의 하나 사이에 결합되고, 상기 제2의 MOSFET는 상기 더미데이터선과 상기 한쌍의 더미소오스선중의 다른 하나 사이에 결합되고, 상기 더미소오스선은 감지동작동안 접지로 되는 리드 온리 메모리.
제37항에 있어서, 상기 제1 및 제2의 공급수단의 각각은 한쪽에서 상기 제3의 전위 및 상기 제4의 전위가 각각 공급되고 다른쪽에서 상기 제3 및 제4의 전위와는 다른 제5의 전위가 공급되는 스위칭회로를 구비하고, 상기 제3 및 제4의 전위는 동일한 전위값을 갖고, 상기 스위칭회로는 상기 제어신호에 따라서 상기 제1 및 제2의 노드에 상기 제3 및 제4의 전위중의 동일한 전위를 동시에 선택적으로 공급하고, 상기 데이터선에 결합된 상기 디플레이션형 MOSFET 및 상기 더미데이터선에 결합된 상기 디플레이션형 MOSFET는 각각의 게이트에 인가된 동일한 소정의 전위 바이어스전압을 갖는 리드 온리 메모리.
제45항에 있어서, 상기 증폭수단은 상기 소정의 전위로 바이어스된 게이트와 소오스 드레인 전류경로를 각각 갖는 제1 및 제2의 디플레이션형 MOSFET와 상기 제1의 디플레이션형 MOSFET의 소오스 드레인 전류경로를 거쳐서 데이터선에 선택적으로 결합된 제1의 입력노드와 상기 제2의 디플레이션형 MOSFET의 소오스 드레인 전류경로를 거쳐서 더미데이터선에 결합된 제2의 입력노드를 갖는 증폭회로를 구비하는 리드 온리 메모리.
제46항에 있어서, 상기 더미메모리어레이는 한쌍의 더미소오스선 사이에 평행하게 개재된 상기 더미데이터선을 또 구비하고, 각각의 더미셀은 적어도 2개의 MOSFET를 구비하고, 상기 2개의 MOSFET중 제1의 MOSFET의 소오스 드레인 전류경로는 상기 더미데이터선과 상기 소정의 전위 사이에 결합되고 상기 제1의 스레쉬홀드전압을 갖고, 상기 2개의 MOSFET중 제2의 MOSFET의 소오스 드레인 전류경로는 상기 제1의 MOSFET의 소오스 드레인 전류경로와 평행하게 결합되고 상기 제1의 스레쉬홀드전압과는 다른 스레쉬홀드전압을 갖는 리드 온리 메모리.
제47항에 있어서, 상기 더미메모리어레이에 있어서의 상기 제1의 MOSFET의 소오스 드레인 전류경로는 상기 더미데이터선과 상기 한쌍의 더미소오스선중의 하나 사이에 결합되고, 상기 제2의 MOSFET는 상기 더미데이터선과 상기 한쌍의 더미소오스선 중의 다른 하나 사이에 결합되고, 상기 더미소오스선은 감지동작동안 접지로 되는 리드 온리 메모리.
제37항에 있어서, 상기 더미메모리어레이는 한쌍의 더미소오스선 사이에 평행하게 개재된 상기 더미데이터선을 또 구비하고, 각각의 더미셀은 적어도 2개의 MOSFET를 구비하고, 상기 2개의 MOSFET중 제1의 MOSFET의 소오스 드레인 전류경로는 상기 더미데이터선과 상기 소정의 전위 사이에 결합되고 상기 제1의 스레쉬홀드전압을 갖고, 상기 2개의 MOSFET중 제2의 MOSFET소오스 드레인 전류경로는 상기 제1의 MOSFET의 소오스 드레인 전류경로와 평행하게 결합되고 상기 제1의 스레쉬홀드전압과는 다른 스레쉬홀드전압을 갖는 리드 온리 메모리.
제49항에 있어서, 상기 더미메모리어레이에 있어서의 상기 제1의 MOSFET의 소오스 드레인 전류경로는 상기 더미데이터선과 상기 한쌍의 더미소오스선중의 하나 사이에 결합되고, 상기 제2의 MOSFET는 상기 더미데이터선과 상기 한쌍의 더미소오스선 중의 다른 하나 사이에 결합되고, 상기 더미소오스선은 감지동작동안 접지로 되는 리드 온리 메모리.
제37항에 있어서, 상기 소정의 전위가 그의 게이트에 공급되는 제2의 여러개의 디플레이션형 MOSFET는 상기 제1의 노드와 상기 소오스선 사이에 각각 결합되고, 상기 제1의 노드공급수단은 상기 여러개의 소오스선에 결합되고 상기 소정의 전위를 소오스선에 선택적으로 공급하는 리드 온리 메모리.
제37항에 있어서, 상기 워드선은 각각 상기 교대로 배치된 데이터선 및 소오스선의 하부에서 직각으로 교차하는 부분을 갖는 지그재그패턴으로 되도록 되고, 상기 지그재그패턴은 교대로 배치된 워드선이 그의 전체길이에 걸쳐서 상호 등거리로 유지되는 리드 온리 메모리.