JPS63239686A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ装置に関し、特に集積度が高くデータ保
持特性の良好なメモリ装置に関する。

〔発明の概要〕

本発明のメモリ装置は、フリップフロップ回路を構成す
るトランジスタのしきい値をスイッチングトランジスタ
のしきい値よりも低くすることにより、高集積度かつ、
良好なデータ保持特性を得ることができるようにしたも
のである。

〔従来の技術〕

第３図は従来のＳＲＡＭセルパターンである。なお図面
の第１図乃至第３図の符号において、従来例、実施例と
も共通の部分は同一の符号を用いることにする。

フリップフロップ回路とスイッチングトランジスタで構
成されたメモリ装置には、例えばスタスティックＭＯＳ
　ＲＡＭ　（ＳＲＡＭ　）などがあり、これは第２図の
ＳＲＡＭの回路図に示す如く、データ保持を行う２個の
ドライバトランジスタＴ、、Ｔ’、、メモリセルにデー
タを読み書きする２個のアクセストランジスタＴ　３　
、　Ｔ　ａおよび２個の負荷抵抗Ｒ１゜Ｒ２から構成さ
れている。

従来のＳＲＡＭセルパターンは第３図に示す如きもので
、トランジスタのチャネル幅をＷ１チャネル長をＬとす
ると（図中アクティブ領域は砂地、第１ポリシリコン部
分は太線枠、ゲート絶縁膜の面積部分はハツチングで表
してあり、Ｗはアクティブ領域の幅、Ｌは第１ポリシリ
コンの幅に相当する。）、従来はアクセストランジスタ
Ｔ　ｘ、　Ｔ　ａとドライバトランジスタＴｒ　、Ｔｚ
のＬをほぼ同じにし、Ｗを変えて（面積比をとって）ト
ランジスタの電流駆動能力比を得ていた。通常はドライ
バトランジスタＴ’＋　、ＴｔのＷをアクセストランジ
スタＴｓ　、ＴａのＷよりも２．５倍以上大きくしてト
ランジスタの面積比を２．５倍以上とることが行われて
いる。

これはトランジスタのゲート絶縁膜の面積比をとること
によって、データの読み書きをするアクセストランジス
タＴ　ｘ　、Ｔ　４の電流駆動能力よりも、データを保
持するドライバトランジスタの電流駆動能力を充分に大
きくしておかないと、ワード線でメモリセルを活性化し
た際に、メモリセルの情報を入出力させるビット線の電
位の影響をドライバトランジスタが受け、保持データが
反転するおそれがあるためである。

このように従来のメモリ装置は、ゲート絶縁膜の面積を
広くとることによって、ゲート絶縁膜の静電容量を増や
し、トランジスタの電流駆動能力比をとっていた。

〔発明が解決しようとする問題点〕

上記の如〈従来のメモリ装置は、メモリセルの保持デー
タの反転を防止するためアクセストランジスタＴ、、Ｔ
、よりもドライバトランジスタＴｌ１Ｔｔのチャネル幅
Ｗを２．５倍以上とって両トランジスタの電流駆動能力
比をとっていた。このためメモリのセル面積が大きくな
り、集積度が低下するという問題がある。

これに対してゲート絶縁膜の面積を広くとらずにトラン
ジスタの電流駆動能力比をとり、データ保持特性を改善
する手段なども提案されているが、製造工程が増加する
などの問題がある。

本発明は上記問題点に鑑みて創作されたもので、本発明
の目的は、製造工程の増加が少なく、集積度の高いデー
タ保持特性の良好なメモリ装置を提供することにある。

〔問題点を解決するための手段〕

上記問題点を解決するため、本発明のメモリ装置は、メ
モリセルが少なくともフリップフロップ回路とスイッチ
ングトランジスタで構成されたメモリ装置において、上
記フリップフロップ回路を構成するトランジスタのしき
い値が上記スイッチングトランジスタのしきい値よりも
低い構成とする。

これを第１図でみると、フリップフロップ回路を構成す
るトランジスタＴ＋　、Ｔｔのしきい値がスイッチング
トランジスタＴｓ　、Ｔａのしきい値よりも低いもので
ある。

従来はトランジスタのゲート絶縁膜の面積比によって電
流駆動能力比（２，５倍以上）を得ていたが、上記本発
明の構成の如く、フリップフロップ回路を構成するトラ
ンジスタＴ＋　、Ｔｔのしきい値がスイッチングトラン
ジスタＴ３　、Ｔａのしきい値よりも低くする手段によ
って電流駆動能力が高められ、所望の電流駆動能力比が
得られることがわかった。

つまりトランジスタの電流駆動能力は次式のチャネルコ
ンダクタンス（ｇ）で表され、右辺のしきい値（Ｖｙｎ
　）を小とすることによって左辺のチャネルコンダクタ
ンスを大とし、高い電流駆動能力を得ようとするもので
ある。

〔式中のＷはトランジスタのアクティブ領域の幅、Ｌは
トランジスタのポリシリコンの幅、μは電子の移動度、
Ｃｏｘはゲート絶縁膜（６ｊｌ化膜）の静電容量、■、
はゲートに引加される電圧、ＶＴＨはトランジスタがＯ
Ｎするしきい値電圧である。〕ｇ　＝　　　　ｐ　Ｃｏ
ｘ　（ＶＧ　　ＶＴＲ）上記のしきい値（ＶＴＨ）が低
いとは、しきい値の絶対値が小さいことをいう。例えば
Ｎチャネルトランジスタでは１．Ｏｖよりも０．５ｖの
しきい値の方が低く、Ｐチャネルトランジスタでは−ｉ
、ｏ　ｖよりも一〇、Ｓ　Ｖのしきい値の方が低い。

しきい値を制御する具体的手段としては、例えばトラン
ジスタのチャネル領域へイオン注入し不純物濃度を変え
る手段などを好ましく用いることができる。

不純物濃度の分布を変えるには、イオン注入に用いるレ
ジストやＳｉＯ□などのマスクを使い、部分的にイオン
注入量を変化させる簡単な工程を追加するだけで容易に
行うことができる。

〔作用〕

本発明のメモリ装置は、第１図に示す如く、フリップフ
ロップ回路を構成するトランジスタＴＩ　ＩＴ２のしき
い値をスイッチングトランジスタＴ３１Ｔ４のしきい値
よりも低くすることにより、トランジスタの電流駆動能
力比をとることができるため、データ保持特性を良好に
し、トランジスタのセル面積を小として集積度を上げる
ことができる。

〔実施例〕

以下、本発明の一実施例を図面を参照しながら詳細に説
明する。なお当然のことであるが、以下の実施例は一例
であり、この例にのみ限定されない。

本実施例では高抵抗負荷型ＭＯ３ＳＲＡＭを用いて実施
した。

第１図は本発明の一実施例のメモリセルパターンであり
、第２図はＳＲＡＭの回路図である。

本実施例は、第２図の回路図に示す如く、メモリセル１
の記憶回路であるフリップフロップ回路は２個のドライ
バトランジスタＴ＋　、Ｔｚで構成され、スイッチング
トランジスタは２個のアクセストランジスタ’ｒ３．Ｔ
ａで構成され、また負荷抵抗Ｒ＋、Ｒ宜やそれ以外の回
路構成についても従来の５ＲＡＩ’ｌと同様とした。

従来例（第３図）と異なる点は、 ■第１図のセルパターンに示す如く、トランジスタのチ
ャネル幅をＷ１チ゛ヤネル長をＬとすると（図中アクテ
ィブ領域は砂地、第１ポリシリコン部分は太線枠、ゲー
ト絶縁膜の面積部分はハンチングで表してあり、Ｗはア
クティブ領域の幅、Ｌは第１ポリシリコンの幅に相当す
る。）、アクセストランジスタＴ３．Ｔ４とドライバト
ランジスタＴ＋　、ＴｔのＬは従来例とほぼ同じ長さで
あるが、しきい値の変化により得られる電流駆動能力比
に応じてＷを適宜小さくすることが可能となり、セル面
積を小さくして集積度を向上できること、及び ■ドライバトランジスタＴ、、Ｔｔのしきい値をアクセ
ストランジスタスタＴ　ｓ　、　Ｔ　ａのしきい値より
も低くすることによって、ドライバトランジスタの電流
駆動能力が上がり、Ｗ比を２．５倍とらなくともデータ
保持特性を充分な値にすることができることである。

本実施例では、ドライバトランジスタＴ、、Ｔ！のしき
い値をアクセストランジスタスタＴ　ｓ、　Ｔ　ｓのし
きい値よりも低くするため、以下のような手段を用いた
。

基本的な製造工程は通常のＭＯＳ　ＩＣと同様であるが
、トランジスタのしきい値制御工程においてチャネル領
域へイオン注入して不純物拡散を行う場合、第１の手段
は、第１図で示すトランジスタ（ここではＮチャネルト
ランジスタを使用）’ｒａｔＴｚ　、Ｔｓ　、Ｔａの全
面に均一にボロン（Ｂ“）を加速電圧３Ｑ　ＫｅＶ、ド
ース量２Ｘ１０”個／ｃｍ”でイオン注入し、各トラン
ジスタのしきい値を０．４ｖに制御する０次にドライバ
トランジスタＴ　１．　Ｔ　ｔの部分をフォトレジスト
のマスクで覆い、アクセストランジスタＴｓ　、Ｔａだ
け更にボロン（Ｂ゛）を加速電圧３０　ＫｅＶ、ドース
量２Ｘ１０”個／ｃ＋＊”でイオン注入を追加すること
により、アクセストランジスタＴ　ｓ　、　Ｔ　ａのし
きい値を０．８　Ｖに制御することができる。ここでゲ
ート電圧（ｖ６）が１．２ｖかかったと仮定して前記の
チャネルコンダクタンス（ｇ）の式に当てはめてみると
、 〔アクセストランジスタＴ　３．　Ｔ　ａの場合〕〔ド
ライバトランジスタＴ　Ｉ、Ｔ　ｚの場合〕となりチャ
ネルコンダクタンス（ｇ）、即ち電流駆動能力をアクセ
ストランジスタよりもドライバトランジスタの方を２倍
程度高くすることができる。

このように簡単なマスク工程１回とイオン注入工程２回
を追加するだけでゲート絶縁膜の面積を広げることなく
電流駆動能力比をとることができる。

第２の手段としては、第１図で示すトランジスタ（Ｎチ
ャネルトランジスタを使用）のうち、ドライバトランジ
スタＴ＋　、Ｔｚの部分をフォトレジストのマスクで覆
い、ボロン（Ｂ３）を加速電圧３０　ＫｅＶ、　　ドー
ス量４Ｘ１０”個／Ｃｌ１ｌ″でイオン注入してアクセ
ストランジスタ’ｒ、、Ｔ、のしきい値を０．８　Ｖに
制御する。レジスト除去後、アクセストランジスタＴ　
３　、Ｔ　ａの部分をフォトレジストのマスクで覆い、
ボロン（Ｂ″−）を加速電圧３０　ＫｅＶ。

ドース量を３−ＸＩＯ”個／Ｃ１１２に落としてイオン
注入することによりドライバトランジスタＴ１．Ｔｚの
しきい値を０．６ｖとアクセストランジスタよりも低く
することができる。ゲート電圧（ＶＧ）が１．２ｖかか
ったと仮定して前記と同様にチャネルコンダクタンス軸
）の式に当てはめると、〔アクセストランジスタＴ　３
　、Ｔ　ａの場合〕ｇ＝　　０．４　　・−μＣｏｘ 〔ドライバトランジスタＴ、、Ｔ、の場合〕ｇ工０．６
　　・−μＣｏｘ となりチャネルコンダクタンス（ｇ）、即ち電流駆動能
力をアクセストランジスタよりもドライバトランジスタ
の方を１．５倍程度高くすることができる。この手段の
場合には、簡単なマスク工程２回とイオン注入工程２回
を追加するだけでゲート絶縁膜の面積を広げることなく
電流駆動能力比をとることができる。

第３の手段としては、アクセストランジスタ側にレジス
トマスクをしてドライバトランジスタ側に（Ｎチャネル
トランジスタの場合）しきい値を下げるＶ族のイオン、
例えばリン（Ｐ′″）をイオン注入することにより両ト
ランジスタの電流駆動能力比をとることもできる。

なお本実施例でとった電流駆動能力比の値は一例であっ
て、ゲート電圧（Ｖ、）とイオン注入条件（例えばドー
ス量）やゲート膜厚、基板濃度などによって決まるしき
い値電圧との関係により所望の大きさの電流駆動能力比
に制御することが可能である。

本実施例の第１の手段を用いた場合と従来例とを比較す
ると、データ保持特性を従来例と同程度とすれば、ドラ
イバトランジスタのゲート絶縁膜の面積を１７２程度に
小さくすることができるため、メモリセルの面積を小さ
くして集積度を上げることができる。

またゲート絶縁膜の面積を従来例（第３図のセルパター
ン）と同じとすると、２倍程度のトランジスタの電流駆
動能力比が得られるためデータ保持特性を改善すること
ができる。

さらに、ドライバトランジスタＴＩ、Ｔｚのしきい値を
アクセストランジスタＴｓ　、Ｔ４のしきい値よりも低
くする工程は簡単なマスク工程とイオン注入工程が追加
されるだけであり、製造工程の増加を少なく抑えること
ができる。

本実施例では高抵抗負荷型セルで説明したが、これ以外
のＦｕｌｌ　ＣＭＯ５型Ｏ５などに対してそのまま適用
することが可能である。

〔発明の効果〕

上記したように、本発明のメモリ装置とすることによっ
て、製造工程の増加が少なく、集積度の高いデータ保持
特性の良好なメモリ装置とすることが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリセルパターンであり
、第２図はＳＲＡＭの回路図であり、第３図は従来のＳ
ＲＡＭセルパターンである。 １・・・・メモリセル、２ａ、２ｂ・・・・ゲート絶縁
膜、３ａ、３ｂ・・・・・・ゲート絶縁膜、Ｔ、　’ｒ
＊・・ドライバトランジスタ（フリップフロップ回路を
構成するトランジスタ）、Ｔ３．Ｔ４・・・・・・アク
セストランジスタ（スイッチングトランジスタ）。

Claims (1)

1. 【特許請求の範囲】 　メモリセルが少なくともフリップフロップ回路とスイ
   ッチングトランジスタで構成されたメモリ装置において
   、 上記フリップフロップ回路を構成するトランジスタのし
   きい値が上記スイッチングトランジスタのしきい値より
   も低いことを特徴とするメモリ装置。