JP3133907B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、多出力レベルを得るこ
とのできるＭＯＳ型マスクＲＯＭを備えた半導体装置の
製造方法に関するものである。
とのできるＭＯＳ型マスクＲＯＭを備えた半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】一般に、マスクＲＯＭの書き込みにはチ
ャネル領域に不純物イオンを注入することによって、ト
ランジスタのしきい値を変えることによって行われてい
る。そして、チャネルの不純物濃度は１つのしきい値に
対して書き込みのためのイオン注入を行わないか、又
は、それぞれ１回のイオン注入の不純物濃度を制御し
て、３値なら２回のイオン注入を、４値なら３回のイオ
ン注入を行っていた。よってマスクＲＯＭの大容量化及
びチップの縮小化のため、３値から４値の出力レベルを
実現する場合、最低１回以上イオン注入工程を増加しな
ければならない。
ャネル領域に不純物イオンを注入することによって、ト
ランジスタのしきい値を変えることによって行われてい
る。そして、チャネルの不純物濃度は１つのしきい値に
対して書き込みのためのイオン注入を行わないか、又
は、それぞれ１回のイオン注入の不純物濃度を制御し
て、３値なら２回のイオン注入を、４値なら３回のイオ
ン注入を行っていた。よってマスクＲＯＭの大容量化及
びチップの縮小化のため、３値から４値の出力レベルを
実現する場合、最低１回以上イオン注入工程を増加しな
ければならない。
【０００３】以下に、図８を用いて従来のマスクＲＯＭ
の製造方法を説明する。
の製造方法を説明する。
【０００４】まず、第１導電型の半導体基板１１上にゲ
ート酸化膜１３を形成し、ゲート酸化膜１３の上にチャ
ネル領域に対向する複数のゲート電極１４ａ乃至１４ｄ
（ゲート電極には、例えば、Ｎ+ ポリシリコン１５００
Åとその上層にタングステンシリサイドを２０００Åと
からなるポリサイド構造が用いられる。）を形成し、ま
た、半導体基板１１の表面内部に複数の第２導電型のソ
ース／ドレイン領域１２を形成し、それぞれ同サイズの
チャネル長とチャネル幅を有する第１の出力レベルを有
するトランジスタ１５ａ乃至第４の出力レベルを有する
トランジスタ１５ｄを含む複数のメモリセルトランジス
タを形成する。
ート酸化膜１３を形成し、ゲート酸化膜１３の上にチャ
ネル領域に対向する複数のゲート電極１４ａ乃至１４ｄ
（ゲート電極には、例えば、Ｎ+ ポリシリコン１５００
Åとその上層にタングステンシリサイドを２０００Åと
からなるポリサイド構造が用いられる。）を形成し、ま
た、半導体基板１１の表面内部に複数の第２導電型のソ
ース／ドレイン領域１２を形成し、それぞれ同サイズの
チャネル長とチャネル幅を有する第１の出力レベルを有
するトランジスタ１５ａ乃至第４の出力レベルを有する
トランジスタ１５ｄを含む複数のメモリセルトランジス
タを形成する。
【０００５】次に、上記ゲート酸化膜１３及びゲート電
極１４ａ乃至１４ｄの上に、第２トランジスタ１５ｂの
ゲート電極１４ｂ上のみを開口した、第１の情報書き込
み用レジストパターン１７ａをフォトリソグラフィによ
り形成する。
極１４ａ乃至１４ｄの上に、第２トランジスタ１５ｂの
ゲート電極１４ｂ上のみを開口した、第１の情報書き込
み用レジストパターン１７ａをフォトリソグラフィによ
り形成する。
【０００６】次に、ＲＯＭデータパターンであるレジス
トパターン１７ａをマスクとして、第１のＲＯＭデータ
書き込みイオン注入を行う。このイオン注入によって、
第２トランジスタ１７ｂのチャネル領域に不純物イオン
が注入され、チャネル不純物注入部１６ｂが形成される
（図８（ａ））。
トパターン１７ａをマスクとして、第１のＲＯＭデータ
書き込みイオン注入を行う。このイオン注入によって、
第２トランジスタ１７ｂのチャネル領域に不純物イオン
が注入され、チャネル不純物注入部１６ｂが形成される
（図８（ａ））。
【０００７】次に、上述の工程と同様にして、第３トラ
ンジスタ１５ｃのゲート電極１４ｃ上のみを開口した、
第２の情報書き込み用レジストパターン１７ｂをフォト
リソグラフィにより形成し、該レジストパターン１７ｂ
をマスクとして、第２のＲＯＭデータ書き込みイオン注
入を、第１のＲＯＭデータ書き込みイオン注入のときの
ドーズ量とは異なるドーズ量で行い、チャネル不純物注
入領域１６ｃが形成される（図８（ｂ））。
ンジスタ１５ｃのゲート電極１４ｃ上のみを開口した、
第２の情報書き込み用レジストパターン１７ｂをフォト
リソグラフィにより形成し、該レジストパターン１７ｂ
をマスクとして、第２のＲＯＭデータ書き込みイオン注
入を、第１のＲＯＭデータ書き込みイオン注入のときの
ドーズ量とは異なるドーズ量で行い、チャネル不純物注
入領域１６ｃが形成される（図８（ｂ））。
【０００８】次に、上述の工程と同様にして、第４トラ
ンジスタ１５ｄのゲート電極１４ｄ上のみを開口した、
第３の情報書き込み用レジストパターン１７ｃをフォト
リソグラフィにより形成し、該レジストパターン１７ｃ
をマスクとして、第３のＲＯＭデータ書き込みイオン注
入を、第４トランジスタ１５ｄがオフトランジスタとな
るような、第１及び第２のＲＯＭデータ書き込みイオン
注入のときのドーズ量とは異なるドーズ量で行い、チャ
ネル不純物注入領域１６ｄが形成される（図８
（ｃ））。尚、図８は従来の技術における、４値出力レ
ベルを有するトランジスタへの不純物イオン注入工程を
説明する断面図である。
ンジスタ１５ｄのゲート電極１４ｄ上のみを開口した、
第３の情報書き込み用レジストパターン１７ｃをフォト
リソグラフィにより形成し、該レジストパターン１７ｃ
をマスクとして、第３のＲＯＭデータ書き込みイオン注
入を、第４トランジスタ１５ｄがオフトランジスタとな
るような、第１及び第２のＲＯＭデータ書き込みイオン
注入のときのドーズ量とは異なるドーズ量で行い、チャ
ネル不純物注入領域１６ｄが形成される（図８
（ｃ））。尚、図８は従来の技術における、４値出力レ
ベルを有するトランジスタへの不純物イオン注入工程を
説明する断面図である。
【０００９】
【発明が解決しようとする課題】しかし、上述の従来の
製造方法では、４値以上の多出力レベルを実現させるた
めには、（出力レベル数−１）回のＲＯＭデータ書き込
みイオン注入が必要となる。これは、１出力レベル増加
するために書き込み工程を１回増やすことになり、長納
期、高コストを引き起こすという問題がある。
製造方法では、４値以上の多出力レベルを実現させるた
めには、（出力レベル数−１）回のＲＯＭデータ書き込
みイオン注入が必要となる。これは、１出力レベル増加
するために書き込み工程を１回増やすことになり、長納
期、高コストを引き起こすという問題がある。
【００１０】また、同じ多出力レベルを得る方法とし
て、特開昭５９−１４８３６号公報及び特開昭６１−２
６３２６３号公報には、メモリセルを構成する複数のト
ランジスタのチャネル領域に選択的に不純物イオンを注
入し、実効チャネル幅を相違させることによって、多出
力レベルを得る半導体装置の製造方法が開示されてい
る。しかし、この製造方法では１回のＲＯＭデータ書き
込み注入で書き込みできる利点はあるが、実効チャネル
幅をチャネル領域への不純物イオン注入により変化させ
る方法を採っているため、チャネル幅Ｗｆの１／３の領
域（最小の不純物イオン注入領域）を最小解像寸法で形
成したとしても、チャネル幅Ｗｆはその３倍程度必要で
あり、結局メモリセルサイズは単純にチャネル幅Ｗｆを
最小解像寸法で形成した場合の２倍となる。したがっ
て、メモリセルに２ビットの多値情報を記憶させても、
結果的に大容量化・チップ面積の縮小化の効果はない。
て、特開昭５９−１４８３６号公報及び特開昭６１−２
６３２６３号公報には、メモリセルを構成する複数のト
ランジスタのチャネル領域に選択的に不純物イオンを注
入し、実効チャネル幅を相違させることによって、多出
力レベルを得る半導体装置の製造方法が開示されてい
る。しかし、この製造方法では１回のＲＯＭデータ書き
込み注入で書き込みできる利点はあるが、実効チャネル
幅をチャネル領域への不純物イオン注入により変化させ
る方法を採っているため、チャネル幅Ｗｆの１／３の領
域（最小の不純物イオン注入領域）を最小解像寸法で形
成したとしても、チャネル幅Ｗｆはその３倍程度必要で
あり、結局メモリセルサイズは単純にチャネル幅Ｗｆを
最小解像寸法で形成した場合の２倍となる。したがっ
て、メモリセルに２ビットの多値情報を記憶させても、
結果的に大容量化・チップ面積の縮小化の効果はない。
【００１１】更に、４値の出力レベルを２回の注入工程
で書き込みする技術として、第１トランジスタ（しきい
値電圧０〜０．５Ｖ）はＲＯＭデータ書き込み注入な
し、第２トランジスタ（しきい値電圧０．５〜１．０
Ｖ）はボロン＋リンイオン注入、第３トランジスタ（し
きい値電圧１．５〜２．０Ｖ）はボロンイオン注入、第
４トランジスタ（しきい値電圧１５Ｖ以上）はゲート酸
化膜厚をフィールド酸化で形成する方法がある。この方
法は、ＲＯＭデータ書き込みを他工程のマスクと兼用し
ているため、マスク工程の増加はないが、フィールド酸
化膜形成という最初の段階でＲＯＭデータ書き込みを行
うため、ＲＯＭの短納期化の面で非常に問題がある。
で書き込みする技術として、第１トランジスタ（しきい
値電圧０〜０．５Ｖ）はＲＯＭデータ書き込み注入な
し、第２トランジスタ（しきい値電圧０．５〜１．０
Ｖ）はボロン＋リンイオン注入、第３トランジスタ（し
きい値電圧１．５〜２．０Ｖ）はボロンイオン注入、第
４トランジスタ（しきい値電圧１５Ｖ以上）はゲート酸
化膜厚をフィールド酸化で形成する方法がある。この方
法は、ＲＯＭデータ書き込みを他工程のマスクと兼用し
ているため、マスク工程の増加はないが、フィールド酸
化膜形成という最初の段階でＲＯＭデータ書き込みを行
うため、ＲＯＭの短納期化の面で非常に問題がある。
【００１２】本発明の目的は、同じ出力レベルを、従来
より工程数を低減し、且つ、メモリセルサイズを増加さ
せることのなく実現することができる半導体装置の製造
方法を提供することにある。
より工程数を低減し、且つ、メモリセルサイズを増加さ
せることのなく実現することができる半導体装置の製造
方法を提供することにある。
【００１３】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、半導体基板上に形成された第
２乃至第４の出力レベルを有するメモリセルトランジス
タのチャネル領域にデータ書き込み用イオン注入するこ
とによって、第１乃至第４の出力レベルを有するメモリ
セルトランジスタを形成する工程を有するマスクＲＯＭ
を備えた半導体装置の製造方法であって、第２の出力レ
ベルを有するメモリセルトランジスタ及び第４の出力レ
ベルを有するメモリセルトランジスタのチャネル領域に
所定のドーズ量及び注入エネルギーでデータ書き込み用
イオン注入を行い、第３の出力レベルを有するメモリセ
ルトランジスタ及び上記第４の出力レベルを有するメモ
リセルトランジスタに、上記第４の出力レベルを有する
メモリセルトランジスタの駆動電流が零となるようなド
ーズ量及び注入エネルギーでデータ書き込み用イオン注
入を行う半導体装置の製造方法において、上記第１の出
力レベルを有するメモリセルトランジスタと上記第２及
び第３の出力を有するメモリセルトランジスタのうち駆
動能力の大きい方のメモリセルトランジスタとの駆動能
力差、上記第２の出力レベルを有するメモリセルトラン
ジスタと上記第３の出力レベルを有するメモリセルトラ
ンジスタとの駆動能力差及び上記第２及び第３の出力レ
ベルを有するメモリセルトランジスタのうち駆動能力の
小さい方のメモリセルトランジスタと第４の出力レベル
を有するメモリセルトランジスタとの駆動能力差が略等
しくなるような所定の駆動能力を有するセレクトトラン
ジスタを上記第１乃至第４の出力レベルを有するメモリ
セルトランジスタに直列に接続することを特徴とするも
のである。
半導体装置の製造方法は、半導体基板上に形成された第
２乃至第４の出力レベルを有するメモリセルトランジス
タのチャネル領域にデータ書き込み用イオン注入するこ
とによって、第１乃至第４の出力レベルを有するメモリ
セルトランジスタを形成する工程を有するマスクＲＯＭ
を備えた半導体装置の製造方法であって、第２の出力レ
ベルを有するメモリセルトランジスタ及び第４の出力レ
ベルを有するメモリセルトランジスタのチャネル領域に
所定のドーズ量及び注入エネルギーでデータ書き込み用
イオン注入を行い、第３の出力レベルを有するメモリセ
ルトランジスタ及び上記第４の出力レベルを有するメモ
リセルトランジスタに、上記第４の出力レベルを有する
メモリセルトランジスタの駆動電流が零となるようなド
ーズ量及び注入エネルギーでデータ書き込み用イオン注
入を行う半導体装置の製造方法において、上記第１の出
力レベルを有するメモリセルトランジスタと上記第２及
び第３の出力を有するメモリセルトランジスタのうち駆
動能力の大きい方のメモリセルトランジスタとの駆動能
力差、上記第２の出力レベルを有するメモリセルトラン
ジスタと上記第３の出力レベルを有するメモリセルトラ
ンジスタとの駆動能力差及び上記第２及び第３の出力レ
ベルを有するメモリセルトランジスタのうち駆動能力の
小さい方のメモリセルトランジスタと第４の出力レベル
を有するメモリセルトランジスタとの駆動能力差が略等
しくなるような所定の駆動能力を有するセレクトトラン
ジスタを上記第１乃至第４の出力レベルを有するメモリ
セルトランジスタに直列に接続することを特徴とするも
のである。
【００１４】また、請求項２記載の本発明の半導体装置
の製造方法は、上記第１の出力レベルを有するトランジ
スタと同じ駆動能力を有するセレクトトランジスタを上
記第１乃至第４の出力レベルを有するメモリセルトラン
ジスタに直列に接続することを特徴とする、請求項１記
載の半導体装置の製造方法である。
の製造方法は、上記第１の出力レベルを有するトランジ
スタと同じ駆動能力を有するセレクトトランジスタを上
記第１乃至第４の出力レベルを有するメモリセルトラン
ジスタに直列に接続することを特徴とする、請求項１記
載の半導体装置の製造方法である。
【００１５】
【作用】上述の構成を用いることにより、メモリセルサ
イズを増加されることなく、２回のイオン注入工程で、
４値の出力レベルを有するトランジスタが形成される。
イズを増加されることなく、２回のイオン注入工程で、
４値の出力レベルを有するトランジスタが形成される。
【００１６】また、駆動能力の最も大きいメモリセルト
ランジスタの駆動能力と等しい駆動能力を有するセレク
トトタンジスタをメモリセルトランジスタに直列に接続
することによって、各メモリセルトランジスタ間の駆動
能力差が均等に近づく。
ランジスタの駆動能力と等しい駆動能力を有するセレク
トトタンジスタをメモリセルトランジスタに直列に接続
することによって、各メモリセルトランジスタ間の駆動
能力差が均等に近づく。
【００１７】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【００１８】図１は本発明の第１の実施例の半導体装置
の製造工程を示す断面図であり、図２（ａ）及び（ｂ）
は図１（ｂ）及び（ｃ）の平面図であり、図３はトラン
ジスタのチャネルへのボロン注入としきい値電流及びド
ライブ電流との関係を示す図であり、図４は本発明の第
２の実施例の半導体装置の製造工程を示す断面図であ
り、図５は第３の実施例の半導体装置の平面図であり、
図６は図５の等価回路図であり、図７は一のメモリセル
トランジスタが２つのセレクトトランジスタと直列に接
続された状態を示す図である。
の製造工程を示す断面図であり、図２（ａ）及び（ｂ）
は図１（ｂ）及び（ｃ）の平面図であり、図３はトラン
ジスタのチャネルへのボロン注入としきい値電流及びド
ライブ電流との関係を示す図であり、図４は本発明の第
２の実施例の半導体装置の製造工程を示す断面図であ
り、図５は第３の実施例の半導体装置の平面図であり、
図６は図５の等価回路図であり、図７は一のメモリセル
トランジスタが２つのセレクトトランジスタと直列に接
続された状態を示す図である。
【００１９】以下に、図１及び図２を用いて本発明の第
１の実施例の４値出力レベルのマスクＲＯＭの製造方法
を説明する。
１の実施例の４値出力レベルのマスクＲＯＭの製造方法
を説明する。
【００２０】まず、図１及び図２に示すように、第１導
電型の半導体基板１に複数の帯状のソース／ドレイン領
域２を互いに平行に等間隔で形成する。本実施例におい
て、半導体基板１の表面濃度は、書き込みイオン注入を
行わない、メモリセルトランジスタのしきい値が通常
０．４〜１．０Ｖ程度（回路構成により異なる場合があ
る。）となるように設定してあり、使用するゲート酸化
膜の厚さによっても異なるが、通常１０16〜１０17ｃｍ
-3の範囲とする。
電型の半導体基板１に複数の帯状のソース／ドレイン領
域２を互いに平行に等間隔で形成する。本実施例におい
て、半導体基板１の表面濃度は、書き込みイオン注入を
行わない、メモリセルトランジスタのしきい値が通常
０．４〜１．０Ｖ程度（回路構成により異なる場合があ
る。）となるように設定してあり、使用するゲート酸化
膜の厚さによっても異なるが、通常１０16〜１０17ｃｍ
-3の範囲とする。
【００２１】次に半導体基板１上にゲート酸化膜３を形
成し、上記ゲート酸化膜３の上にソース／ドレイン領域
２と直行する複数の帯状のゲート電極４を等間隔で形成
する。上記の方法で、複数のソース／ドレイン領域とゲ
ート電極のマトリックス上に、図１及び図２に示すよう
にそれぞれ同サイズのチャネル長及びチャネル幅を有す
る、メモリセルを構成する第１の出力レベルを有するメ
モリセルトランジスタ（以下、「第１トランジスタ」と
略す。）５ａ、第２の出力レベルを有するトランジスタ
（以下、「第２トランジスタ」と略す。）５ｂ、第３の
出力レベルを有するトランジスタ（以下、「第３トラン
ジスタ」と略す。）５ｃ及び乃至第４の出力レベルを有
するトランジスタ（以下、「第４トランジスタ」と略
す。）５ｄを形成する。
成し、上記ゲート酸化膜３の上にソース／ドレイン領域
２と直行する複数の帯状のゲート電極４を等間隔で形成
する。上記の方法で、複数のソース／ドレイン領域とゲ
ート電極のマトリックス上に、図１及び図２に示すよう
にそれぞれ同サイズのチャネル長及びチャネル幅を有す
る、メモリセルを構成する第１の出力レベルを有するメ
モリセルトランジスタ（以下、「第１トランジスタ」と
略す。）５ａ、第２の出力レベルを有するトランジスタ
（以下、「第２トランジスタ」と略す。）５ｂ、第３の
出力レベルを有するトランジスタ（以下、「第３トラン
ジスタ」と略す。）５ｃ及び乃至第４の出力レベルを有
するトランジスタ（以下、「第４トランジスタ」と略
す。）５ｄを形成する。
【００２２】次に、上記ゲート酸化膜３及びゲート電極
４の上に、第２トランジスタ５ｂ及び第４トランジスタ
５ｄのチャネル領域６ｂ、６ｄ上を開口した、第１の情
報書き込み用レジストパターン７ａをフォトリソグラフ
ィにより形成する（図１（ｂ）、図２（ａ））。
４の上に、第２トランジスタ５ｂ及び第４トランジスタ
５ｄのチャネル領域６ｂ、６ｄ上を開口した、第１の情
報書き込み用レジストパターン７ａをフォトリソグラフ
ィにより形成する（図１（ｂ）、図２（ａ））。
【００２３】次に、ＲＯＭデータパターンであるレジス
トパターン７ａをマスクとして、第１のＲＯＭデータ書
き込みイオン注入を行う。このイオン注入によって、第
２トランジスタ５ｂ及び第４トランジスタ５ｄのチャネ
ル領域６ｂ及び６ｄに不純物イオンが注入され、チャネ
ル不純物注入部が形成される（図２（ｂ））。上記イオ
ン注入はレジストパターンを通過せず、レジストパター
ンのない領域のゲート電極４及びゲート酸化膜３を通過
してチャネル領域に注入されるエネルギー（例えば、Ｂ
+ イオンで１２０〜２００ｋｅＶ程度）で、重ね注入で
第４トランジスタ５ｄを駆動電流が零であるオフトラン
ジスタとすることのできるドーズ量（２．０〜３．０×
１０1 3 ｃｍ- 2 ）で行う。尚、本発明における、駆動
電流が零の範囲は、０〜０．０１μＡの範囲である。上
記イオン注入により、ＲＯＭ書き込み無しのメモリセル
トランジスタのドライブ電流が約２００μＡとした場合
（ゲート長Ｌ／ゲート幅Ｗ＝０．８μｍ／０．８μｍ、
ゲート酸化膜厚１７０Å程度のトランジスタの場合）第
２トランジスタ５ｂ及び第４トランジスタ５ｄのドライ
ブ電流は、図３に示すように約６０μＡに下がる。
トパターン７ａをマスクとして、第１のＲＯＭデータ書
き込みイオン注入を行う。このイオン注入によって、第
２トランジスタ５ｂ及び第４トランジスタ５ｄのチャネ
ル領域６ｂ及び６ｄに不純物イオンが注入され、チャネ
ル不純物注入部が形成される（図２（ｂ））。上記イオ
ン注入はレジストパターンを通過せず、レジストパター
ンのない領域のゲート電極４及びゲート酸化膜３を通過
してチャネル領域に注入されるエネルギー（例えば、Ｂ
+ イオンで１２０〜２００ｋｅＶ程度）で、重ね注入で
第４トランジスタ５ｄを駆動電流が零であるオフトラン
ジスタとすることのできるドーズ量（２．０〜３．０×
１０1 3 ｃｍ- 2 ）で行う。尚、本発明における、駆動
電流が零の範囲は、０〜０．０１μＡの範囲である。上
記イオン注入により、ＲＯＭ書き込み無しのメモリセル
トランジスタのドライブ電流が約２００μＡとした場合
（ゲート長Ｌ／ゲート幅Ｗ＝０．８μｍ／０．８μｍ、
ゲート酸化膜厚１７０Å程度のトランジスタの場合）第
２トランジスタ５ｂ及び第４トランジスタ５ｄのドライ
ブ電流は、図３に示すように約６０μＡに下がる。
【００２４】次に、上述の工程と同様にして、第３トラ
ンジスタ５ｃ及び第４トランジスタ５ｄのチャネル領域
６ｃ及び６ｄ上を開口した、第２の情報書き込み用レジ
ストパターン７ｂをフォトリソグラフィにより形成し
（図１（ｃ）、図２（ｂ））、該レジストパターン７ｂ
をマスクとして、第２のＲＯＭデータ書き込みイオン注
入を行う。このイオン注入によって、第３トランジスタ
５ｃ及び第４トランジスタ５ｄのチャネル領域６ｃ及び
６ｄに不純物イオンが注入され、チャネル不純物注入部
が形成される（図２（ｃ））。上記イオン注入はレジス
トパターンを通過せず、レジストパターンのない領域の
ゲート電極４及びゲート酸化膜３を通過してチャネル領
域に注入されるエネルギー（例えば、Ｂ+ イオンで１２
０〜２００ｋｅＶ程度）で、重ね注入で第４トランジス
タ５ｄをオフトランジスタとすることのできるドーズ量
（４．０〜５．０×１０1 3 ｃｍ- 2 ）で行う。上記イ
オン注入により、ＲＯＭ書き込み無しのメモリセルトラ
ンジスタのドライブ電流が約２００μＡとした場合（ゲ
ート長Ｌ／ゲート幅Ｗ＝０．８μｍ／０．８μｍ、ゲー
ト酸化膜厚１７０Å程度のトランジスタの場合）、第３
トランジスタ５ｃのドライブ電流は、図３に示すように
約２０μＡに下がり、第４トランジスタ５ｄのドライブ
電流は６０μＡから更に下がってオフトランジスタとな
る。
ンジスタ５ｃ及び第４トランジスタ５ｄのチャネル領域
６ｃ及び６ｄ上を開口した、第２の情報書き込み用レジ
ストパターン７ｂをフォトリソグラフィにより形成し
（図１（ｃ）、図２（ｂ））、該レジストパターン７ｂ
をマスクとして、第２のＲＯＭデータ書き込みイオン注
入を行う。このイオン注入によって、第３トランジスタ
５ｃ及び第４トランジスタ５ｄのチャネル領域６ｃ及び
６ｄに不純物イオンが注入され、チャネル不純物注入部
が形成される（図２（ｃ））。上記イオン注入はレジス
トパターンを通過せず、レジストパターンのない領域の
ゲート電極４及びゲート酸化膜３を通過してチャネル領
域に注入されるエネルギー（例えば、Ｂ+ イオンで１２
０〜２００ｋｅＶ程度）で、重ね注入で第４トランジス
タ５ｄをオフトランジスタとすることのできるドーズ量
（４．０〜５．０×１０1 3 ｃｍ- 2 ）で行う。上記イ
オン注入により、ＲＯＭ書き込み無しのメモリセルトラ
ンジスタのドライブ電流が約２００μＡとした場合（ゲ
ート長Ｌ／ゲート幅Ｗ＝０．８μｍ／０．８μｍ、ゲー
ト酸化膜厚１７０Å程度のトランジスタの場合）、第３
トランジスタ５ｃのドライブ電流は、図３に示すように
約２０μＡに下がり、第４トランジスタ５ｄのドライブ
電流は６０μＡから更に下がってオフトランジスタとな
る。
【００２５】以上の工程によって、２回のＲＯＭ書き込
み注入で、ＲＯＭ書き込みなしの第１トランジスタ５ａ
のドライブ電流は約２００μＡ、第２トランジスタ５ｂ
のドライブ電流は約６０μＡ、第３トランジスタ５ｃの
ドライブ電流は約２０μＡ、第４トランジスタ５ｄはオ
フトランジスタとなり、４値の出力レベルを実現でき
る。
み注入で、ＲＯＭ書き込みなしの第１トランジスタ５ａ
のドライブ電流は約２００μＡ、第２トランジスタ５ｂ
のドライブ電流は約６０μＡ、第３トランジスタ５ｃの
ドライブ電流は約２０μＡ、第４トランジスタ５ｄはオ
フトランジスタとなり、４値の出力レベルを実現でき
る。
【００２６】次に、本発明の第２の実施例を図４を用い
て説明する。
て説明する。
【００２７】まず、第１導電型の半導体基板１上にゲー
ト酸化膜３を形成し、ゲート酸化膜３の上にチャネル領
域に対向する複数のゲート電極４（ゲート電極には、例
えば、Ｎ+ ポリシリコン１５００Åとその上層にタング
ステンシリサイドを２０００Åとからなるポリサイド構
造が用いられる。）を形成し、また、半導体基板１の表
面内部に複数の第２導電型のソース／ドレイン領域２を
形成し、それぞれ同サイズのチャネル長とチャネル幅を
有する第１トランジスタ乃至第４トランジスタ５ａ乃至
５ｄを含む複数のメモリセルトランジスタを形成する
（図４（ａ））。
ト酸化膜３を形成し、ゲート酸化膜３の上にチャネル領
域に対向する複数のゲート電極４（ゲート電極には、例
えば、Ｎ+ ポリシリコン１５００Åとその上層にタング
ステンシリサイドを２０００Åとからなるポリサイド構
造が用いられる。）を形成し、また、半導体基板１の表
面内部に複数の第２導電型のソース／ドレイン領域２を
形成し、それぞれ同サイズのチャネル長とチャネル幅を
有する第１トランジスタ乃至第４トランジスタ５ａ乃至
５ｄを含む複数のメモリセルトランジスタを形成する
（図４（ａ））。
【００２８】以下、上述の第１の実施例と同様の工程
（図４（ｂ）、（ｃ））を行うことにより、２回のＲＯ
Ｍ書き込み注入で、ＲＯＭ書き込みなしの第１トランジ
スタ５ａのドライブ電流は約２００μＡ、第２トランジ
スタ５ｂのドライブ電流は約６０μＡ、第３トランジス
タ５ｃのドライブ電流は約２０μＡ、第４トランジスタ
５ｄはオフトランジスタとなり、４値の出力レベルを実
現できる。
（図４（ｂ）、（ｃ））を行うことにより、２回のＲＯ
Ｍ書き込み注入で、ＲＯＭ書き込みなしの第１トランジ
スタ５ａのドライブ電流は約２００μＡ、第２トランジ
スタ５ｂのドライブ電流は約６０μＡ、第３トランジス
タ５ｃのドライブ電流は約２０μＡ、第４トランジスタ
５ｄはオフトランジスタとなり、４値の出力レベルを実
現できる。
【００２９】但し、第１の実施例の方が、第２の実施例
よりメモリセルサイズが小さくなる。これは、第２の実
施例においては、ソース・ドレイン領域にコンタクト孔
を形成する必要があるからである。
よりメモリセルサイズが小さくなる。これは、第２の実
施例においては、ソース・ドレイン領域にコンタクト孔
を形成する必要があるからである。
【００３０】次に、請求項１及び請求項２に記載の本発
明の実施例について、図５乃至図７を用いて説明する。
明の実施例について、図５乃至図７を用いて説明する。
【００３１】まず、上述の第１及び第２の実施例と同様
に、半導体基板１上にゲート酸化膜３を形成し、上記ゲ
ート酸化膜３上にチャネルに対向する複数のゲート電極
４を形成し、また、半導体基板１上に複数のソース／ド
レイン領域２を形成して、それぞれ同サイズのゲート長
及びゲート幅を有する、第１トランジスタ乃至第４トラ
ンジスタを含むメモリセルトランジスタ５を形成する。
また、上記メモリセルトランジスタ５と直列に接続され
たセレクトトランジスタ８を形成する。上記セレクトト
ランジスタは図５乃至図７に示すように、メモリセルト
ランジスタ５のソース側及びドレイン側にそれぞれ１個
づつ形成され、チャネル長及びチャネル幅はメモリセル
トランジスタ５を選択したときの配線抵抗を含む１つの
セレクトトランジスタ８の駆動能力がメモリセルトラン
ジスタ５の内、最も駆動能力の大きいトランジスタの駆
動能力と同等になるように形成した後、上述の第１及び
第２の実施例と同様に、メモリセルトランジスタ５にデ
ータ書き込み注入を行う。本実施例において、駆動能力
の最も大きいメモリセルトランジスタはデータ書き込み
の為のイオン注入を行わないトランジスタなので、セレ
クトトランジスタにも、ゲート電極形成後のイオン注入
は行わない。
に、半導体基板１上にゲート酸化膜３を形成し、上記ゲ
ート酸化膜３上にチャネルに対向する複数のゲート電極
４を形成し、また、半導体基板１上に複数のソース／ド
レイン領域２を形成して、それぞれ同サイズのゲート長
及びゲート幅を有する、第１トランジスタ乃至第４トラ
ンジスタを含むメモリセルトランジスタ５を形成する。
また、上記メモリセルトランジスタ５と直列に接続され
たセレクトトランジスタ８を形成する。上記セレクトト
ランジスタは図５乃至図７に示すように、メモリセルト
ランジスタ５のソース側及びドレイン側にそれぞれ１個
づつ形成され、チャネル長及びチャネル幅はメモリセル
トランジスタ５を選択したときの配線抵抗を含む１つの
セレクトトランジスタ８の駆動能力がメモリセルトラン
ジスタ５の内、最も駆動能力の大きいトランジスタの駆
動能力と同等になるように形成した後、上述の第１及び
第２の実施例と同様に、メモリセルトランジスタ５にデ
ータ書き込み注入を行う。本実施例において、駆動能力
の最も大きいメモリセルトランジスタはデータ書き込み
の為のイオン注入を行わないトランジスタなので、セレ
クトトランジスタにも、ゲート電極形成後のイオン注入
は行わない。
【００３２】尚、本実施例においては、駆動能力の最も
大きいメモリセルトランジスタと略同等の駆動能力を有
するセレクトトランジスタを接続させたが、これは、ド
ーズ量の異なる２回のイオン注入を行うことによって、
４つのチャネル領域の不純物濃度をすべて異ならせるこ
とにより、第１トランジスタと第２トランジスタとの駆
動能力差が、第２トランジスタと第３トランジスタとの
駆動能力差及び第３トランジスタと第４トランジスタと
の駆動能力差より大きくなるということ、即ち、最も大
きい駆動能力を有するトランジスタと２番目に大きい駆
動能力を有するトランジスタとの駆動能力差が、他のト
ランジスタ間の駆動能力差に比べて大きくなるというこ
とに基づいている。本発明は、本実施例に限定されず、
セレクトトランジスタ８のゲート長及びゲート幅を最適
化し、メモリセルトランジスタ５の駆動能力差を略々均
等になるようにすることが望ましい。
大きいメモリセルトランジスタと略同等の駆動能力を有
するセレクトトランジスタを接続させたが、これは、ド
ーズ量の異なる２回のイオン注入を行うことによって、
４つのチャネル領域の不純物濃度をすべて異ならせるこ
とにより、第１トランジスタと第２トランジスタとの駆
動能力差が、第２トランジスタと第３トランジスタとの
駆動能力差及び第３トランジスタと第４トランジスタと
の駆動能力差より大きくなるということ、即ち、最も大
きい駆動能力を有するトランジスタと２番目に大きい駆
動能力を有するトランジスタとの駆動能力差が、他のト
ランジスタ間の駆動能力差に比べて大きくなるというこ
とに基づいている。本発明は、本実施例に限定されず、
セレクトトランジスタ８のゲート長及びゲート幅を最適
化し、メモリセルトランジスタ５の駆動能力差を略々均
等になるようにすることが望ましい。
【００３３】以上の工程により、第１実施例及び第２実
施例の第１トランジスタ５ａは、セレクトトランジスタ
８を直列接続されることによって、バックゲート効果等
を無視した、簡単な方法で概算した場合、読み出し電流
は２００μＡから、６６．６μＡとなり、第２トランジ
スタ５ｂの読み出し電流は６０μＡから、３７．５μ
Ａ、第３トランジスタ５ｃの読み出し電流は２０μＡか
ら、１６．６μＡ、第４トランジスタ５ｄの読み出し電
流は零のままとなる。尚、ドライブ電流ＸμＡのトラン
ジスタの両端に駆動電流が２００μＡのトランジスタを
接続した場合の読み出し電流ＹμＡの計算式は、以下の
ようになる。
施例の第１トランジスタ５ａは、セレクトトランジスタ
８を直列接続されることによって、バックゲート効果等
を無視した、簡単な方法で概算した場合、読み出し電流
は２００μＡから、６６．６μＡとなり、第２トランジ
スタ５ｂの読み出し電流は６０μＡから、３７．５μ
Ａ、第３トランジスタ５ｃの読み出し電流は２０μＡか
ら、１６．６μＡ、第４トランジスタ５ｄの読み出し電
流は零のままとなる。尚、ドライブ電流ＸμＡのトラン
ジスタの両端に駆動電流が２００μＡのトランジスタを
接続した場合の読み出し電流ＹμＡの計算式は、以下の
ようになる。
【００３４】 Ｙ＝２００／（２００×２／２００＋２００／Ｘ） ＝１００／（１＋１００／Ｘ） 以上、本実施例においては、４値出力のＲＯＭの形成方
法について述べたが、５値乃至８値出力ＲＯＭの形成に
は、３種類の異なるドーズ量の３回のデータ書き込み用
イオン注入をメモリセルトランジスタのチャネル領域
に、該メモリセルトランジスタの出力レベルに応じて、
０回、１回、２回又は３回重ねて行うことによって可能
であり、更に、Ｎ回注入の場合でも、その組み合わせに
より、２ｎ値の多値ＲＯＭ形成の可能性はある。
法について述べたが、５値乃至８値出力ＲＯＭの形成に
は、３種類の異なるドーズ量の３回のデータ書き込み用
イオン注入をメモリセルトランジスタのチャネル領域
に、該メモリセルトランジスタの出力レベルに応じて、
０回、１回、２回又は３回重ねて行うことによって可能
であり、更に、Ｎ回注入の場合でも、その組み合わせに
より、２ｎ値の多値ＲＯＭ形成の可能性はある。
【００３５】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、従来４値出力レベルのマスクＲＯＭ
を形成する際、３回行っていたイオン注入を、２回のイ
オン注入で実現できる。これにより、３値出力レベルを
有するマスクＲＯＭと同工程で実現でき、メモリセルサ
イズ当たりの記憶容量の増大（２値に比べて４値では容
量が２倍になる。）又はチップサイズの縮小（２値に比
べて４値では１ビット当たりのメモリセルエリアが約１
／２となるので、チップサイズとしては約６０％に縮小
できる。）が可能になり、また、短納期又は低コストを
実現できる。
用いることにより、従来４値出力レベルのマスクＲＯＭ
を形成する際、３回行っていたイオン注入を、２回のイ
オン注入で実現できる。これにより、３値出力レベルを
有するマスクＲＯＭと同工程で実現でき、メモリセルサ
イズ当たりの記憶容量の増大（２値に比べて４値では容
量が２倍になる。）又はチップサイズの縮小（２値に比
べて４値では１ビット当たりのメモリセルエリアが約１
／２となるので、チップサイズとしては約６０％に縮小
できる。）が可能になり、また、短納期又は低コストを
実現できる。
【００３６】また、本発明を用い、メモリセルトランジ
スタの駆動能力差をほぼ均等にすることにより、特性の
ばらつきに対する回路マージンを大きく取れるのでセン
スアンプのメモリセルの誤動作を防ぐことができ、ま
た、例えば、メモリセルトランジスタの駆動能力が２０
０μＡであるところを１００μＡとなり５０％のばらつ
きが生じたとしても、実質は６６μＡが５０μＡとなり
２６％のばらつきに抑えられ、読み出し能力を向上させ
ることができる。
スタの駆動能力差をほぼ均等にすることにより、特性の
ばらつきに対する回路マージンを大きく取れるのでセン
スアンプのメモリセルの誤動作を防ぐことができ、ま
た、例えば、メモリセルトランジスタの駆動能力が２０
０μＡであるところを１００μＡとなり５０％のばらつ
きが生じたとしても、実質は６６μＡが５０μＡとなり
２６％のばらつきに抑えられ、読み出し能力を向上させ
ることができる。
【図１】本発明の第１の実施例の半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図２】（ａ）は図１（ｂ）の平面図であり、（ｂ）は
図１（ｃ）の平面図である。
図１（ｃ）の平面図である。
【図３】図３はトランジスタのチャネルへのボロン注入
としきい値電流及びドライブ電流との関係を示す図であ
る。
としきい値電流及びドライブ電流との関係を示す図であ
る。
【図４】本発明の第２の実施例の半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図５】本発明の第３の実施例の半導体装置の平面図で
ある。
ある。
【図６】図５の等価回路図である。
【図７】一のメモリセルトランジスタが２つのセレクト
トランジスタと直列に接続された状態を示す図である。
トランジスタと直列に接続された状態を示す図である。
【図８】従来技術による製造工程図である。
１ 半導体基板 ２ ソース／ドレイン領域 ３ ゲート酸化膜 ４ ゲート電極 ５ メモリセルトランジスタ ６ チャネル領域 ７ レジスト ８ セレクトトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8246 G11C 16/04 H01L 27/112
Claims (2)
- 【請求項１】 半導体基板上に形成された第２乃至第４
の出力レベルを有するメモリセルトランジスタのチャネ
ル領域にデータ書き込み用イオン注入することによっ
て、第１乃至第４の出力レベルを有するメモリセルトラ
ンジスタを形成する工程を有するマスクＲＯＭを備えた
半導体装置の製造方法であって、第２の出力レベルを有
するメモリセルトランジスタ及び第４の出力レベルを有
するメモリセルトランジスタのチャネル領域に所定のド
ーズ量及び注入エネルギーでデータ書き込み用イオン注
入を行い、第３の出力レベルを有するメモリセルトラン
ジスタ及び上記第４の出力レベルを有するメモリセルト
ランジスタに、上記第４の出力レベルを有するメモリセ
ルトランジスタの駆動電流が零となるようなドーズ量及
び注入エネルギーでデータ書き込み用イオン注入を行う
半導体装置の製造方法において、 上記第１の出力レベルを有するメモリセルトランジスタ
と上記第２及び第３の出力を有するメモリセルトランジ
スタのうち駆動能力の大きい方のメモリセルトランジス
タとの駆動能力差、上記第２の出力レベルを有するメモ
リセルトランジスタと上記第３の出力レベルを有するメ
モリセルトランジスタとの駆動能力差及び上記第２及び
第３の出力レベルを有するメモリセルトランジスタのう
ち駆動能力の小さい方のメモリセルトランジスタと第４
の出力レベルを有するメモリセルトランジスタとの駆動
能力差が略等しくなるような所定の駆動能力を有するセ
レクトトランジスタを上記第１乃至第４の出力レベルを
有するメモリセルトランジスタに直列に接続することを
特徴とする、 半導体装置の製造方法。 - 【請求項２】 上記第１の出力レベルを有するトランジ
スタと同じ駆動能力を有するセレクトトランジスタを上
記第１乃至第４の出力レベルを有するメモリセルトラン
ジスタに直列に接続することを特徴とする、請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18919994A JP3133907B2 (ja) | 1994-08-11 | 1994-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18919994A JP3133907B2 (ja) | 1994-08-11 | 1994-08-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855917A JPH0855917A (ja) | 1996-02-27 |
| JP3133907B2 true JP3133907B2 (ja) | 2001-02-13 |
Family
ID=16237183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18919994A Expired - Fee Related JP3133907B2 (ja) | 1994-08-11 | 1994-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3133907B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100236061B1 (ko) * | 1996-07-31 | 1999-12-15 | 김영환 | 마스크롬 제조방법 |
| KR20010018728A (ko) * | 1999-08-21 | 2001-03-15 | 김영환 | 마스크 롬의 제조 방법 |
-
1994
- 1994-08-11 JP JP18919994A patent/JP3133907B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0855917A (ja) | 1996-02-27 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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