JP3179257B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多値出力レベルを得る
ことができるＭＯＳ(金属−酸化物−半導体)型マスクＲ
ＯＭ(読み出し専用記憶装置)を備えた半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】現在、製品化されているＭＯＳ型マスク
ＲＯＭは、そのほとんどが、１個のメモリーセルに２値
すなわち１ビットの情報を記憶させるものである。

【０００３】このＲＯＭの大容量化およびチップ面積の
縮小化によるコスト低減を実現するためには、１つのメ
モリーセルに、より多値の情報を記憶させることが有効
である。

【０００４】例えば、特開昭５９−１４８３６０号公報
および特開昭６１−２６３２６３号公報には、メモリー
セルを構成する複数のトランジスタのチャネル領域に選
択的に不純物イオンを注入して、実効チャネル幅を相違
させることにより、多値出力レベルを得る半導体装置を
製造する方法が開示されている。図８に、この方法によ
り得られる半導体装置の一例を示す。図８（Ａ）は平面
図であり、図８(Ｂ),(Ｃ)は、それぞれ図８(Ａ)のＣ−
Ｃ′断面図およびＤ−Ｄ′断面図である。図８におい
て、Ｗｆはチャネル幅を示す。そして、Ｗ１〜Ｗ３は実
効チャネル幅を示す。図８(Ａ)において、斜めハッチン
グした領域は、不純物注入領域である。メモリーセル
は、チャネル幅Ｗｆの全領域に不純物イオン注入が行な
われたトランジスタＴｒ４００と、チャネル幅Ｗｆの３
分の２の領域に不純物イオン注入が行なわれたトランジ
スタＴｒ３００と、チャネル幅Ｗｆの３分の１の領域に
不純物イオン注入が行なわれたトランジスタＴｒ２００
と、チャネル幅Ｗｆの領域に不純物イオン注入が行なわ
れなかったトランジスタＴｒ１００の４つの状態のトラ
ンジスタから構成されている。

【０００５】不純物イオンを注入することによって、ト
ランジスタの閾値電圧が電源電圧以上に高くなるので、
不純物イオン注入領域はチャネル本来の導電機能を有さ
ない。上記各トランジスタＴｒ１００〜Ｔｒ４００は、
実効チャネル幅が異なるから、各トランジスタの駆動能
力の違いによる４値の出力レベルを選択できる。従っ
て、この半導体装置は、２ビットの情報を記憶すること
ができる。

【０００６】また、今一つの多値出力レベルを得る半導
体装置として、図１０(Ｂ)に示すように、ゲート電極７
３ａ〜７３ｄの電極幅を互いに異ならせて、実効チャネ
ル長が異なる４つのトランジスタを構成したものがある
(特開平５−４８０４４号参照)。図１０(Ｂ)において、
上記４つのトランジスタのチャネル長ｌ₁,ｌ₂,ｌ₃,ｌ₄
の関係は、ｌ₁＜ｌ₂＜ｌ₃＜ｌ₄である。

【０００７】トランジスタの駆動能力は、実効チャネル
幅を実効チャネル長で除した値に略比例するので、上記
実効チャネル長が異なる４つのトランジスタは、互いに
駆動能力が異なる。したがって、図１０(Ｂ)に示す半導
体装置は、４値の出力レベルを選択でき、２ビットの情
報を記憶できる。

【０００８】

【発明が解決しようとする課題】上記前者の従来の半導
体装置の製造方法では、実効チャネル幅をチャネル領域
への不純物イオン注入により変化させている。

【０００９】そして、例えば、上記従来例では、チャネ
ル幅Ｗｆの３分の１の領域(最小の不純物イオン注入領
域)を、最小解像寸法で形成したとしても、チャネル幅
Ｗｆはその３倍程度必要である。

【００１０】この場合、メモリーセルのサイズは、チャ
ネル幅Ｗｆを最小の解像寸法で形成した場合の約２倍と
なる。したがって、メモリーセルに２ビットの多値情報
を記憶させても、結果的に大容量化・チップ面積の縮小
化の効果が小さくなる欠点がある。

【００１１】このことを、図９を参考にして説明する。
図９(Ａ)は従来の多値メモリーセルのチャネル幅方向の
断面を示す。また、図９(Ｂ)は、従来の２値(＝１ビッ
ト)メモリーセルのチャネル幅方向の断面を示す。上記
多値メモリーセルの最小加工寸法と、上記２値メモリー
セルの最小加工寸法とは同じである。

【００１２】図９(Ａ)に示した多値メモリーセルは、素
子分離幅およびゲート電極幅を最小加工寸法で加工して
いる。この多値メモリーセルの場合、ＲＯＭデータ書き
込みパターンにも最小寸法を用いる必要がある。すなわ
ち、実効チャネル幅を４段階に設定するためには、チャ
ネル幅Ｗｆとして実効チャネル幅Ｗ３の３倍程度の寸法
が必要になる。したがって、従来の多値メモリーセルで
は、そのプロセスの解像限界よりかなり大きな寸法のト
ランジスタを含むことになり、メモリーセル寸法が大き
くなってしまう。

【００１３】また、図９(Ｂ)に示すように、多値メモリ
ーセルではない２値メモリーセルであれば、図９(Ａ)に
示した多値メモリーセルと同じメモリーセルエリア内に
２個のトランジスタを形成できる。したがって、図９
(Ｂ)に示した２値メモリーセルは、図９(Ａ)に示した多
値メモリーセルと同じ２ビットの情報を記憶することが
できる。このような場合には、多値メモリーセルを用い
る必要がほとんどなくなる。

【００１４】２値メモリーセルを、メモリーセルサイズ
を増大させることなく、多値メモリーセルにするために
は、不純物注入領域をフォトリソグラフィの解像限界よ
り小さなステップで刻む技術が必要になる。

【００１５】また、上記後者の従来例では、トランジス
タの実効チャネル長を、ゲート電極幅を異ならせること
によって、異ならせている。この場合、ゲート電極パタ
ーンを形成する工程が、ＲＯＭデータ書き込み工程にな
る。したがって、ゲート電極を作成してしまった後にＲ
ＯＭデータ書き込みを行う場合に比べて、ＲＯＭデータ
書き込みから出荷までの納期が長くなるという問題があ
る。

【００１６】また、ゲート電極幅が最も大きなトランジ
スタつまりフォトリソグラフィ最小解像寸法よりも大き
なゲート電極幅を有するトランジスタによって、上記ト
ランジスタが構成するメモリーセルのサイズが増大する
という問題がある。即ち、上記従来例では、メモリーセ
ルが２ビットの情報を記憶することができ、１ビット情
報を記憶するメモリーセルに比べて２倍の情報を記憶で
きるが、上記メモリーセルサイズが、たとえば、図１０
(Ａ)に示す通常の１ビットメモリーセルに比べて約１．
５倍になる。したがって、最終的には、この従来例のメ
モリーセルと同一記憶容量の１ビットメモリーセルに比
べて、メモリーサイズが約０．７５倍にとなる。つま
り、この従来例では、メモリーセルサイズ当たりの記憶
容量の増大量が少ないという欠点がある。

【００１７】そこで、本発明の目的は、上記欠点を解決
するためになされたものであり、メモリーセルサイズを
増大させることなく、メモリーセルサイズ当たりの記憶
容量を増大させることができ、大容量化あるいはチップ
面積の縮小化を図ることができる半導体装置およびその
製造方法を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明の半導体装置の製造方法は、
駆動能力が異なる複数のトランジスタを含むメモリーセ
ルを有するＭＯＳ型マスクＲＯＭを備え、多値出力レベ
ルを実現する半導体装置の製造方法であって、基板上に
ゲート電極を形成した後に、上記基板上および上記ゲー
ト電極上に、所定のパターンの第１マスクを形成し、次
に、上記第１マスクおよび上記ゲート電極をマスクとし
て、上記ゲート端からセルフアラインで、上記ゲート電
極を通過しない低いエネルギーで上記基板にイオン注入
を行って、上記基板に含まれ、かつ、上記ゲート電極に
対向する実効チャネルと境を接し、上記ゲート電極に対
向する領域から、上記ゲート電極に非対向の領域にまで
達するが上記ゲート電極に対向する領域の幅方向中央を
横切らない実効チャネル幅縮小用不純物注入部を形成す
る第１の情報書き込みイオン注入工程と、上記第１マス
クに替えて第２マスクを、上記基板上および上記ゲート
電極上に形成し、次に、上記第２マスクをマスクとし
て、上記ゲート電極を通過する高いエネルギーで上記基
板にイオン注入を行って、上記ゲート電極に対向する領
域を含む領域にある基板に、上記ゲート電極の一側端に
対向する位置から上記ゲート電極の他側端に対向する位
置まで延びる不純物注入部を形成する第２の情報書き込
みイオン注入工程とを有することを特徴としている。

【００１９】また、請求項２の発明の半導体装置の製造
方法は、請求項１に記載の半導体装置の製造方法におい
て、上記基板へのイオン注入を、斜め回転イオン注入に
よって行うことを特徴としている。

【００２０】また、請求項３に記載の発明の半導体装置
の製造方法は、駆動能力が異なる複数のトランジスタを
含むメモリーセルを有するＭＯＳ型マスクＲＯＭを備
え、多値出力レベルを実現する半導体装置の製造方法で
あって、基板上に複数のゲート電極を形成した後に、上
記基板上および上記ゲート電極上に、所定のパターンの
第１マスクを形成し、上記ゲート電極と上記第１マスク
とをマスクとして、ソース／ドレイン部を形成するため
に上記基板に注入する不純物と同じタイプの不純物を、
上記基板に注入して、上記基板に含まれ、かつ、上記ゲ
ート電極に対向する実効チャネルと境を接し、上記ゲー
ト電極に対向する領域から、上記ゲート電極に非対向の
領域に延びる実効チャネル長縮小用不純物注入部を形成
することによって、上記実効チャネルが導電する方向と
なるゲート電極の幅方向の両側端に対向する領域に上記
実効チャネル長縮小用不純物注入部が形成されている第
１トランジスタ部と、ゲート電極の幅方向の片側端に対
向する領域だけに上記実効チャネル長縮小用不純物注入
部が形成されている第２トランジスタ部と、ゲート電極
に対向する領域に上記実効チャネル長縮小用不純物注入
部が形成されていない第３トランジスタ部とを形成する
情報書き込みイオン注入工程と、上記実効チャネルが導
電する方向となる上記ゲート電極幅方向の両側端に隣接
してサイドウォール絶縁膜を形成し、上記ゲート電極お
よび上記サイドウォール絶縁膜をマスクとして上記ゲー
ト電極に非対向の領域に不純物を注入して、上記ソース
／ドレイン部となるソース／ドレイン高濃度拡散層を形
成し、実効チャネル長が異なる３つのトランジスタを作
製する工程とを備えることを特徴としている。

【００２１】また、請求項４に記載の発明の半導体装置
の製造方法は、駆動能力が異なる複数のトランジスタを
含むメモリーセルを有するＭＯＳ型マスクＲＯＭを備
え、多値出力レベルを実現する半導体装置の製造方法で
あって、基板上に複数のゲート電極を形成した後に、上
記基板上および上記ゲート電極上に、所定のパターンの
第１マスクを形成し、上記ゲート電極と上記第１マスク
とをマスクとして、ソース／ドレイン部を形成するため
に上記基板に注入する不純物と同じタイプの不純物を、
上記基板に注入して、上記基板に含まれ、かつ、上記ゲ
ート電極に対向する実効チャネルと境を接し、上記ゲー
ト電極に対向する領域から、上記ゲート電極に非対向の
領域に延びる実効チャネル長縮小用不純物注入部を形成
することによって、上記実効チャネルが導電する方向と
なるゲート電極の幅方向の両側端に対向する領域に上記
実効チャネル長縮小用不純物注入部が形成されている第
１トランジスタ部と、ゲート電極の幅方向の片側端に対
向する領域だけに上記実効チャネル長縮小用不純物注入
部が形成されている第２トランジスタ部と、ゲート電極
に対向する領域に上記実効チャネル長縮小用不純物注入
部が形成されていない第３トランジスタ部とを形成する
第１の情報書き込みイオン注入工程と、上記実効チャネ
ルが導電する方向となる上記ゲート電極幅方向の両側端
に隣接してサイドウォール絶縁膜を形成し、上記ゲート
電極および上記サイドウォール絶縁膜をマスクとして上
記ゲート電極に非対向の領域に不純物を注入して、上記
ソース／ドレイン部となるソース／ドレイン高濃度拡散
層を形成して、上記第１トランジスタ部，第２トランジ
スタ部，第３トランジスタ部を、それぞれ、第１トラン
ジスタ，第２トランジスタ，第３トランジスタにし、異
なる実効チャネル長を有する３つのトランジスタを作製
する工程と、ゲート電極の上から、実効チャネルが含む
不純物と同じタイプの不純物を上記ゲート電極に対向す
る領域にある基板に注入して、上記第１乃至第３トラン
ジスタのいずれよりもしきい値電圧が高いオフトランジ
スタを作製する工程とを備え、上記メモリーセルに４値
出力レベルを持たせることを特徴としている。

【００２２】また、請求項５に記載の発明は、請求項３
または４に記載の半導体装置の製造方法であって、上記
メモリーセルに含まれず、上記ＭＯＳ型マスクＲＯＭに
含まれるＬＤＤ構造のトランジスタを作製するときのＬ
ＤＤ注入条件を、上記第１の情報書き込みイオン注入工
程と同じイオン注入条件にし、かつ、上記ＬＤＤ注入を
上記第１の情報書き込みイオン注入工程で用いたマスク
と同じマスクを用いて行うことを特徴としている。

【００２３】また、請求項６に記載の発明は、請求項４
に記載の半導体装置の製造方法であって、上記第１トラ
ンジスタを複数個作製し、この複数の第１トランジスタ
の内の少なくとも１つを選択し、この選択した第１トラ
ンジスタのゲート電極の上から、実効チャネルが含む不
純物と同じタイプの不純物を上記ゲート電極に対向する
領域にある基板に注入して、上記第１乃至第３トランジ
スタのいずれよりもしきい値電圧が高いオフトランジス
タを作製することを特徴としている。

【００２４】

【作用】請求項１の発明の半導体装置の製造方法は、上
記第１の情報書き込みイオン注入工程によって、第１マ
スクとゲート電極をマスクとして実効チャネルに隣接す
る実効チャネル幅縮小用不純物注入部を形成する。そし
て、第２の情報書き込みイオン注入工程によって、ゲー
ト電極の一側端から他側端に亘る不純物注入部を形成す
る。従って、ゲート電極幅よりも小さな寸法ステップで
実効チャネル幅が異なる複数のトランジスタが形成さ
れ、サイズアップを招くことなく、多値出力レベルを有
する半導体装置が形成される。

【００２５】また、上記第１の情報書き込みイオン注入
工程では、チャネル中央部に高Ｖth化注入を行わず、ゲ
ート電極に非対向の領域からゲート電極に対向する領域
まで達するが、上記ゲート電極に対向する幅方向中央を
横切らない実効チャネル幅縮小用不純物注入部を、第１
マスクとゲート電極をマスクとして、ゲート端からセル
フアラインで形成するから、実効チャネル幅縮小用不純
物注入部のアライメントずれが起こり難く、特性変動が
起こり難い。

【００２６】また、請求項２の発明の半導体装置の製造
方法によれば、基板へのイオン注入を、斜め回転イオン
注入によって行うので、ゲート電極に対向する領域に、
イオンを注入することが容易になる。

【００２７】また、請求項３の発明の半導体装置の製造
方法は、ゲート電極と第１マスクとをマスクとして、ゲ
ート電極に対向する領域からゲート電極に非対向の領域
に延びる実効チャネル長縮小用不純物注入部を形成する
ことによって、ゲート電極の幅方向の両側端に対向する
領域に実効チャネル長縮小用不純物注入部が形成されて
いる第１トランジスタと、ゲート電極の幅方向の片側端
に対向する領域のみに実効チャネル長縮小用不純物注入
部が形成されている第２トランジスタと、ゲート電極に
対向する領域に実効チャネル長縮小用不純物注入部が形
成されていない第３トランジスタとを形成する。従っ
て、この発明によれば、ゲート電極の幅寸法よりも小さ
いステップで実効チャネル長が異なる３つのトランジス
タが形成される。

【００２８】この発明は、実効チャネル長縮小用不純物
注入部を形成する工程がＲＯＭデータ書き込み工程とな
るので、上記ＲＯＭデータ書き込み工程がゲート電極形
成よりも後工程になる。したがって、マスクＲＯＭの短
納期化に有効である。

【００２９】また、この発明は、従来例と異なり、フォ
トリソグラフフィ最小解像寸法よりもゲート電極幅が大
きなトランジスタを形成しないので、ゲート電極幅を上
記最小解像寸法で形成することができる。したがって、
１ビットメモリーセルと同じサイズで、多値情報を記憶
でき、メモリーセルサイズ当たりの記憶容量を増大させ
ることができる。すなわち、記憶容量を減らすことな
く、メモリーセルサイズを縮小することができる。たと
えば、メモリーセルが３値(１.５ビット)を記憶する場
合には、２値(１ビット)を記憶するメモリーセルに比べ
て、メモリーセルサイズを３分の２(０.６６倍)に縮小
することができ、メモリーセルが４値を記憶する場合に
は、２値を記憶するメモリーセルに比べて、メモリーセ
ルサイズを４分の２(０.５倍)に縮小することができ
る。したがって、メモリーセルサイズを０.７５倍に縮
小できる上記後者の従来例よりも、メモリーセルサイズ
縮小効果が大きい。

【００３０】また、請求項４の発明の半導体装置の製造
方法は、第１の情報書き込みイオン注入工程によって、
ゲート電極と第１マスクとをマスクとして、不純物を基
板に注入して、実効チャネル長縮小用不純物注入部を形
成し、これにより、ゲート電極の幅方向の両側端に対向
する領域に実効チャネル長縮小用不純物注入部が形成さ
れている第１トランジスタ部と、ゲート電極の幅方向の
片側端に対向する領域だけに実効チャネル長縮小用不純
物注入部が形成されている第２トランジスタ部と、ゲー
ト電極に対向する領域に実効チャネル長縮小用不純物注
入部が形成されていない第３トランジスタ部とを形成す
る。そして、さらに、上記第１乃至第３トランジスタの
いずれよりもしきい値電圧が高いオフトランジスタを作
製する。したがって、この発明によれば、４値出力レベ
ルのメモリーセルが実現される。

【００３１】また、請求項５の発明の半導体装置の製造
方法は、ＭＯＳ型マスクＲＯＭに含まれるＬＤＤ構造の
トランジスタを形成するためのイオン注入条件とマスク
を、上記第１の情報書き込みイオン注入工程と同じにし
たので、上記ＬＤＤ構造のトランジスタが容易に形成さ
れる。

【００３２】また、請求項６の発明の半導体装置の製造
方法は、請求項４に記載の製造方法において、上記第１
トランジスタを複数個作製し、複数の第１トランジスタ
の内の少なくとも１つの第１トランジスタのゲート電極
の上から、上記ゲート電極を通過して基板に至る不純物
を注入して、上記第１乃至第３トランジスタのいずれよ
りもしきい値電圧が高いオフトランジスタを作製する。

【００３３】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００３４】図１に、本発明の第１実施例である半導体
装置の製造方法を示す。図１には、ＭＯＳ型マスクＲＯ
Ｍに含まれるメモリーセルのみを示す。

【００３５】図１(Ａ)は、ＲＯＭデータ書き込み不純物
イオン注入工程での上記メモリーセルの平面図であり、
図１(Ｂ)は、図１(Ａ)のＡ−Ａ′線断面図であり、図１
(Ｃ)は、図１(Ｃ)は、図１(Ａ)のＢ−Ｂ′線断面図であ
る。

【００３６】上記製造方法は、実効チャネル幅が異なる
複数のトランジスタを含む半導体装置を作製する方法で
ある。

【００３７】図１(Ｂ)は、実効チャネル幅(Ｗｆ₁〜Ｗｆ
₄)が異なる４つのトランジスタＴｒ１〜Ｔｒ４となる領
域を示している。この領域のメモリーセルは、注入領域
が異なる複数の不純物イオン注入部６を含んでいる。

【００３８】次に、まず、図１に示すこの製造方法の第
１のＲＯＭデータ書き込みまでの工程を説明する。

【００３９】図１(Ａ)および図１(Ｃ）に示すように、
第１導電型の半導体基板１の表層内部に第２導電型の帯
状のソース／ドレイン領域２を、互いに平行に、複数配
設する。

【００４０】次に、図１（Ｂ）に示すように、上記ソー
ス／ドレイン領域２と直交する帯状のゲート電極４を、
互いに所定の間隔を開けて、上記ゲート酸化膜３の上に
複数形成する。

【００４１】次に、上記ゲート酸化膜３および上記ゲー
ト電極４の上に、第１の情報書き込みレジストパターン
５を、フォトリソグラフィにより形成する。

【００４２】次に、ＲＯＭデータパターンである上記レ
ジストパターン５およびゲート電極４をマスクとして、
第１のＲＯＭデータ書き込みイオン注入を行う。このイ
オン注入によって、注入領域が異なる複数の不純物注入
部６を形成する。上記イオン注入は、ゲート電極４を通
過させない低いエネルギー(例えばＢ⁺イオンで３５ｋｅ
Ｖ〜７０ｋｅＶ程度)で行う。

【００４３】上記イオン注入によって、図１(Ｂ）に示
す領域には、ゲート電極４の片側のみからチャネル部に
不純物が導入され、上記片側のみに不純物注入部６が形
成されたトランジスタＴｒ２と、ゲート電極４の両側か
らチャネル部に不純物が導入され、上記両側に不純物注
入部６が形成されたトランジスタＴｒ３とが形成され
る。チャネル部とは、ゲート電極に対向する領域にある
基板である。

【００４４】上記不純物注入部６,６,６を形成すること
によって、実効チャネル幅がＷｆ₂である実効チャネル
ＣＨ２と、実効チャネル幅がＷｆ₃である実効チャネル
ＣＨ３とが形成される。実効チャネルは、ゲート電極４
に印加された電圧に応じて、導電状態と遮断状態の２つ
の状態のいずれかの状態になる。

【００４５】なお、上記イオン注入時には、トランジス
タＴｒ１になる領域にある基板１およびトランジスタＴ
ｒ４になる領域にある基板１にはイオンが注入されず、
不純物注入部が形成されない。

【００４６】次に、図２に示すように、図１(Ｂ)に示し
たレジストパターン５に替えて、レジストパターン７
を、ゲート絶縁膜３及びゲート電極４の上に形成する。
次に、第２のＲＯＭデータ書き込み用の上記レジストパ
ターン７をマスクとして、不純物イオンを上記基板１に
注入する。

【００４７】上記レジストパターン７は、図１(Ｂ）に
示したレジストパターン５と異なり、トランジスタ領域
の全体を覆う部分とトランジスタ領域の全体が貫通した
部分のみから構成されており、トランジスタ領域の半分
だけを覆う部分を有していない。

【００４８】また、上記不純物イオン注入は、上記ゲー
ト電極４を通過する高いエネルギー(例えばＢ⁺イオンで
１５０〜２００ｋｅＶ程度)で行う。

【００４９】従って、上記レジストパターン７によって
覆われていない領域のトランジスタＴｒ４は、上記不純
物イオン注入によって、ゲート電極４に対向するチャネ
ル全域に不純物イオンが導入され、上記チャネル全域が
不純物注入部６になる。また、上記レジストパターン７
によって全域が覆われたトランジスタＴｒ１は、そのチ
ャネルに不純物イオンが全く注入されない。

【００５０】つまり、この第２のＲＯＭデータ書き込み
によって、上記第１のＲＯＭデータ書き込み時に不純物
イオンが注入されなかったトランジスタ（Ｔｒ１，Ｔｒ
４)に、不純物イオンが注入されるか否かが選択される
のである。

【００５１】次に、図３に示すように、層間絶縁膜９，
金属配線１０，保護膜１１を形成して、半導体装置を形
成する。

【００５２】図１〜図３に示した製造工程は、ＭＯＳ型
マスクＲＯＭに含まれるメモリーセルの製造に関する説
明であり、一般的な他の素子を含んだ半導体装置を製造
する場合には、他の素子を作るための工程を付加するこ
とが必要である。

【００５３】上記第１実施例によれば、上記したよう
に、ゲート電極４の幅Ｗｆ₁よりも小さな寸法ステップ
で実効チャネル幅が異なる複数のトランジスタＴｒ１〜
４を形成できる。したがって、記憶できる情報密度を増
大させることができる。

【００５４】尚、上記実施例において、第１のＲＯＭデ
ータ書き込み工程時に、図５に示すように、不純物イオ
ン注入を、斜め回転イオン注入にすれば、ゲート電極４
４下のチャネルのより内側まで不純物イオン注入するこ
とができる。

【００５５】この場合、上記ＲＯＭデータ書き込みイオ
ン注入後に、さらに、ゲート電極下に不純物イオンを拡
散させるために実行する高温熱処理の温度を低く設定す
ることができる。したがって、上記不純物イオンを拡散
させるための熱処理が、上記半導体装置に含まれるメモ
リーセル以外の素子の特性を変化させないようにでき
る。したがって、上記メモリーセル以外の素子を作製す
る工程を、上記ＲＯＭデータ書き込みのためのイオン注
入工程およびアニール工程よりも後の工程にしなくても
よくなる。したがって、マスクＲＯＭの短納期化に対す
るより有効な合理的製造プロセスを実現できる。

【００５６】次に、上記第１実施例の製造方法によって
作製された多値メモリーセルを構成するトランジスタの
能力について述べる。ここで、例えば、実効チャネル幅
０.６〜０.８μｍ程度であり、ドライブ電流が３００μ
Ａ程度の能力を持つトランジスタのドライブ電流がどの
ような値になるのかを図４に示す。

【００５７】片側からの不純物拡散によって、実効チャ
ネル幅が０.２μｍ程度縮小されるとすれば、図４に示
すように、トランジスタＴｒ１〜Ｔｒ４の実効チャネル
幅Ｗｆ₁〜Ｗｆ₄は、それぞれＷｆ₁≒０.７５μｍ，Ｗｆ
₂≒０.５μｍ，Ｗｆ₃≒０.２５μｍ，Ｗｆ₄＝０にな
る。つまり、Ｗｆ₂は、Ｗｆ₁の約３分の２の値になり、
Ｗｆ₃は、Ｗｆ₁の約３分の１の値になる。すなわち、上
記場合には、４段階の駆動能力を持ち、この駆動能力の
差がほぼ均等なメモリーセルが形成される。

【００５８】そして、実効チャネル幅が、０.１μｍ減
少すると、ドライブ電流が略４０〜５０μＡだけ減少す
るので、トランジスタＴｒ１〜Ｔｒ４のドライブ電流Ｉ
_D1〜Ｉ_D4は、それぞれ、Ｉ_D1≒３００μＡ，Ｉ_D2≒２０
０μＡ，Ｉ_D3≒１００μＡ，Ｉ_D4≒０μＡになる。

【００５９】また、回路的には、選択トランジスタや配
線抵抗成分を考慮して、上記Ｔｒ１〜Ｔｒ４を含むメモ
リーセル回路全体の多値出力レベルのレベル差が略均等
になるように、上記ドライブ電流を設定すれば、センス
回路への入力レベルの判定に有効であり、正確に判定す
ることが可能になる。

【００６０】上記多値出力レベルのレベル差を均一化す
るためには、上記ゲート電極上から不純物を注入して作
製した不純物注入部を、上記ゲート電極に対向する領域
の端から上記ゲート電極に対向する領域の中央に向かっ
て拡散させる拡散寸法を適性に制御することが重要であ
る。

【００６１】次に、この発明の半導体装置の製造方法の
第２実施例を図６を参照しながら説明する。

【００６２】この製造方法は、まず、図６(Ａ)に示すよ
うに、ウエル形成工程と素子分離工程とを施した第１導
電型の半導体基板２１上に、ゲート絶縁膜２２を介し
て、複数のゲート電極２３を、所定の間隔を開けて形成
する。

【００６３】次に、第１のＲＯＭデータ書き込み用のレ
ジストパターン２４を、フォトリソグラフィによって形
成する。そして、このレジストパターン２４およびゲー
ト電極２３をマスクとして、上記ゲート電極２３を通過
させない低いエネルギーで、上記基板２１にイオン注入
する。このイオン注入は、たとえば、Ｎチャネルトラン
ジスタを作製する場合であれば、ソース／ドレイン注入
と同タイプのＰ⁺イオンあるいはＡｓ⁺イオンを用いる。
そして、Ｐ⁺イオンを用いる場合には、４０〜１００ｋ
ｅＶ程度でイオン加速し、Ａｓ⁺イオンを用いる場合に
は、４０〜１２０ｋｅＶ程度でイオン加速する。

【００６４】図６(Ａ)に示す工程によって、メモリーセ
ルに含ませようとするＲＯＭデータに応じて、ゲート電
極２３の片側のみからＲＯＭデータ書き込み用の不純物
イオン２５が注入された第２トランジスタ部Ｔ２と、ゲ
ート電極２３の両側から不純物イオン２５が注入された
第１トランジスタ部Ｔ１と、不純物イオン２５が注入さ
れなかった第３トランジスタ部Ｔ３とが形成される。

【００６５】上記不純物イオン２５を注入した後に、基
板２１を熱処理することによって、図６(Ｂ)に示す拡散
部２８が形成される。

【００６６】次に、上記レジストパターン２４を取り去
り、上記ゲート電極２３上および上記ゲート絶縁膜２２
上に、絶縁膜を堆積させ、次に、この堆積させた絶縁膜
を、エッチバックさせて、図６(Ｂ)に示すサイドウォー
ル絶縁膜２６を形成する。

【００６７】次に、上記ゲート電極２３およびサイドウ
ォール絶縁膜２６をマスクとして、上記基板２１に、ソ
ース／ドレイン部を形成するための不純物イオン２７を
注入する。この注入は、たとえば、Ａｓ⁺を、８０ｋｅ
Ｖで、かつ、２〜１０×１０¹⁵ｃｍ^-2で行う。

【００６８】上記不純物イオン２７を注入した後に、上
記基板２１を熱処理することによって、図６(Ｃ)に示す
ソース／ドレイン部２９を形成する。

【００６９】なお、上記拡散部２８が含む不純物は、上
記ソース／ドレイン部２９が含む不純物と同タイプであ
るので、上記拡散部２８は、上記ソース／ドレイン部２
９と一緒に、ソース／ドレインとして機能する。

【００７０】したがって、図６(Ｃ)に示すように、この
製造工程で作製されたメモリーセルは、チャネル長がＬ
₃である第３トランジスタＴｒ３０と、チャネル長がＬ₂
である第２トランジスタＴｒ２０と、チャネル長がＬ₁
である第１トランジスタＴｒ１０とを含む。

【００７１】上記チャネル長Ｌ₁はチャネル長Ｌ₂よりも
短く、チャネル長Ｌ₂はチャネル長Ｌ₃よりも短い(Ｌ₁＜
Ｌ₂＜Ｌ₃)。

【００７２】トランジスタの駆動能力は、チャネル幅が
同じならば、チャネル長が短いほど大きいので、上記第
１トランジスタＴｒ１０のドライブ電流が最も大きくな
り、上記第３トランジスタＴｒ３０のドライブ電流が最
も小さくなる。

【００７３】したがって、上記３つのトランジスタＴｒ
１０，Ｔｒ２０，Ｔｒ３０を含むメモリーセルは、３つ
の出力レベルを有する。

【００７４】次に、図６(Ｃ)に示すように、上記ゲート
電極２３およびサイドウォール絶縁膜２６の上に層間絶
縁膜３０を形成し、さらに、コンタクト形成，金属配線
形成工程を行い、最後に、保護膜３１を形成する。これ
により、３値出力レベルを有するメモリーセルを含むマ
スクＲＯＭが形成される。

【００７５】なお、上記トランジスタ以外の一般的な素
子を含んだ半導体装置を作製する場合には、上記素子を
作成するための工程が別に必要になる。

【００７６】上記第２実施例によれば、上記したよう
に、ゲート電極２３の幅Ｌ₃よりも小さな寸法ステップ
で実効チャネル長が異なる複数のトランジスタＴｒ１０
〜３０を形成できる。したがって、記憶できる情報密度
を増大させることができる。

【００７７】次に、本発明の第３実施例の半導体装置の
製造方法を、図７を参照しながら説明する。

【００７８】この第３実施例は、図７(Ａ）に示すよう
に、まず、メモリーセルを構成するトランジスタＴｒ１
０１〜Ｔｒ１０５を、前述の第２実施例と同様にして作
製する。したがって、上記トランジスタＴｒ１０５は、
図６(Ｃ)に示すトランジスタＴｒ３０に相当し、トラン
ジスタＴｒ１０４は、図６(Ｃ)に示すトランジスタＴｒ
２０に相当し、トランジスタＴｒ１０３は、図６(Ｃ)に
示すトランジスタＴｒ１０に相当する。

【００７９】図７(Ａ)において、１０９はソース／ドレ
イン部であり、１０８は拡散部であり、１０２はゲート
絶縁膜である。

【００８０】次に、ゲート電極１０３およびサイドウォ
ール絶縁膜１０６の上に、レジストパターン１０７を形
成する。このレジストパターン１０７は、トランジスタ
Ｔｒ１０３に対向する領域が貫通している。そして、上
記レジストパターン１０７をマスクとして、上記トラン
ジスタＴｒ１０３に、ゲート電極１０３を通過してゲー
ト電極１０３に対向するチャネルに達するような高いエ
ネルギーで、第２のＲＯＭデータを書き込むために、不
純物イオン１１３を注入する。上記イオン注入は、たと
えば、上記トランジスタＴｒ１０３がＮチャネルトラン
ジスタである場合には、チャネルと同じタイプのＢ⁺イ
オンを用いて、１２０〜２００ｋｅＶ程度のエネルギー
で行う。

【００８１】上記イオン注入によって、上記トランジス
タＴｒ１０３は、実効チャネルを有さなくなり、しきい
値電圧Ｖthが電源電圧を越えるオフトランジスタにな
る。

【００８２】したがって、この第３実施例によれば、実
効チャネルを持たない上記オフトランジスタであるトラ
ンジスタＴｒ１０３と、実効チャネル長が最も長いトラ
ンジスタＴｒ１０５と、実効チャネル長が２番目に長い
トランジスタＴｒ１０４と、実効チャネル長が３番目に
長いトランジスタＴｒ１０１とを有するメモリーセルを
作製することができる。したがって、上記実施例によれ
ば、４つの出力レベルを有するメモリーセルを作製する
ことができる。つまり、上記実施例によれば、２ビット
情報を記憶できるメモリーセルを作製できる。

【００８３】次に、図７(Ｂ)に示すように、上記各トラ
ンジスタの上に層間絶縁膜１１０を形成し、コンタクト
ホール形成工程、金属配線形成工程を経て、最後に保護
膜１１１を形成し、４値出力レベルを持つメモリーセル
を含むマスクＲＯＭが形成される。

【００８４】また、この第３実施例によれば、第２実施
例と同様に、ゲート電極１０３の幅Ｌ₃よりも小さな寸
法ステップで実効チャネル長が異なる４つのトランジス
タＴｒ１０１,１０２,１０３,１０４を形成できる。し
たがって、記憶できる情報密度を一層増大させることが
できる。

【００８５】上記第３実施例の製造方法によって作製し
た半導体装置は、請求項７の発明の半導体装置の実施例
になる。

【００８６】上記第３実施例で作成したメモリーセルの
主要寸法とトランジスタ性能の一例を以下に示す。即
ち、メモリーセルサイズが１．５μｍ×１．５μｍであ
り、ゲート電極幅が０．７μｍであり、サイドウォール
絶縁膜幅が片側０．１５μｍであり、実効チャネル長Ｌ
₁＝０．４μｍ、Ｌ₂＝０．５５μｍ、Ｌ₃＝０．７μｍ
である場合には、上記メモリーセルを構成するトランジ
スタＴｒ１０１,Ｔｒ１０４,Ｔｒ１０５のドライブ電流
としては、それぞれ、３４０μＡ,２９０μＡ,２５０μ
Ａ程度を得ることができる。そして、これらのドライブ
電流の差によって、３つの出力レベルを得ることがで
き、さらに、ドライブ電流が実質的に０アンペアである
オフトランジスタＴｒ１０３との組み合わせにより、４
つの出力レベルを得ることができる。

【００８７】

【発明の効果】以上の説明より明らかなように、請求項
１の発明の半導体装置の製造方法は、第１の情報書き込
みイオン注入工程によって、第１マスクとゲート電極を
マスクとして実効チャネルに隣接する実効チャネル幅縮
小用不純物注入部を形成する。そして、第２の情報書き
込みイオン注入工程によって、ゲート電極の一側端から
他側端に亘る不純物注入部を形成する。したがって、ゲ
ート電極幅よりも小さな寸法ステップで実効チャネル幅
が異なる複数のトランジスタが形成され、サイズアップ
を招くことなく、多値出力レベルを有する半導体装置が
形成される。

【００８８】また、上記第１の情報書き込みイオン注入
工程では、チャネル中央部に高Ｖth化注入を行わず、ゲ
ート電極に非対向の領域からゲート電極に対向する領域
まで達するが、上記ゲート電極に対向する幅方向中央を
横切らない実効チャネル幅縮小用不純物注入部を、第１
マスクとゲート電極をマスクとして、ゲート端からセル
フアラインで形成するから、実効チャネル幅縮小用不純
物注入部のアライメントずれが起こり難く、特性変動が
起こり難い。

【００８９】また、請求項２の発明の半導体装置の製造
方法によれば、基板へのイオン注入を、斜め回転イオン
注入によって行うので、ゲート電極に対向する領域に、
イオンを注入することが容易になる。

【００９０】また、請求項３の発明の半導体装置の製造
方法は、ゲート電極と第１マスクとをマスクとして、ゲ
ート電極に対向する領域からゲート電極に非対向の領域
に延びる実効チャネル長縮小用不純物注入部を形成する
ことによって、ゲート電極の幅方向の両側端に対向する
領域に実効チャネル長縮小用不純物注入部が形成されて
いる第１トランジスタと、ゲート電極の幅方向の片側端
に対向する領域のみに実効チャネル長縮小用不純物注入
部が形成されている第２トランジスタと、ゲート電極に
対向する領域に実効チャネル長縮小用不純物注入部が形
成されていない第３トランジスタとを形成する。従っ
て、この発明によれば、ゲート電極の幅寸法よりも小さ
いステップで実効チャネル長が異なる３つのトランジス
タが形成される。

【００９１】この発明は、実効チャネル長縮小用不純物
注入部を形成する工程がＲＯＭデータ書き込み工程とな
るので、上記ＲＯＭデータ書き込み工程がゲート電極形
成よりも後工程になる。したがって、マスクＲＯＭの短
納期化に有効である。

【００９２】また、この発明は、従来例と異なり、フォ
トリソグラフフィ最小解像寸法よりもゲート電極幅が大
きなトランジスタを形成しないので、ゲート電極幅を上
記最小解像寸法で形成することができる。したがって、
１ビットメモリーセルと同じサイズで、多値情報を記憶
でき、メモリーセルサイズ当たりの記憶容量を増大させ
ることができる。すなわち、記憶容量を減らすことな
く、メモリーセルサイズを縮小することができる。たと
えば、メモリーセルが３値(１.５ビット)を記憶する場
合には、２値(１ビット)を記憶するメモリーセルに比べ
て、メモリーセルサイズを３分の２(０.６６倍)に縮小
することができ、メモリーセルが４値を記憶する場合に
は、２値を記憶するメモリーセルに比べて、メモリーセ
ルサイズを４分の２(０.５倍)に縮小することができ
る。したがって、メモリーセルサイズを０.７５倍に縮
小できる上記後者の従来例よりも、メモリーセルサイズ
縮小効果が大きい。

【００９３】また、請求項４の発明の半導体装置の製造
方法は、第１の情報書き込みイオン注入工程によって、
ゲート電極と第１マスクとをマスクとして、不純物を基
板に注入して、実効チャネル長縮小用不純物注入部を形
成し、これにより、ゲート電極の幅方向の両側端に対向
する領域に実効チャネル長縮小用不純物注入部が形成さ
れている第１トランジスタ部と、ゲート電極の幅方向の
片側端に対向する領域だけに実効チャネル長縮小用不純
物注入部が形成されている第２トランジスタ部と、ゲー
ト電極に対向する領域に実効チャネル長縮小用不純物注
入部が形成されていない第３トランジスタ部とを形成す
る。そして、さらに、上記第１乃至第３トランジスタの
いずれよりもしきい値電圧が高いオフトランジスタを作
製する。したがって、この発明によれば、４値出力レベ
ルのメモリーセルが実現される。

【００９４】また、請求項５の発明の半導体装置の製造
方法は、ＭＯＳ型マスクＲＯＭに含まれるＬＤＤ構造の
トランジスタを形成するためのイオン注入条件とマスク
を、上記第１の情報書き込みイオン注入工程と同じにし
たので、上記ＬＤＤ構造のトランジスタを容易に形成で
き、製造工程を簡略化できる。

【００９５】また、請求項６の発明の半導体装置の製造
方法は、請求項４に記載の製造方法において、上記第１
トランジスタを複数個作製し、複数の第１トランジスタ
の内の少なくとも１つの第１トランジスタのゲート電極
の上から、上記ゲート電極を通過して基板に至る不純物
を注入して、上記第１乃至第３トランジスタのいずれよ
りもしきい値電圧が高いオフトランジスタを作製する。
したがって、ソース／ドレイン部を形成するための注入
条件より低濃度の注入条件で第１イオン注入を行う場合
に、第２トランジスタあるいは第３トランジスタをオフ
トランジスタとした場合よりもソース／ドレイン部のジ
ャンクション耐圧を向上させることができるので、ドレ
イン電圧をより高く設定でき、半導体装置の高速化を図
ることができる。

【図面の簡単な説明】

【図１】 本発明の半導体装置の製造方法の第１実施例
の第１のＲＯＭデータ書き込みのためのイオン注入工程
を説明する図である。

【図２】 上記第１実施例の第２のＲＯＭデータ書き込
みのためのイオン注入工程を説明する図である。

【図３】 上記第１実施例によって作製された本発明の
半導体装置の実施例の断面図である。

【図４】 上記半導体装置の多値メモリーセルを構成す
るトランジスタの能力を示す図である。

【図５】 上記第１実施例の変形例の第１のＲＯＭデー
タ書き込みのためのイオン注入工程を説明する断面図で
ある。

【図６】 本発明の半導体装置の製造方法の第２実施例
を説明するメモリーセル断面図である。

【図７】 本発明の半導体装置の製造方法の第３実施例
を説明するメモリーセル断面図である。

【図８】 図８(Ａ)は従来の２ビット情報記憶タイプの
半導体装置の平面図であり、図８(Ｂ),(Ｃ)は従来の２
ビット情報記憶タイプの半導体装置(図８(Ａ))の断面図
である。

【図９】 図９(Ａ)は図８に示す従来の多値出力半導体
装置を示す図であり、図９(Ｂ)は従来の１ビット出力の
半導体装置のメモリーセル断面図である。

【図１０】 図１０(Ａ)は従来の１ビット出力の半導体
装置のメモリーセルの断面図であり、図１０(Ｂ）は今
１つの従来の多値出力半導体装置の断面図である。

【符号の説明】

１,４１,２１,１０１,５１,７１,９１…半導体基板、
２,２９,１０９,５２,９９…ソース／ドレイン部、３,
２２,１０２,４３,５３,６３…ゲート絶縁膜、４,４４,
２３,１０３,５４,７３,７４,９３…ゲート電極、５,４
５,２４,５５,７５…レジストパターン、６,４６,５６,
６６…不純物注入部、７,１０７…レジストパターン、
８,９５…不純物注入部、９,３０,１１０,９７,８０…
層間絶縁膜、１０…金属配線、１１,３１,１１１,９８,
８１…保護膜、２５,２７,１１３…不純物イオン、２
６,１０６…サイドウォール絶縁膜、２８,１０８…拡散
部、６２,８２…ロコス酸化膜。

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 駆動能力が異なる複数のトランジスタを
   含むメモリーセルを有するＭＯＳ型マスクＲＯＭを備
   え、多値出力レベルを実現する半導体装置の製造方法で
   あって、 基板上にゲート電極を形成した後に、上記基板上および
   上記ゲート電極上に、所定のパターンの第１マスクを形
   成し、次に、上記第１マスクおよび上記ゲート電極をマ
   スクとして、上記ゲート端からセルフアラインで、上記
   ゲート電極を通過しない低いエネルギーで上記基板にイ
   オン注入を行って、上記基板に含まれ、かつ、上記ゲー
   ト電極に対向する実効チャネルと境を接し、上記ゲート
   電極に対向する領域から、上記ゲート電極に非対向の領
   域にまで達するが上記ゲート電極に対向する領域の幅方
   向中央を横切らない実効チャネル幅縮小用不純物注入部
   を形成する第１の情報書き込みイオン注入工程と、 上記第１マスクに替えて第２マスクを、上記基板上およ
   び上記ゲート電極上に形成し、次に、上記第２マスクを
   マスクとして、上記ゲート電極を通過する高いエネルギ
   ーで上記基板にイオン注入を行って、上記ゲート電極に
   対向する領域を含む領域にある基板に、上記ゲート電極
   の一側端に対向する位置から上記ゲート電極の他側端に
   対向する位置まで延びる不純物注入部を形成する第２の
   情報書き込みイオン注入工程とを有することを特徴とす
   る半導体装置の製造方法。
2. 【請求項２】 請求項１に記載の半導体装置の製造方法
   において、 上記基板へのイオン注入を、斜め回転イオン注入によっ
   て行うことを特徴とする半導体装置の製造方法。
3. 【請求項３】 駆動能力が異なる複数のトランジスタを
   含むメモリーセルを有するＭＯＳ型マスクＲＯＭを備
   え、多値出力レベルを実現する半導体装置の製造方法で
   あって、 基板上に複数のゲート電極を形成した後に、上記基板上
   および上記ゲート電極上に、所定のパターンの第１マス
   クを形成し、 上記ゲート電極と上記第１マスクとをマスクとして、ソ
   ース／ドレイン部を形成するために上記基板に注入する
   不純物と同じタイプの不純物を、上記基板に注入して、
   上記基板に含まれ、かつ、上記ゲート電極に対向する実
   効チャネルと境を接し、上記ゲート電極に対向する領域
   から、上記ゲート電極に非対向の領域に延びる実効チャ
   ネル長縮小用不純物注入部を形成することによって、 上記実効チャネルが導電する方向となるゲート電極の幅
   方向の両側端に対向する領域に上記実効チャネル長縮小
   用不純物注入部が形成されている第１トランジスタ部
   と、ゲート電極の幅方向の片側端に対向する領域だけに
   上記実効チャネル長縮小用不純物注入部が形成されてい
   る第２トランジスタ部と、ゲート電極に対向する領域に
   上記実効チャネル長縮小用不純物注入部が形成されてい
   ない第３トランジスタ部とを形成する情報書き込みイオ
   ン注入工程と、 上記実効チャネルが導電する方向となる上記ゲート電極
   幅方向の両側端に隣接してサイドウォール絶縁膜を形成
   し、上記ゲート電極および上記サイドウォール絶縁膜を
   マスクとして上記ゲート電極に非対向の領域に不純物を
   注入して、上記ソース／ドレイン部となるソース／ドレ
   イン高濃度拡散層を形成し、実効チャネル長が異なる３
   つのトランジスタを作製する工程とを備えることを特徴
   とする半導体装置の製造方法。
4. 【請求項４】 駆動能力が異なる複数のトランジスタを
   含むメモリーセルを有するＭＯＳ型マスクＲＯＭを備
   え、多値出力レベルを実現する半導体装置の製造方法で
   あって、 基板上に複数のゲート電極を形成した後に、上記基板上
   および上記ゲート電極上に、所定のパターンの第１マス
   クを形成し、 上記ゲート電極と上記第１マスクとをマスクとして、ソ
   ース／ドレイン部を形成するために上記基板に注入する
   不純物と同じタイプの不純物を、上記基板に注入して、
   上記基板に含まれ、かつ、上記ゲート電極に対向する実
   効チャネルと境を接し、上記ゲート電極に対向する領域
   から、上記ゲート電極に非対向の領域に延びる実効チャ
   ネル長縮小用不純物注入部を形成することによって、 上記実効チャネルが導電する方向となるゲート電極の幅
   方向の両側端に対向する領域に上記実効チャネル長縮小
   用不純物注入部が形成されている第１トランジスタ部
   と、ゲート電極の幅方向の片側端に対向する領域だけに
   上記実効チャネル長縮小用不純物注入部が形成されてい
   る第２トランジスタ部と、ゲート電極に対向する領域に
   上記実効チャネル長縮小用不純物注入部が形成されてい
   ない第３トランジスタ部とを形成する第１の情報書き込
   みイオン注入工程と、 上記実効チャネルが導電する方向となる上記ゲート電極
   幅方向の両側端に隣接してサイドウォール絶縁膜を形成
   し、上記ゲート電極および上記サイドウォール絶縁膜を
   マスクとして上記ゲート電極に非対向の領域に不純物を
   注入して、上記ソース／ドレイン部となるソース／ドレ
   イン高濃度拡散層を形成して、上記第１トランジスタ
   部，第２トランジスタ部，第３トランジスタ部を、それ
   ぞれ、第１トランジスタ,第２トランジスタ,第３トラン
   ジスタにし、異なる実効チャネル長を有する３つのトラ
   ンジスタを作製するイオン注入工程と、 所定のパターンの第２マスクを形成し、ゲート電極の上
   から、実効チャネルが含む不純物と同じタイプの不純物
   を上記ゲート電極に対向する領域にある基板に注入し
   て、上記第１乃至第３トランジスタのいずれよりもしき
   い値電圧が高いオフトランジスタを作製する第２の情報
   書き込みイオン注入工程とを備え、上記メモリーセルに
   ４値出力レベルを持たせることを特徴とする半導体装置
   の製造方法。
5. 【請求項５】 請求項３または４に記載の半導体装置の
   製造方法であって、 上記メモリーセルに含まれず、上記ＭＯＳ型マスクＲＯ
   Ｍに含まれるＬＤＤ構造のトランジスタを作製するとき
   のＬＤＤ注入条件を、上記第１の情報書き込みイオン注
   入工程と同じイオン注入条件にし、かつ、上記ＬＤＤ注
   入を上記第１の情報書き込みイオン注入工程で用いたマ
   スクと同じマスクを用いて行うことを特徴とする半導体
   装置の製造方法。
6. 【請求項６】 請求項４に記載の半導体装置の製造方法
   であって、 上記第１トランジスタを複数個作製し、この複数の第１
   トランジスタの内の少なくとも１つを選択し、 この選択した第１トランジスタのゲート電極の上から、
   実効チャネルが含む不純物と同じタイプの不純物を上記
   ゲート電極に対向する領域にある基板に注入して、上記
   第１乃至第３トランジスタのいずれよりもしきい値電圧
   が高いオフトランジスタを作製することを特徴とする半
   導体装置の製造方法。