JPH11328974A - 半導体メモリ装置及びその装置のデータ処理方法 - Google Patents
半導体メモリ装置及びその装置のデータ処理方法Info
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- JPH11328974A JPH11328974A JP10272189A JP27218998A JPH11328974A JP H11328974 A JPH11328974 A JP H11328974A JP 10272189 A JP10272189 A JP 10272189A JP 27218998 A JP27218998 A JP 27218998A JP H11328974 A JPH11328974 A JP H11328974A
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Abstract
(57)【要約】
【課題】多様なバイパス機能を有し１サイクル又は２サ
イクル後のライト動作を実行する機能を有する半導体メ
モリ装置及びその装置のデータ処理方法を提供する。 【解決手段】複数個のメモリセル、ライトドライバ、セ
ンス増幅器、データ入力バッファ、アドレス入力バッフ
ァ、ライトアドレス貯蔵部、選択部、比較部、バイパス
制御信号発生部、制御信号発生部、データ入力保持部、
ラッチ、データ出力部、データ出力バッファ、及びセン
ス増幅器及びデータ出力バッファ制御信号発生部を備え
る。
イクル後のライト動作を実行する機能を有する半導体メ
モリ装置及びその装置のデータ処理方法を提供する。 【解決手段】複数個のメモリセル、ライトドライバ、セ
ンス増幅器、データ入力バッファ、アドレス入力バッフ
ァ、ライトアドレス貯蔵部、選択部、比較部、バイパス
制御信号発生部、制御信号発生部、データ入力保持部、
ラッチ、データ出力部、データ出力バッファ、及びセン
ス増幅器及びデータ出力バッファ制御信号発生部を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、より詳しくは、１又は２サイクル後のライト動
作を実行する機能を有し、ライト後のリード動作の実行
時にライトアドレインとリードアドレスが同一である場
合に入力データをバイパスすることができる半導体メモ
リ装置及びその装置のデータ処理方法に関する。
に係り、より詳しくは、１又は２サイクル後のライト動
作を実行する機能を有し、ライト後のリード動作の実行
時にライトアドレインとリードアドレスが同一である場
合に入力データをバイパスすることができる半導体メモ
リ装置及びその装置のデータ処理方法に関する。
【０００２】
【従来の技術】従来、１又は２サイクル後のライト動作
を実行することができる半導体メモリ装置では、ライト
動作の実行時に外部から入力されるライトアドレスを装
置内部で１又は２サイクルだけ遅延させてアドレスデコ
ーダーに入力してワードライン及びビットラインを選択
し、ライトアドレス入力から１サイクル又は２サイクル
だけ遅延されて外部から入力されるデータ入力信号をラ
イトドライバに伝送して１又は２サイクル後のライト動
作を行う。即ち、１又は２サイクル後のライト動作と
は、半導体メモリ装置がライトアドレスを入力し、該ラ
イトアドレスの入力から１又は２サイクルだけ遅延して
外部からのライトデータを入力してライト動作を行うこ
とをいう。
を実行することができる半導体メモリ装置では、ライト
動作の実行時に外部から入力されるライトアドレスを装
置内部で１又は２サイクルだけ遅延させてアドレスデコ
ーダーに入力してワードライン及びビットラインを選択
し、ライトアドレス入力から１サイクル又は２サイクル
だけ遅延されて外部から入力されるデータ入力信号をラ
イトドライバに伝送して１又は２サイクル後のライト動
作を行う。即ち、１又は２サイクル後のライト動作と
は、半導体メモリ装置がライトアドレスを入力し、該ラ
イトアドレスの入力から１又は２サイクルだけ遅延して
外部からのライトデータを入力してライト動作を行うこ
とをいう。
【０００３】
【発明が解決しようとする課題】ところが、従来の半導
体メモリ装置は、１又は２サイクル後のライト機能を有
するが、多様なバイパス機能は有しない。具体的には、
従来の半導体メモリ装置は、リード命令の２サイクル前
にライト命令があるか、リード命令の１又は２サイクル
前にライト命令がある場合に、ライトデータをメモりセ
ルに書込まずにデータ出力バッファを通じて外部に出力
するバイパス機能を具備している。しかし、その詳細回
路構成は公開されていない。また、従来の半導体メモリ
装置は、ライト命令後に直ぐにリード命令があり、その
ライトアドレスとリードアドレスとが同一である場合の
バイパス機能は有しない。
体メモリ装置は、１又は２サイクル後のライト機能を有
するが、多様なバイパス機能は有しない。具体的には、
従来の半導体メモリ装置は、リード命令の２サイクル前
にライト命令があるか、リード命令の１又は２サイクル
前にライト命令がある場合に、ライトデータをメモりセ
ルに書込まずにデータ出力バッファを通じて外部に出力
するバイパス機能を具備している。しかし、その詳細回
路構成は公開されていない。また、従来の半導体メモリ
装置は、ライト命令後に直ぐにリード命令があり、その
ライトアドレスとリードアドレスとが同一である場合の
バイパス機能は有しない。
【０００４】本発明の目的は、例えば、多様なバイパス
機能を有し１サイクル又は２サイクル後のライト動作を
実行することができる半導体メモリ装置及びその装置の
データ処理方法を提供することにある。
機能を有し１サイクル又は２サイクル後のライト動作を
実行することができる半導体メモリ装置及びその装置の
データ処理方法を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
本発明に係る半導体メモリ装置は、複数個のメモリセ
ル、それらメモリセルに入力されるデータを伝送するラ
イトドライバ、センス増幅器制御信号に応答してそれら
メモりセルから伝送されたデータを増幅して出力するセ
ンス増幅器、外部からのデータ入力信号をバッファして
出力するデータ入力バッファ、外部からのアドレス入力
信号をバッファして出力するアドレス入力バッファ、１
又は２サイクル後のライト時に前記アドレス入力バッフ
ァからのライトアドレスを１又は２サイクルだけ遅延さ
せて出力するライトアドレス保持手段、前記アドレス入
力バッファからのリードアドレスと前記ライトアドレス
保持手段からの１サイクル又は２サイクルだけ遅延され
たライトアドレスを選択的に出力する選択手段、前記ア
ドレス入力バッファからのリードアドレスと前記ライト
アドレス保持手段からの１サイクル又は２サイクルだけ
遅延されたライトアドレスを比較して、同一であれば第
１、第２比較信号を発生する比較手段、前記１サイクル
後のライト動作の実行時は前記第１比較信号を入力して
バイパス１、バイパス１２の制御信号を発生し、前記２
サイクル後のライト動作の実行時は前記第１、第２比較
信号を入力してバイパス０、バイパス１、バイパス２及
びバイパス１２制御信号を発生するバイパス制御信号発
生手段、前記１サイクル後のライト動作の実行時は第
１、第２制御信号を発生し、前記２サイクル後のライト
動作の実行時は第１、第２、第３制御信号を発生する制
御信号発生手段、前記第１制御信号に応答して前記１又
は２サイクルだけ遅延されて入力されるデータ入力信号
を伝送して第１、第２、第３信号を発生し、前記第２制
御信号に応答して前記第２信号をラッチし、前記第３制
御信号に応答して前記第３信号をラッチして前記ライト
ドライバに伝送するデータ入力保持手段、前記バイパス
０制御信号に応答して前記第１信号を出力し、前記バイ
パス１及び１２制御信号に応答して前記第２信号を出力
し、前記バイパス２及び１２制御信号に応答して前記第
３信号を出力するデータ出力選択手段、１又は２サイク
ル後のライトバイパス動作の実行時にデータ出力バッフ
ァ制御信号に応答して前記データ出力選択手段からのデ
ータをラッチして外部に出力するデータ出力バッファ、
及び前記センス増幅器ディスエーブル信号と前記データ
出力バッファを制御する制御信号を発生するセンス増幅
器及びデータ出力バッファ制御信号発生手段を具備する
ことを特徴とする。
本発明に係る半導体メモリ装置は、複数個のメモリセ
ル、それらメモリセルに入力されるデータを伝送するラ
イトドライバ、センス増幅器制御信号に応答してそれら
メモりセルから伝送されたデータを増幅して出力するセ
ンス増幅器、外部からのデータ入力信号をバッファして
出力するデータ入力バッファ、外部からのアドレス入力
信号をバッファして出力するアドレス入力バッファ、１
又は２サイクル後のライト時に前記アドレス入力バッフ
ァからのライトアドレスを１又は２サイクルだけ遅延さ
せて出力するライトアドレス保持手段、前記アドレス入
力バッファからのリードアドレスと前記ライトアドレス
保持手段からの１サイクル又は２サイクルだけ遅延され
たライトアドレスを選択的に出力する選択手段、前記ア
ドレス入力バッファからのリードアドレスと前記ライト
アドレス保持手段からの１サイクル又は２サイクルだけ
遅延されたライトアドレスを比較して、同一であれば第
１、第２比較信号を発生する比較手段、前記１サイクル
後のライト動作の実行時は前記第１比較信号を入力して
バイパス１、バイパス１２の制御信号を発生し、前記２
サイクル後のライト動作の実行時は前記第１、第２比較
信号を入力してバイパス０、バイパス１、バイパス２及
びバイパス１２制御信号を発生するバイパス制御信号発
生手段、前記１サイクル後のライト動作の実行時は第
１、第２制御信号を発生し、前記２サイクル後のライト
動作の実行時は第１、第２、第３制御信号を発生する制
御信号発生手段、前記第１制御信号に応答して前記１又
は２サイクルだけ遅延されて入力されるデータ入力信号
を伝送して第１、第２、第３信号を発生し、前記第２制
御信号に応答して前記第２信号をラッチし、前記第３制
御信号に応答して前記第３信号をラッチして前記ライト
ドライバに伝送するデータ入力保持手段、前記バイパス
０制御信号に応答して前記第１信号を出力し、前記バイ
パス１及び１２制御信号に応答して前記第２信号を出力
し、前記バイパス２及び１２制御信号に応答して前記第
３信号を出力するデータ出力選択手段、１又は２サイク
ル後のライトバイパス動作の実行時にデータ出力バッフ
ァ制御信号に応答して前記データ出力選択手段からのデ
ータをラッチして外部に出力するデータ出力バッファ、
及び前記センス増幅器ディスエーブル信号と前記データ
出力バッファを制御する制御信号を発生するセンス増幅
器及びデータ出力バッファ制御信号発生手段を具備する
ことを特徴とする。
【０００６】前記他の目的を達成するための本発明に係
る半導体メモリ装置のデータ処理方法は、複数個のメモ
リセルと、それらメモリセルにデータを伝送するライト
ドライバと、センス増幅器制御信号に応答してそれら複
数個のメモリセルから伝送されるデータを増幅して出力
するセンス増幅器と、外部からのデータ入力信号をバッ
ファして出力するアドレス入力バッファと、データ出力
バッファ制御信号に応答して前記センス増幅器から出力
されるデータをバッファして出力するデータ出力バッフ
ァとを具備する半導体メモリ装置のデータ処理方法にお
いて、１サイクル後のライト動作の実行時に前記アドレ
ス入力バッファから出力されるライトアドレスを１サイ
クルだけ遅延させて出力し、リード命令入力時に入力さ
れるリードアドレスと前記ライトアドレスを比較しその
結果同一であればバイパス１及びバイパス１２制御信号
を発生し、２サイクル後のライト動作時に前記アドレス
入力バッファから出力されるライトアドレスを２サイク
ルだけ遅延させて出力し、リード命令入力時に入力され
るリードアドレスと前記１又は２サイクル前のライトア
ドレスを比較しその結果同一であればバイパス０、バイ
パス１、バイパス２、及びバイパス１２制御信号を発生
する段階と、前記１サイクル後のライト動作の実行時に
前記データ入力バッファから入力されるデータ入力信号
を第１制御信号に応答して第１、第２、第３信号に発生
し、第２制御信号に応答して前記第２信号を前記ライト
ドライバに出力し、前記バイパス１及びバイパス１２制
御信号に応答して前記第２信号を前記データ出力バッフ
ァに出力し、前記２サイクル後のライト動作の実行時に
前記データ入力バッファから入力されるデータ入力信号
を前記第１制御信号に応答して前記第１、第２、第３信
号に発生し、前記第２又は第３制御信号に応答して前記
第２又は第３信号を前記ライトドライバに出力し、前記
バイパス０制御信号に応答して前記第１信号を前記デー
タ出力バッファに出力し、前記バイパス１及びバイパス
１２制御信号に応答して前記第２信号を前記データ出力
バッファに出力し、前記バイパス２及びバイパス１２制
御信号に応答して前記第３信号を前記データ出力バッフ
ァに出力する段階とを具備することを特徴とする。
る半導体メモリ装置のデータ処理方法は、複数個のメモ
リセルと、それらメモリセルにデータを伝送するライト
ドライバと、センス増幅器制御信号に応答してそれら複
数個のメモリセルから伝送されるデータを増幅して出力
するセンス増幅器と、外部からのデータ入力信号をバッ
ファして出力するアドレス入力バッファと、データ出力
バッファ制御信号に応答して前記センス増幅器から出力
されるデータをバッファして出力するデータ出力バッフ
ァとを具備する半導体メモリ装置のデータ処理方法にお
いて、１サイクル後のライト動作の実行時に前記アドレ
ス入力バッファから出力されるライトアドレスを１サイ
クルだけ遅延させて出力し、リード命令入力時に入力さ
れるリードアドレスと前記ライトアドレスを比較しその
結果同一であればバイパス１及びバイパス１２制御信号
を発生し、２サイクル後のライト動作時に前記アドレス
入力バッファから出力されるライトアドレスを２サイク
ルだけ遅延させて出力し、リード命令入力時に入力され
るリードアドレスと前記１又は２サイクル前のライトア
ドレスを比較しその結果同一であればバイパス０、バイ
パス１、バイパス２、及びバイパス１２制御信号を発生
する段階と、前記１サイクル後のライト動作の実行時に
前記データ入力バッファから入力されるデータ入力信号
を第１制御信号に応答して第１、第２、第３信号に発生
し、第２制御信号に応答して前記第２信号を前記ライト
ドライバに出力し、前記バイパス１及びバイパス１２制
御信号に応答して前記第２信号を前記データ出力バッフ
ァに出力し、前記２サイクル後のライト動作の実行時に
前記データ入力バッファから入力されるデータ入力信号
を前記第１制御信号に応答して前記第１、第２、第３信
号に発生し、前記第２又は第３制御信号に応答して前記
第２又は第３信号を前記ライトドライバに出力し、前記
バイパス０制御信号に応答して前記第１信号を前記デー
タ出力バッファに出力し、前記バイパス１及びバイパス
１２制御信号に応答して前記第２信号を前記データ出力
バッファに出力し、前記バイパス２及びバイパス１２制
御信号に応答して前記第３信号を前記データ出力バッフ
ァに出力する段階とを具備することを特徴とする。
【０００７】
【発明の実施の形態】以下、図面を参照しながら本発明
の好適な実施の形態について説明する。
の好適な実施の形態について説明する。
【０００８】図１は、本発明の好適な実施の形態に係る
半導体メモリ装置の構成を示すブロック図である。この
半導体メモリ装置は、メモりセル10-1、10-2、...10-
n、プリチャージ及び等化回路12-1,12-2,...120n、行ア
ドレスデコーダー14、列選択スイッチ16-1,16-2,...16-
n、列アドレスデコーダー18、ライトドライバ20、セン
ス増幅器22、データ出力バッファ24、データ入力バッフ
ァ26、アドレス入力バッファ28、マルチプレクサ30、レ
ジスタ32、比較回路34、バイパス合算器36,38、バイパ
ス制御信号発生回路40、データ入力レジスタ制御回路4
2、データ入力レジスタ44、伝送ゲート46,48、及びラッ
チ50から構成される。
半導体メモリ装置の構成を示すブロック図である。この
半導体メモリ装置は、メモりセル10-1、10-2、...10-
n、プリチャージ及び等化回路12-1,12-2,...120n、行ア
ドレスデコーダー14、列選択スイッチ16-1,16-2,...16-
n、列アドレスデコーダー18、ライトドライバ20、セン
ス増幅器22、データ出力バッファ24、データ入力バッフ
ァ26、アドレス入力バッファ28、マルチプレクサ30、レ
ジスタ32、比較回路34、バイパス合算器36,38、バイパ
ス制御信号発生回路40、データ入力レジスタ制御回路4
2、データ入力レジスタ44、伝送ゲート46,48、及びラッ
チ50から構成される。
【０００９】以下、この半導体メモリ装置の各部の機能
を説明する。
を説明する。
【００１０】メモりセル10-1,10-2,...10-nは、ワード
ライン選択信号をWL1,WL2,...,WLnと列選択信号Y1,Y
2,...,Ynに応答して選択されて、ビットライン対BL1,BL
1B、BL2,BL2B、...、BLn,BLnBのデータを入力するか
（ライト）、ビットライン対にデータを出力する（リー
ド）。プリチャージ及び等化回路12-1,12-2,...12-n
は、リード動作時にビットライン対をプリチャージし等
化する。
ライン選択信号をWL1,WL2,...,WLnと列選択信号Y1,Y
2,...,Ynに応答して選択されて、ビットライン対BL1,BL
1B、BL2,BL2B、...、BLn,BLnBのデータを入力するか
（ライト）、ビットライン対にデータを出力する（リー
ド）。プリチャージ及び等化回路12-1,12-2,...12-n
は、リード動作時にビットライン対をプリチャージし等
化する。
【００１１】行アドレスデコーダー14は、行アドレスX
をデコーディングしてワードライン選択信号を発生す
る。列選択スイッチ16-1,16-2,...16-nは、列選択信号
に応答してビットライン対とデータライン対DL,DLBと間
のデータ伝送を制御する。列アドレスデコーダー18は、
列アドレスＹをデコーディングして列選択信号を発生す
る。ライトドライバ20は、入力されるデータをデータラ
イン対に伝送する。
をデコーディングしてワードライン選択信号を発生す
る。列選択スイッチ16-1,16-2,...16-nは、列選択信号
に応答してビットライン対とデータライン対DL,DLBと間
のデータ伝送を制御する。列アドレスデコーダー18は、
列アドレスＹをデコーディングして列選択信号を発生す
る。ライトドライバ20は、入力されるデータをデータラ
イン対に伝送する。
【００１２】センス増幅器22は、データライン対に伝送
されるデータを増幅して出力する。データ出力バッファ
24は、データをバッファして出力データDOUTを発生す
る。データ入力バッファ26は、外部から入力されるデー
タDINをバッファする。アドレス入力バッファ28は、ク
ロック信号XCKに同期して生成される信号KINAに応答し
て外部から入力されるアドレスXAiをバッファしてリー
ドアドレスRA及びライトアドレスWAを出力する。
されるデータを増幅して出力する。データ出力バッファ
24は、データをバッファして出力データDOUTを発生す
る。データ入力バッファ26は、外部から入力されるデー
タDINをバッファする。アドレス入力バッファ28は、ク
ロック信号XCKに同期して生成される信号KINAに応答し
て外部から入力されるアドレスXAiをバッファしてリー
ドアドレスRA及びライトアドレスWAを出力する。
【００１３】レジスタ32は、信号KINA、Pweに応答して
アドレス入力バッファ28の出力信号WAをラッチし、これ
を１サイクルだけ遅延させて信号WA1を発生し、信号Pwe
に応答して信号WA1を更に１サイクルだけ遅延させて信
号WA2を発生する。即ち、信号WA1は、信号KINA、Pweに
応答して１サイクル分パイプラインされた信号であり、
信号WA2は、信号Pweに応答して２サイクルパイプライン
された信号である。そして、信号Pweはライト時のライ
トイネーブル信号とクロック信号により発生される。
アドレス入力バッファ28の出力信号WAをラッチし、これ
を１サイクルだけ遅延させて信号WA1を発生し、信号Pwe
に応答して信号WA1を更に１サイクルだけ遅延させて信
号WA2を発生する。即ち、信号WA1は、信号KINA、Pweに
応答して１サイクル分パイプラインされた信号であり、
信号WA2は、信号Pweに応答して２サイクルパイプライン
された信号である。そして、信号Pweはライト時のライ
トイネーブル信号とクロック信号により発生される。
【００１４】これにより、１サイクル後のライト時は信
号WA1がマルチプレクサ30に出力され、２サイクル後の
ライト時は信号WA2がマルチプレクサ30に出力される。
マルチプレクサ30は、信号Prdに応答してリードアドレ
スRAを出力し、信号Pweに応答してレジスタ32から出力
されるライトアドレスを出力する。信号Prdは、リード
時のリードイネーブル信号とクロック信号により生成さ
れる。
号WA1がマルチプレクサ30に出力され、２サイクル後の
ライト時は信号WA2がマルチプレクサ30に出力される。
マルチプレクサ30は、信号Prdに応答してリードアドレ
スRAを出力し、信号Pweに応答してレジスタ32から出力
されるライトアドレスを出力する。信号Prdは、リード
時のリードイネーブル信号とクロック信号により生成さ
れる。
【００１５】比較回路34は、信号WA1とリードアドレス
を比較して、両者が同一であれば信号SCHR1を発生し、
信号WA2とリードアドレスを比較して、両者が同一であ
れば信号SCHR2を発生する。バイパス合算器36は、リー
ド信号SRDと信号SCHR1を合算して信号SBP0を発生する。
バイパス合算器38は、リード信号SRDと信号SCHR2を合算
して信号SBP1を発生する。バイパス制御信号発生回路40
は、ライトイネーブル信号に応答してバイパス制御信号
BPO,BP1,BP2,BP12を発生するが、１サイクル後のライト
動作の実行時は、バイパス１信号BP1を発生し、２サイ
クル後の動作の実行時は該当するバイパス制御信号を発
生する。即ち、バイパス制御信号発生回路40は、バイパ
ス０動作の実行時はBP0を発生し、バイパス１動作の実
行時はBP1,BP12を発生し、バイパス２動作の実行時はBP
2,BP12を発生する。
を比較して、両者が同一であれば信号SCHR1を発生し、
信号WA2とリードアドレスを比較して、両者が同一であ
れば信号SCHR2を発生する。バイパス合算器36は、リー
ド信号SRDと信号SCHR1を合算して信号SBP0を発生する。
バイパス合算器38は、リード信号SRDと信号SCHR2を合算
して信号SBP1を発生する。バイパス制御信号発生回路40
は、ライトイネーブル信号に応答してバイパス制御信号
BPO,BP1,BP2,BP12を発生するが、１サイクル後のライト
動作の実行時は、バイパス１信号BP1を発生し、２サイ
クル後の動作の実行時は該当するバイパス制御信号を発
生する。即ち、バイパス制御信号発生回路40は、バイパ
ス０動作の実行時はBP0を発生し、バイパス１動作の実
行時はBP1,BP12を発生し、バイパス２動作の実行時はBP
2,BP12を発生する。
【００１６】データ入力レジスタ制御回路42は、ライト
イネーブル信号WEを入力して制御信号PDIN,PDIN1,PDIN2
を発生する。データ入力レジスタ制御回路42は、１サイ
クル後のライト動作を実行するために、ライト命令の１
サイクル後のクロック信号と同期して信号PDINを発生
し、ライト命令の１サイクル後にリード命令があれば信
号PDIN1を発生する。また、データ入力レジスタ制御回
路42は、２サイクル後のライト動作を行うために、ライ
ト命令の２サイクル後のクロック信号と同期して信号PD
INを発生し、ライト命令の１サイクル後或いは２サイク
ル前にリード命令があれば信号PDIN１を発生し、１サイ
クル前と２サイクル前に共にライト命令があれば信号PD
IN2を発生する。
イネーブル信号WEを入力して制御信号PDIN,PDIN1,PDIN2
を発生する。データ入力レジスタ制御回路42は、１サイ
クル後のライト動作を実行するために、ライト命令の１
サイクル後のクロック信号と同期して信号PDINを発生
し、ライト命令の１サイクル後にリード命令があれば信
号PDIN1を発生する。また、データ入力レジスタ制御回
路42は、２サイクル後のライト動作を行うために、ライ
ト命令の２サイクル後のクロック信号と同期して信号PD
INを発生し、ライト命令の１サイクル後或いは２サイク
ル前にリード命令があれば信号PDIN１を発生し、１サイ
クル前と２サイクル前に共にライト命令があれば信号PD
IN2を発生する。
【００１７】データ入力レジスタ44は、信号PDINに応答
してデータ入力信号DINを伝送しラッチして信号DR0,DR
1,DR2をデータ出力マルチプレクサ52に出力する。伝送
ゲート46は信号PDIN1に応答して信号DR1を伝送する。伝
送ゲート48は信号PDIN2に応答して信号DR2を伝送する。
ラッチ50は伝送ゲート46,48の出力信号をラッチしてラ
イトドライバ20に出力する。
してデータ入力信号DINを伝送しラッチして信号DR0,DR
1,DR2をデータ出力マルチプレクサ52に出力する。伝送
ゲート46は信号PDIN1に応答して信号DR1を伝送する。伝
送ゲート48は信号PDIN2に応答して信号DR2を伝送する。
ラッチ50は伝送ゲート46,48の出力信号をラッチしてラ
イトドライバ20に出力する。
【００１８】データ出力マルチプレクサ52は、バイパス
制御信号BP0,BP1,BP2,BP12に応答して信号DR0,DR1,DR2
の中の１つをデータ出力バッファ24に出力する。
制御信号BP0,BP1,BP2,BP12に応答して信号DR0,DR1,DR2
の中の１つをデータ出力バッファ24に出力する。
【００１９】図１の構成で、レジスタ32、比較回路34、
バイパス加算器36,38及びバイパス制御信号発生回路40
は、バイパス制御信号を発生するための回路構成であ
り、データ入力レジスタ制御回路42、データ入力レジス
タ44,伝送ゲート46,48、ラッチ50及びデータ出力マルチ
プレクサ52は、直接的にバイパス動作を制御する回路構
成である。
バイパス加算器36,38及びバイパス制御信号発生回路40
は、バイパス制御信号を発生するための回路構成であ
り、データ入力レジスタ制御回路42、データ入力レジス
タ44,伝送ゲート46,48、ラッチ50及びデータ出力マルチ
プレクサ52は、直接的にバイパス動作を制御する回路構
成である。
【００２０】図２は、本発明の好適な実施の形態に係る
半導体メモリ装置のデータ入力レジスタ44の回路図であ
る。このデータ入力レジスタ44は、インバーター62,66,
70,80、伝送ゲート60,64,68,78及びラッチ72,74,76,82
から構成されている。
半導体メモリ装置のデータ入力レジスタ44の回路図であ
る。このデータ入力レジスタ44は、インバーター62,66,
70,80、伝送ゲート60,64,68,78及びラッチ72,74,76,82
から構成されている。
【００２１】伝送ゲート60,68は、"ロー"レベルの信号P
DINに応答して、データ入力信号DIN、信号DR1をそれぞ
れ伝送する。ラッチ72,76は、伝送ゲート60,68を通じて
伝送される信号をそれぞれラッチする。伝送ゲート64,7
8は、"ハイ"レベルの信号PDINに応答して、信号DRO、ラ
ッチ76にラッチされた信号をそれぞれ伝送する。ラッチ
74,82は、伝送ゲート64,78を通じて伝送される信号をそ
れぞれラッチする。
DINに応答して、データ入力信号DIN、信号DR1をそれぞ
れ伝送する。ラッチ72,76は、伝送ゲート60,68を通じて
伝送される信号をそれぞれラッチする。伝送ゲート64,7
8は、"ハイ"レベルの信号PDINに応答して、信号DRO、ラ
ッチ76にラッチされた信号をそれぞれ伝送する。ラッチ
74,82は、伝送ゲート64,78を通じて伝送される信号をそ
れぞれラッチする。
【００２２】図２に示す回路では、信号PDINが"ロー"レ
ベルの期間に、データ入力信号DIN、ラッチ74に保持さ
れたデータが伝送ゲート60,68にそれぞれ伝送され、"ハ
イ"レベルの期間に、ラッチ72,76に保持されたデータが
信号DR1,DR2として出力される。即ち、図２に示す回路
は、バイパス０、バイパス１、バイパス２機能の実行時
に、信号DR0,DR1,DR2の中の１つをデータ出力マルチプ
レクサ52に出力する。
ベルの期間に、データ入力信号DIN、ラッチ74に保持さ
れたデータが伝送ゲート60,68にそれぞれ伝送され、"ハ
イ"レベルの期間に、ラッチ72,76に保持されたデータが
信号DR1,DR2として出力される。即ち、図２に示す回路
は、バイパス０、バイパス１、バイパス２機能の実行時
に、信号DR0,DR1,DR2の中の１つをデータ出力マルチプ
レクサ52に出力する。
【００２３】バイパス０機能は、ライト命令後に同一の
アドレスのリード命令がある場合の機能、バイパス１機
能は、ライト、リード、リード命令が順に実行され、ラ
イトアドレスと最後のリードアドレスが同一の場合の機
能、バイパス２機能は、ライト、ライト、リード命令が
順に実行され、始めのライトアドレスとリードアドレス
が同一の場合の機能をいう。
アドレスのリード命令がある場合の機能、バイパス１機
能は、ライト、リード、リード命令が順に実行され、ラ
イトアドレスと最後のリードアドレスが同一の場合の機
能、バイパス２機能は、ライト、ライト、リード命令が
順に実行され、始めのライトアドレスとリードアドレス
が同一の場合の機能をいう。
【００２４】伝送ゲート46は、信号PDINに応答して信号
DR1を伝送し、伝送ゲート48は信号PDIN2に応答して信号
DR2を伝送する。そして、ラッチ50は、伝送ゲート46,48
の出力信号をラッチしてライトドライバ20に出力する。
即ち、データ入力レジスタ44の出力信号DR1,DR2を入力
する伝送ゲート46,48とラッチ50は、１又は２サイクル
後のライト動作を実行する回路である。
DR1を伝送し、伝送ゲート48は信号PDIN2に応答して信号
DR2を伝送する。そして、ラッチ50は、伝送ゲート46,48
の出力信号をラッチしてライトドライバ20に出力する。
即ち、データ入力レジスタ44の出力信号DR1,DR2を入力
する伝送ゲート46,48とラッチ50は、１又は２サイクル
後のライト動作を実行する回路である。
【００２５】図３は、本発明の好適な実施の形態に係る
半導体メモリ装置のデータ出力バッファ24の回路図であ
る。このデータ出力バッファ24は、PMOSトランジスタ9
0,92,94,108,110,114,116、NMOSトランジスタ96,98,10
0,102,112,118、インバーター104,106,120,122,124,12
6,134,138、NORゲート128,130、及びNANDゲート132,136
から構成されている。
半導体メモリ装置のデータ出力バッファ24の回路図であ
る。このデータ出力バッファ24は、PMOSトランジスタ9
0,92,94,108,110,114,116、NMOSトランジスタ96,98,10
0,102,112,118、インバーター104,106,120,122,124,12
6,134,138、NORゲート128,130、及びNANDゲート132,136
から構成されている。
【００２６】PMOSトランジスタ90,92,94及びNMOSトラン
ジスタ96,98,100,102から構成されたイネーブル回路
は、ライト動作の実行時は、イネーブル信号KDPRECBが"
ハイ"レベルであるためPMOSトランジスタ90がオフさ
れ、NMOSトランジスタ100,102がオンされてデータライ
ン対DTA,DTABを"ロー"レベルにしてデータ信号DTA、DTA
Bを維持する。一方、リード動作の実行時は、イネーブ
ル信号KDPRECBが"ロー"レベルであるためPMOSトランジ
スタ90がオンされ、NMOSトランジスタ100,102がオフさ
れてセンス増幅器出力信号SAS,SASBがそれぞれデータラ
イン対DTA,DTABに伝送される。
ジスタ96,98,100,102から構成されたイネーブル回路
は、ライト動作の実行時は、イネーブル信号KDPRECBが"
ハイ"レベルであるためPMOSトランジスタ90がオフさ
れ、NMOSトランジスタ100,102がオンされてデータライ
ン対DTA,DTABを"ロー"レベルにしてデータ信号DTA、DTA
Bを維持する。一方、リード動作の実行時は、イネーブ
ル信号KDPRECBが"ロー"レベルであるためPMOSトランジ
スタ90がオンされ、NMOSトランジスタ100,102がオフさ
れてセンス増幅器出力信号SAS,SASBがそれぞれデータラ
イン対DTA,DTABに伝送される。
【００２７】インバーター104,106、PMOSトランジスタ1
08,110,114,116、NMOSトランジスタ112,118、及びラッ
チ120,122から構成された回路は、ライト動作の実行時
はデータライン対DTA,DTABのデータの全てが"ロー"レベ
ルであるためPMOSトランジスタ110,116及びNMOSトラン
ジスタ112,118の全てがオフされて、データライン対DTB
B,DTBにはラッチ120,122にラッチされたデータが維持さ
れる。一方、リード動作の遂行時は、データライン対DT
A,DTABに伝送されたデータをそれぞれ反転してデータラ
イン対DTAA,DTBに伝送する。
08,110,114,116、NMOSトランジスタ112,118、及びラッ
チ120,122から構成された回路は、ライト動作の実行時
はデータライン対DTA,DTABのデータの全てが"ロー"レベ
ルであるためPMOSトランジスタ110,116及びNMOSトラン
ジスタ112,118の全てがオフされて、データライン対DTB
B,DTBにはラッチ120,122にラッチされたデータが維持さ
れる。一方、リード動作の遂行時は、データライン対DT
A,DTABに伝送されたデータをそれぞれ反転してデータラ
イン対DTAA,DTBに伝送する。
【００２８】インバーター124,126及びNORゲート128,13
0から構成された回路は、クロックXCKと同期して信号KD
ATAによりデータライン対DTBB,DTBに伝送されたデータ
をそれぞれ反転してデータライン対DTC,DTCBに出力す
る。即ち、この回路は、信号KDATAが"ロー"レベルから"
ハイ"レベルに遷移するとき、データライン上(DTBB,DT
B)に伝送されたデータをそれぞれ反転してデータライン
対DTC,DTCBに伝送する。
0から構成された回路は、クロックXCKと同期して信号KD
ATAによりデータライン対DTBB,DTBに伝送されたデータ
をそれぞれ反転してデータライン対DTC,DTCBに出力す
る。即ち、この回路は、信号KDATAが"ロー"レベルから"
ハイ"レベルに遷移するとき、データライン上(DTBB,DT
B)に伝送されたデータをそれぞれ反転してデータライン
対DTC,DTCBに伝送する。
【００２９】NANDゲート132,136及びインバーター134,1
38から構成される回路は、出力イネーブル信号OEに応答
してデータライン対DTC,DTCBに伝送された信号をデータ
出力信号DOU,DODとしてそれぞれ出力する。
38から構成される回路は、出力イネーブル信号OEに応答
してデータライン対DTC,DTCBに伝送された信号をデータ
出力信号DOU,DODとしてそれぞれ出力する。
【００３０】図３に示すデータ出力バッファ24は、本発
明の好適な実施の形態に係る半導体メモリ装置における
１又は２サイクル後のライトバイパス動作を可能にする
回路構成である。
明の好適な実施の形態に係る半導体メモリ装置における
１又は２サイクル後のライトバイパス動作を可能にする
回路構成である。
【００３１】図４は、本発明の好適な実施の形態に係る
半導体メモリ装置のデータ出力マルチプレクサ52の回路
図である。このデータ出力マルチプレクサ52、インバー
ター140,144,148,150,152,156,160,162,166、伝送ゲー
ト142,146,154,164、及びNORゲート158から構成され
る。
半導体メモリ装置のデータ出力マルチプレクサ52の回路
図である。このデータ出力マルチプレクサ52、インバー
ター140,144,148,150,152,156,160,162,166、伝送ゲー
ト142,146,154,164、及びNORゲート158から構成され
る。
【００３２】伝送ゲート142,146は、バイパス制御信号B
P1,BP2にそれぞれ応答して信号DR1,DR2をそれぞれ伝送
する。ラッチ148,150は、伝送ゲート142,146の出力信号
をラッチする。伝送ゲート154は、バイパス制御信号BP1
2に応答して、ラッチを構成するインバーター150の出力
信号を伝送する。インバーター156は、バイパス制御信
号BP0を反転する。NORゲート158は、インバーター156の
出力信号及び信号KDATAの論理和を反転して信号KBYP0と
して出力する。即ち、信号KBYP0は、バイパス制御信号B
P0がイネーブルされ、信号KDATAが"ロー"レベルである
場合に"ハイ"レベル、即ちイネーブルになる。
P1,BP2にそれぞれ応答して信号DR1,DR2をそれぞれ伝送
する。ラッチ148,150は、伝送ゲート142,146の出力信号
をラッチする。伝送ゲート154は、バイパス制御信号BP1
2に応答して、ラッチを構成するインバーター150の出力
信号を伝送する。インバーター156は、バイパス制御信
号BP0を反転する。NORゲート158は、インバーター156の
出力信号及び信号KDATAの論理和を反転して信号KBYP0と
して出力する。即ち、信号KBYP0は、バイパス制御信号B
P0がイネーブルされ、信号KDATAが"ロー"レベルである
場合に"ハイ"レベル、即ちイネーブルになる。
【００３３】インバーター160は、信号DR0を反転する。
伝送ゲート164は、信号KBYPOに応答してインバーター16
0の出力信号をデータラインDTBに伝送し、インバーター
166は、データラインDTBに伝送された信号を反転データ
ラインDTBBに伝送する。
伝送ゲート164は、信号KBYPOに応答してインバーター16
0の出力信号をデータラインDTBに伝送し、インバーター
166は、データラインDTBに伝送された信号を反転データ
ラインDTBBに伝送する。
【００３４】図５は、本発明の好適な実施の形態に係る
半導体メモリ装置のセンス増幅器イネーブル信号SAEN及
びデータ出力バッファイネーブル信号KDPRECBを発生す
る回路の回路図である。この回路は、NORゲート170,18
4、NANDゲート182,190、PMOSトランジスタ172,174,17
6、NMOSトランジスタ178,180、及びインバーター186,18
8,192,194から構成されている。
半導体メモリ装置のセンス増幅器イネーブル信号SAEN及
びデータ出力バッファイネーブル信号KDPRECBを発生す
る回路の回路図である。この回路は、NORゲート170,18
4、NANDゲート182,190、PMOSトランジスタ172,174,17
6、NMOSトランジスタ178,180、及びインバーター186,18
8,192,194から構成されている。
【００３５】リード命令があればセンス増幅器をイネー
ブルするためイネーブル信号SAENPが発生する。NORゲー
ト170は、データライン対DTA,DTABからの信号の論理和
の反転を演算する。即ち、 NORゲート170は、データラ
イン対DTA,DTABのデータの全てが"ロー"レベルであれ
ば"ハイ"レベルの信号を発生する。
ブルするためイネーブル信号SAENPが発生する。NORゲー
ト170は、データライン対DTA,DTABからの信号の論理和
の反転を演算する。即ち、 NORゲート170は、データラ
イン対DTA,DTABのデータの全てが"ロー"レベルであれ
ば"ハイ"レベルの信号を発生する。
【００３６】NMOSトランジスタ178,180は、"ハイ"レベ
ルのイネーブル信号SAENPとNORゲート170の出力信号に
応答してオンしてPMOSトランジスタ178のドレインを"ロ
ー"レベルにする。この時、センス増幅器22及びデータ
出力バッファ24をイネーブルするための信号を発生する
動作となる。
ルのイネーブル信号SAENPとNORゲート170の出力信号に
応答してオンしてPMOSトランジスタ178のドレインを"ロ
ー"レベルにする。この時、センス増幅器22及びデータ
出力バッファ24をイネーブルするための信号を発生する
動作となる。
【００３７】この時、NANDゲート182は、"ロー"レベル
の信号と"ハイ"レベルの信号の論理積を反転して"ハイ"
レベルの信号を発生する。NORゲート184及びインバータ
ー186,188は、信号SBP0,SBP12に応答してこれら信号の
全てが"ロー"レベルであれば"ハイ"レベルの信号を発生
し、１つでも"ハイ"レベルであれば"ロー"レベルの信号
を発生する。即ち、この構成は、バイパス動作の実行時
にセンス増幅器22及びデータ出力バッファ24の動作をデ
ィスエーブルするためにある。
の信号と"ハイ"レベルの信号の論理積を反転して"ハイ"
レベルの信号を発生する。NORゲート184及びインバータ
ー186,188は、信号SBP0,SBP12に応答してこれら信号の
全てが"ロー"レベルであれば"ハイ"レベルの信号を発生
し、１つでも"ハイ"レベルであれば"ロー"レベルの信号
を発生する。即ち、この構成は、バイパス動作の実行時
にセンス増幅器22及びデータ出力バッファ24の動作をデ
ィスエーブルするためにある。
【００３８】NANDゲート190及びインバーター192は、NA
NDゲート182の出力信号とインバーター188の出力信号と
の論理積を演算し、２つの信号が共に"ハイ"レベルであ
れば"ハイ"レベルのセンス増幅器イネーブル信号SAENを
発生し、１つでも"ロー"レベルであれば、"ロー"レベル
の信号を発生する。即ち、NANDゲート182及びインバー
ター188の出力信号の全てが"ハイ"レベルであれば"ハ
イ"レベルのセンス増幅器イネーブル信号SAENを発生
し、"ロー"レベルのデータ出力バッファイネーブル信号
KDPRECBを発生してセンス増幅器22及びデータ出力バッ
ファ24の動作をイネーブルする。そして、バイパス機能
のためインバーター188の出力信号が"ロー"レベルであ
ればNANDゲート190は、"ロー"レベルのセンス増幅器イ
ネーブル信号SAENと"ハイ"レベルのデータ出力バッファ
イネーブル信号KDPRECBを発生してセンス増幅器22の動
作をディスエーブルする。
NDゲート182の出力信号とインバーター188の出力信号と
の論理積を演算し、２つの信号が共に"ハイ"レベルであ
れば"ハイ"レベルのセンス増幅器イネーブル信号SAENを
発生し、１つでも"ロー"レベルであれば、"ロー"レベル
の信号を発生する。即ち、NANDゲート182及びインバー
ター188の出力信号の全てが"ハイ"レベルであれば"ハ
イ"レベルのセンス増幅器イネーブル信号SAENを発生
し、"ロー"レベルのデータ出力バッファイネーブル信号
KDPRECBを発生してセンス増幅器22及びデータ出力バッ
ファ24の動作をイネーブルする。そして、バイパス機能
のためインバーター188の出力信号が"ロー"レベルであ
ればNANDゲート190は、"ロー"レベルのセンス増幅器イ
ネーブル信号SAENと"ハイ"レベルのデータ出力バッファ
イネーブル信号KDPRECBを発生してセンス増幅器22の動
作をディスエーブルする。
【００３９】以下、本発明の好適な実施の形態に係る半
導体メモリ装置のデータ処理方法を図６のタイミング図
を参照して説明する。
導体メモリ装置のデータ処理方法を図６のタイミング図
を参照して説明する。
【００４０】１サイクル後のライトバイパス動作は、ラ
イト命令後にリード命令が発生し、そのリードアドレス
と１サイクル前のライトアドレスが同一である場合に実
行される動作をいう。バイパス動作の実行時は、センス
増幅器22の動作はディスエーブルされる。
イト命令後にリード命令が発生し、そのリードアドレス
と１サイクル前のライトアドレスが同一である場合に実
行される動作をいう。バイパス動作の実行時は、センス
増幅器22の動作はディスエーブルされる。
【００４１】１番目のサイクルでライト命令が入力され
ると、アドレス入力バッファ28は、ライトアドレスA1を
バッファして出力する。レジスタ32は、ライトアドレス
A1をラッチする。２番目のサイクルでリード命令が入力
されると、アドレス入力バッファ28は、リードアドレス
A1をバッファして出力する。この場合、レジスタ32の出
力信号WA1で示されるライトアドレスとリードアドレス
とが同一であるので、比較回路34は信号SCHR1を発生す
る。
ると、アドレス入力バッファ28は、ライトアドレスA1を
バッファして出力する。レジスタ32は、ライトアドレス
A1をラッチする。２番目のサイクルでリード命令が入力
されると、アドレス入力バッファ28は、リードアドレス
A1をバッファして出力する。この場合、レジスタ32の出
力信号WA1で示されるライトアドレスとリードアドレス
とが同一であるので、比較回路34は信号SCHR1を発生す
る。
【００４２】バイパス加算器36は、信号SRDに応答して
信号SCHR1を加算してバイパス信号SBP0を発生する。バ
イパス制御信号発生回路40は、１サイクル後のライト動
作の実行時は、バイパス信号SBP0を入力してバイパス１
信号BP1,BP12を発生する。
信号SCHR1を加算してバイパス信号SBP0を発生する。バ
イパス制御信号発生回路40は、１サイクル後のライト動
作の実行時は、バイパス信号SBP0を入力してバイパス１
信号BP1,BP12を発生する。
【００４３】データ入力バッファ26は、１番目のサイク
ルの"ロー"レベルの期間に入力されるデータ入力信号DI
Nをデータ入力レジスタ44に出力する。データ入力レジ
スタ44は信号PDINに応答して信号DR1を発生する。デー
タ出力マルチプレクサ52は、バイパス１信号BP1,BP12に
応答して信号DR1をデータ出力バッファ24のラッチに出
力する。データ出力バッファ24は、ラッチにラッチされ
た信号を信号KDATA,OEに応答してデータ出力信号DOUTと
して出力する。
ルの"ロー"レベルの期間に入力されるデータ入力信号DI
Nをデータ入力レジスタ44に出力する。データ入力レジ
スタ44は信号PDINに応答して信号DR1を発生する。デー
タ出力マルチプレクサ52は、バイパス１信号BP1,BP12に
応答して信号DR1をデータ出力バッファ24のラッチに出
力する。データ出力バッファ24は、ラッチにラッチされ
た信号を信号KDATA,OEに応答してデータ出力信号DOUTと
して出力する。
【００４４】即ち、１サイクル後にライトバイパス動作
を実行する時は、バイパス制御信号発生回路40がライト
後のリード命令時にライトアドレスと同一のリードアド
レスが入力されると、バイパス１信号を発生し、信号PD
INはライト命令の１サイクル後にクロック信号と同期し
てイネーブルされ、信号PDIN1は、ライト命令の１サイ
クル後にリード命令があればイネーブルされる。
を実行する時は、バイパス制御信号発生回路40がライト
後のリード命令時にライトアドレスと同一のリードアド
レスが入力されると、バイパス１信号を発生し、信号PD
INはライト命令の１サイクル後にクロック信号と同期し
てイネーブルされ、信号PDIN1は、ライト命令の１サイ
クル後にリード命令があればイネーブルされる。
【００４５】また、１サイクル後にライト動作を実行す
る時は、レジスタ32はアドレス入力バッファ28の出力信
号を１サイクル分だけ遅延させてマルチプレクサ30に出
力し、データ入力レジスタ44はデータ入力バッファ26か
ら１サイクル分だけ遅延して入力されるデータ入力信号
DINを信号PDINに応答して信号DR1として出力する。伝送
ゲート46は、信号PDIN1に応答して信号DR1をラッチ50に
ラッチする。ラッチ50はラッチした信号をライトドライ
バ20に出力する。このようにして１サイクル後にライト
命令が実行される。
る時は、レジスタ32はアドレス入力バッファ28の出力信
号を１サイクル分だけ遅延させてマルチプレクサ30に出
力し、データ入力レジスタ44はデータ入力バッファ26か
ら１サイクル分だけ遅延して入力されるデータ入力信号
DINを信号PDINに応答して信号DR1として出力する。伝送
ゲート46は、信号PDIN1に応答して信号DR1をラッチ50に
ラッチする。ラッチ50はラッチした信号をライトドライ
バ20に出力する。このようにして１サイクル後にライト
命令が実行される。
【００４６】図７は、本発明の好適な実施の形態に係る
半導体メモリ装置の２サイクル後のライトバイパス動作
を説明する動作タイミング図である。
半導体メモリ装置の２サイクル後のライトバイパス動作
を説明する動作タイミング図である。
【００４７】２サイクル後のライトバイパス動作は、リ
ードアドレスが１サイクル前のライトアドレスと同一で
あるか、リードアドレスが２サイクル前のライトアドレ
スと同一である場合に実行される動作をいう。バイパス
動作の実行時にセンス増幅器22の動作がディスエーブル
される。
ードアドレスが１サイクル前のライトアドレスと同一で
あるか、リードアドレスが２サイクル前のライトアドレ
スと同一である場合に実行される動作をいう。バイパス
動作の実行時にセンス増幅器22の動作がディスエーブル
される。
【００４８】まず、バイパス０動作の実行について説明
する。
する。
【００４９】１番目のサイクルでライト命令が入力され
ると、"ハイ"レベルのクロック信号XCKに応答してライ
トアドレスA0がアドレス入力バッファ28に入力される。
アドレス入力バッファ28は、バッファされたライトアド
レスA0をレジスタ32に出力する。レジスタ32は、信号Pw
eに応答してアドレスバッファ28の出力信号をラッチし
て信号WA1を発生する。
ると、"ハイ"レベルのクロック信号XCKに応答してライ
トアドレスA0がアドレス入力バッファ28に入力される。
アドレス入力バッファ28は、バッファされたライトアド
レスA0をレジスタ32に出力する。レジスタ32は、信号Pw
eに応答してアドレスバッファ28の出力信号をラッチし
て信号WA1を発生する。
【００５０】２番目のサイクルでリード命令が入力され
ると、"ハイ"レベルのクロック信号XCKに応答してライ
トアドレスと同一のリードアドレスA0が入力される。す
ると、比較回路34は、レジスタ32の出力信号WA1のアド
レスA0と入力されるリードアドレスA0を比較して信号SC
HR1を発生する。この信号SCHR1は、バイパスを進行する
ために発生する信号である。
ると、"ハイ"レベルのクロック信号XCKに応答してライ
トアドレスと同一のリードアドレスA0が入力される。す
ると、比較回路34は、レジスタ32の出力信号WA1のアド
レスA0と入力されるリードアドレスA0を比較して信号SC
HR1を発生する。この信号SCHR1は、バイパスを進行する
ために発生する信号である。
【００５１】バイパス加算器36は、信号SCHR1をリード
信号SRDと加算して、リード命令があるときに"ハイ"レ
ベルの信号SBP0を発生する。バイパス制御信号発生回路
40は、信号SBP0を入力してバイパス0信号BP0を発生す
る。このときは、データ入力信号DINをライトドライバ2
0に伝送せず、データ出力マルチプレクサ52とデータ出
力バッファ24を通じて外部に出力すべきである。従っ
て、この動作を行うためにライト命令からサイクル後
に"ロー"レベルの制御信号PDINに応答してデータ入力信
号DINが信号DR0に出力される。
信号SRDと加算して、リード命令があるときに"ハイ"レ
ベルの信号SBP0を発生する。バイパス制御信号発生回路
40は、信号SBP0を入力してバイパス0信号BP0を発生す
る。このときは、データ入力信号DINをライトドライバ2
0に伝送せず、データ出力マルチプレクサ52とデータ出
力バッファ24を通じて外部に出力すべきである。従っ
て、この動作を行うためにライト命令からサイクル後
に"ロー"レベルの制御信号PDINに応答してデータ入力信
号DINが信号DR0に出力される。
【００５２】この信号DR0は、データ出力マルチプレク
サ52に出力され、データ出力マルチプレクサ52は、バイ
パス0信号BP0及び信号KDATAに応答して図４に示した伝
送ゲート164を通じて、信号DR0を図３に示したラッチ12
0,122に伝達する。図７には、この信号が信号DLAT-R0で
示されている。ラッチに伝送されたデータは信号KDATA
と出力イネーブル信号OEに応答して出力信号R0を発生す
る。
サ52に出力され、データ出力マルチプレクサ52は、バイ
パス0信号BP0及び信号KDATAに応答して図４に示した伝
送ゲート164を通じて、信号DR0を図３に示したラッチ12
0,122に伝達する。図７には、この信号が信号DLAT-R0で
示されている。ラッチに伝送されたデータは信号KDATA
と出力イネーブル信号OEに応答して出力信号R0を発生す
る。
【００５３】次に、バイパス１動作の実行について説明
する。
する。
【００５４】４番目のサイクルでライト命令が入力され
ると、"ハイ"レベルのクロック信号XCKに応答してライ
トアドレスA1がアドレス入力バッファ28に入力される。
アドレス入力バッファ28は、バッファされたライトアド
レスA1をレジスタ32に出力する。レジスタ32は、信号Pw
eに応答してアドレスバッファ28の出力信号をラッチし
て信号WA1を発生する。
ると、"ハイ"レベルのクロック信号XCKに応答してライ
トアドレスA1がアドレス入力バッファ28に入力される。
アドレス入力バッファ28は、バッファされたライトアド
レスA1をレジスタ32に出力する。レジスタ32は、信号Pw
eに応答してアドレスバッファ28の出力信号をラッチし
て信号WA1を発生する。
【００５５】そして、５番目のサイクルでリード命令が
入力されると、"ハイ"レベルのクロック信号XCKに応答
してリードアドレスA2が入力される。すると、比較回路
34は、レジスタ32の出力信号WA1のアドレスA0と入力さ
れたリードアドレスA2とを比較し、その結果、両者が同
一ではないので信号SCHR1を発生させない。
入力されると、"ハイ"レベルのクロック信号XCKに応答
してリードアドレスA2が入力される。すると、比較回路
34は、レジスタ32の出力信号WA1のアドレスA0と入力さ
れたリードアドレスA2とを比較し、その結果、両者が同
一ではないので信号SCHR1を発生させない。
【００５６】そして、６番目のサイクルでリード命令が
入力されると、"ハイ"レベルのクロック信号XCKに応答
してリードアドレスA1が入力され、このときライトアド
レスA1のデータD1が入力される。比較回路34は、レジス
タ32の出力信号WA1のアドレスA1とリードアドレスA1を
比較し、その結果、両者が同一であるので信号SCHR1を
発生する。
入力されると、"ハイ"レベルのクロック信号XCKに応答
してリードアドレスA1が入力され、このときライトアド
レスA1のデータD1が入力される。比較回路34は、レジス
タ32の出力信号WA1のアドレスA1とリードアドレスA1を
比較し、その結果、両者が同一であるので信号SCHR1を
発生する。
【００５７】バイパス加算器36は、信号SRDに応答して
信号SBP0を発生する。バイパス加算器36は信号SCHR1の
全てのビットが同一であることを示す信号の場合に信号
SBP0を発生する。
信号SBP0を発生する。バイパス加算器36は信号SCHR1の
全てのビットが同一であることを示す信号の場合に信号
SBP0を発生する。
【００５８】バイパス制御信号発生回路40は、制御信号
WCがバイパス１であることを示すと、バイパス１信号BP
1,BP12を発生する。制御信号WCは、バイパス0とバイパ
ス１動作を区別するために生成される信号であって、リ
ード命令前にライト命令があればバイパス制御信号発生
回路40がバイパス0信号BP0を発生するようにし、リード
命令前にリード命令があればバイパス制御信号発生回路
40がバイパス１信号BP1,BP12を発生するようにする。
WCがバイパス１であることを示すと、バイパス１信号BP
1,BP12を発生する。制御信号WCは、バイパス0とバイパ
ス１動作を区別するために生成される信号であって、リ
ード命令前にライト命令があればバイパス制御信号発生
回路40がバイパス0信号BP0を発生するようにし、リード
命令前にリード命令があればバイパス制御信号発生回路
40がバイパス１信号BP1,BP12を発生するようにする。
【００５９】データ入力バッファ26は、データD1をバッ
ファしてデータ入力レジスタ44に出力する。データ入力
レジスタ44は、信号PDINに応答して信号DR0,DR1,DR2を
発生する。データ出力マルチプレクサ52は、信号DR1を
伝送して図３に示したデータ出力バッファ24のラッチ12
0,122にラッチさせる。データ出力バッファ24は信号KDA
TA,OEに応答してデータ出力信号R1を発生する。
ファしてデータ入力レジスタ44に出力する。データ入力
レジスタ44は、信号PDINに応答して信号DR0,DR1,DR2を
発生する。データ出力マルチプレクサ52は、信号DR1を
伝送して図３に示したデータ出力バッファ24のラッチ12
0,122にラッチさせる。データ出力バッファ24は信号KDA
TA,OEに応答してデータ出力信号R1を発生する。
【００６０】次に、バイパス２動作の実行について説明
する。
する。
【００６１】３番目のサイクルでライト命令が入力され
ると、"ハイ"レベルのクロック信号XCKに応答してライ
トアドレスA2がアドレス入力バッファ28に入力される。
アドレス入力バッファ28は、バッファされたライトアド
レスA2をレジスタ32に出力する。レジスタ32は、信号Pw
eに応答してアドレス入力バッファ28に出力信号をラッ
チする。
ると、"ハイ"レベルのクロック信号XCKに応答してライ
トアドレスA2がアドレス入力バッファ28に入力される。
アドレス入力バッファ28は、バッファされたライトアド
レスA2をレジスタ32に出力する。レジスタ32は、信号Pw
eに応答してアドレス入力バッファ28に出力信号をラッ
チする。
【００６２】そして、４番目のサイクルでライト命令が
入力されると、"ハイ"レベルのクロック信号XCKに応答
してライトアドレスA1が入力される。すると、レジスタ
32は信号Pweに応答してアドレス入力バッファ28の出力
信号をラッチする。このサイクルの"ロー"レベルでライ
トアドレスA2のデータD2がデータ入力バッファ26に入力
される。
入力されると、"ハイ"レベルのクロック信号XCKに応答
してライトアドレスA1が入力される。すると、レジスタ
32は信号Pweに応答してアドレス入力バッファ28の出力
信号をラッチする。このサイクルの"ロー"レベルでライ
トアドレスA2のデータD2がデータ入力バッファ26に入力
される。
【００６３】５番目のサイクルでリード命令が入力され
ると、"ハイ"レベルのクロック信号XCKに応答してリー
ドアドレスA1が入力される。すると、レジスタ32は信号
Pweに応答して出力信号WA1,WA2でライトアドレスA1，A2
を発生する。比較回路34は、信号WA1,WA2とリードアド
レスA2を比較し、その結果、信号WA2とリードアドレスA
2とが同一であるので信号SCHR2を発生する。
ると、"ハイ"レベルのクロック信号XCKに応答してリー
ドアドレスA1が入力される。すると、レジスタ32は信号
Pweに応答して出力信号WA1,WA2でライトアドレスA1，A2
を発生する。比較回路34は、信号WA1,WA2とリードアド
レスA2を比較し、その結果、信号WA2とリードアドレスA
2とが同一であるので信号SCHR2を発生する。
【００６４】バイパス加算器38は信号SRDに応答して信
号SBP1を発生する。バイパス制御信号発生回路40は、信
号SBP1を入力してバイパス２信号BP2,BP12を発生する。
データ入力レジスタ44は、データ入力バッファ26からラ
イトデータD2を入力して信号DR0,DR1,DR2を発生する。
データ出力マルチプレクサ52は、バイパス２制御信号BP
2,BP12に応答して信号DR2をデータ出力バッファ24にラ
ッチさせる。データ出力バッファ24は、信号KDATA、OE
に応答してデータ出力信号R2を発生する。
号SBP1を発生する。バイパス制御信号発生回路40は、信
号SBP1を入力してバイパス２信号BP2,BP12を発生する。
データ入力レジスタ44は、データ入力バッファ26からラ
イトデータD2を入力して信号DR0,DR1,DR2を発生する。
データ出力マルチプレクサ52は、バイパス２制御信号BP
2,BP12に応答して信号DR2をデータ出力バッファ24にラ
ッチさせる。データ出力バッファ24は、信号KDATA、OE
に応答してデータ出力信号R2を発生する。
【００６５】即ち、２サイクル後のライトバイパス動作
を実行する時にバイパス０動作を実行するためにバイパ
ス制御信号発生回路40は信号BP0を発生し、バイパス１
動作を行うために信号BP1,BP12を発生し、バイパス２動
作を行うために信号BP2,BP12を発生する。バイパス12制
御信号は、バイパス１制御信号或いはバイパス２制御信
号が発生する時に一緒に発生する信号である。
を実行する時にバイパス０動作を実行するためにバイパ
ス制御信号発生回路40は信号BP0を発生し、バイパス１
動作を行うために信号BP1,BP12を発生し、バイパス２動
作を行うために信号BP2,BP12を発生する。バイパス12制
御信号は、バイパス１制御信号或いはバイパス２制御信
号が発生する時に一緒に発生する信号である。
【００６６】そして、２サイクル後のライト機能を実行
するとき、レジスタ32は、アドレス入力バッファ28の出
力信号を２サイクル分だけ遅延させてマルチプレクサ30
に出力し、データ入力レジスタ44は、データ入力バッフ
ァ26から２サイクル分だけ遅延して入力されるデータ入
力信号DINを信号PDINに応答して信号DR0,DR1,DR2として
出力する。伝送ゲート48は、信号PDIN2に応答して信号D
R2をラッチ50にラッチする。ラッチ50はラッチされた信
号をライトドライバ20に出力する。このようにして２サ
イクル後のライト動作が実行される。
するとき、レジスタ32は、アドレス入力バッファ28の出
力信号を２サイクル分だけ遅延させてマルチプレクサ30
に出力し、データ入力レジスタ44は、データ入力バッフ
ァ26から２サイクル分だけ遅延して入力されるデータ入
力信号DINを信号PDINに応答して信号DR0,DR1,DR2として
出力する。伝送ゲート48は、信号PDIN2に応答して信号D
R2をラッチ50にラッチする。ラッチ50はラッチされた信
号をライトドライバ20に出力する。このようにして２サ
イクル後のライト動作が実行される。
【００６７】上述した本発明の好適な実施の形態に係る
半導体メモリ装置及びその装置のデータ処理方法では、
バイト単位でデータが処理される。
半導体メモリ装置及びその装置のデータ処理方法では、
バイト単位でデータが処理される。
【００６８】従って、本発明の好適な実施の形態に係る
半導体メモリ装置及びその装置のデータ処理方法によれ
ば、１、２サイクル後のライト動作、１サイクル後のラ
イトバイパス１動作、及び２サイクル後のライトバイパ
ス0,1,2動作を実行することができる。
半導体メモリ装置及びその装置のデータ処理方法によれ
ば、１、２サイクル後のライト動作、１サイクル後のラ
イトバイパス１動作、及び２サイクル後のライトバイパ
ス0,1,2動作を実行することができる。
【００６９】特に、本発明の好適な実施の形態に係る半
導体メモリ装置及びその装置のデータ処理方法は、２サ
イクル後のライトバイパス動作であって、新規なバイパ
ス０及びバイパス１又はその２機能中の１つを追加した
ものである。
導体メモリ装置及びその装置のデータ処理方法は、２サ
イクル後のライトバイパス動作であって、新規なバイパ
ス０及びバイパス１又はその２機能中の１つを追加した
ものである。
【００７０】
【発明の効果】本発明に係る半導体メモリ装置及びその
装置のデータ処理方法によれば、１サイクル後のライト
機能及び２サイクル後のライト機能を有し、これらの機
能により、ライト後のリード命令を実行するときにリー
ドアドレスが１サイクル又は２サイクル前のライトアド
レスと同一の場合において多様なバイパスライト機能を
実行することができる。
装置のデータ処理方法によれば、１サイクル後のライト
機能及び２サイクル後のライト機能を有し、これらの機
能により、ライト後のリード命令を実行するときにリー
ドアドレスが１サイクル又は２サイクル前のライトアド
レスと同一の場合において多様なバイパスライト機能を
実行することができる。
【００７１】
【図１】本発明の好適な実施の形態に係る半導体メモリ
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】図１に示す装置のデータ入力レジスタの構成を
示す回路図である。
示す回路図である。
【図３】図１に示す装置のデータ出力バッファの構成を
示す回路図である。
示す回路図である。
【図４】図１に示す装置のデータ出力バッファの構成を
示す回路図である。
示す回路図である。
【図５】図１に示すセンス増幅器及びデータ出力バッフ
ァをイネーブルする信号を発生する回路の回路図であ
る。
ァをイネーブルする信号を発生する回路の回路図であ
る。
【図６】図１に示す装置における１サイクル後のライト
バイパス動作を説明するための動作タイミング図であ
る。
バイパス動作を説明するための動作タイミング図であ
る。
【図７】図１に示す装置の２サイクル後のライトバイパ
ス動作を説明するための動作タイミング図である。
ス動作を説明するための動作タイミング図である。
12-1,12-2,...12-n：プリーチャージ及び等化回路 16-1,16-2,...16-n：列選択スイッチ 14：行アドレスデコーダー 18：列アドレスデコーダー 20：ライトドライバ 22：センス増幅器 24：データ出力バッファ 26：データ入力バッファ 28：アドレス入力バッファ 30：マルチプレクサ 32：レジスタ 34：比較回路 36,38：バイパス合算器 40：バイパス制御信号発生回路 42：データ入力レジスタ制御回路 44：データ入力レジスタ 46：伝送ゲート 48：伝送ゲート 50：ラッチ 52：データ出力マルチプレクサ 26
Claims (15)
- 【請求項１】 複数個のメモリセルと、 前記メモリセルに入力するデータを伝送するライトドラ
イバと、 センス増幅器制御信号に応答して前記メモリセルから伝
送されるデータを増幅して出力するセンス増幅器と、 外部からのデータ入力信号をバッファして出力するデー
タ入力バッファと、 外部からのアドレス入力信号をバッファして出力するア
ドレス入力バッファと、 １又は２サイクル後のライト時に前記アドレス入力バッ
ファからのライトアドレスを１又は２サイクルだけ遅延
させて出力するライトアドレス保持手段と、 前記アドレス入力バッファからのリードアドレスと前記
ライトアドレス保持手段からの１サイクル又は２サイク
ルだけ遅延されたライトアドレスとを選択的に出力する
選択手段と、 前記アドレス入力バッファからのリードアドレスと前記
ライトアドレス保持手段からの１サイクル又は２サイク
ル遅延されたライトアドレスとを比較しその結果が同一
であれば第１及び第２比較信号を発生する比較手段と、 前記１サイクル後のライト動作の実行時は、前記第１比
較信号を入力してバイパス０制御信号を発生し、前記２
サイクル後のライト動作の実行時は、前記第１及び第２
比較信号を入力してバイパス０、バイパス１、バイパス
２、及びバイパス１２制御信号を発生するバイパス制御
信号発生手段と、 前記１サイクル後のライト動作の実行時は、第１、第２
制御信号を発生し、前記２サイクル後のライト動作の実
行時は、第１、第２、第３制御信号を発生する制御信号
発生手段と、 前記第１制御信号に応答して前記１又は２サイクルだけ
遅延して入力されるデータ入力信号を伝送して第１、第
２、第３信号を発生し、前記第２制御信号に応答して前
記第２信号をラッチし、前記第３制御信号に応答して前
記第３信号をラッチして前記ライトドライバに伝送する
データ入力保持手段と、 前記バイパス０制御信号に応答して前記第１信号を出力
し、前記バイパス１及び１２制御信号に応答して前記第
２信号を出力し、前記バイパス２及び１２制御信号に応
答して前記第３信号を出力するデータ出力選択手段と、 １又は２サイクル後のライトバイパス動作の実行時にデ
ータ出力バッファ制御信号に応答して前記データ出力選
択手段からのデータをラッチして外部に出力するデータ
出力バッファと、 前記センス増幅器及び前記データ出力バッファを制御す
るための制御信号を発生するセンス増幅器及びデータ出
力バッファ制御信号発生手段と、 を具備することを特
徴とする半導体メモリ装置。 - 【請求項２】 前記制御信号発生手段は、ライト命令か
ら１サイクル後にクロック信号と同期して前記第１制御
信号を発生し、１サイクル前にライト命令があれば第２
制御信号を発生し、前記２サイクル後のライト動作の実
行時は、ライト命令から２サイクル後に前記クロック信
号と同期して前記第１制御信号を発生し、リード命令前
１又は２サイクル前にリード命令があれば前記第２制御
信号を発生し、リード命令前１及び２サイクル前に共に
ライト命令があれば前記第３制御信号を発生することを
特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記データ入力保持手段は、 前記第１制御信号に応答して前記データ入力バッファか
らのデータ入力信号を伝送する第１伝送手段と、 前記第１伝送手段の出力信号をラッチして前記第１信号
を発生する第１ラッチと、 前記反転された第１制御信号に応答して前記第１信号を
伝送する第２伝送手段と、 前記第２伝送手段の出力信号をラッチして前記第２信号
を発生する第２ラッチと、 前記第１制御信号に応答して前記第２信号を伝送する第
３伝送手段と、 前記第３伝送手段の出力信号をラッチする第３ラッチ
と、 前記反転された第１制御信号に応答して前記第３ラッチ
の出力信号を伝送する第４伝送手段と、 前記第４伝送手段の出力信号をラッチして第３信号を発
生する第４ラッチと、 前記第２制御信号に応答して前記第２信号を伝送する第
５伝送手段と、 前記第３制御信号に応答して前記第３信号を伝送する第
６伝送手段と、 前記第５又は第６伝送手段からの信号をラッチする第５
ラッチと、 を具備することを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項４】 前記データ出力バッファは、 前記データ出力バッファ制御信号に応答して前記センス
増幅器出力信号を第１出力データ対に出力するデータ出
力バッファイネーブル手段と、 前記データ出力バッファイネーブル手段から出力される
第１出力データ対を反転しラッチして第２出力データ対
に出力する反転及びラッチ手段と、 前記反転及びラッチ手段の出力信号を反転して最終デー
タ出力信号対を発生するデータ出力手段と、 を具備することを特徴とする請求項１に記載の半導体メ
モリ装置。 - 【請求項５】 前記データ出力選択手段は、 前記バイパス１制御信号に応答して前記第２信号を伝送
する第７伝送手段と、 前記バイパス２制御信号に応答して前記第３信号を伝送
する第８伝送手段と、 前記第７及び第８伝送手段の出力信号をラッチする第６
ラッチと、 前記バイパス１２制御信号に応答して前記第６ラッチに
ラッチされ反転された信号を前記データ出力バッファの
第２出力データ対に伝送する第９伝送手段と、 前記バイパス０制御信号の反転された信号と前記クロッ
ク信号との論理和の反転に相当する信号に応答して前記
第１信号を反転した信号を前記データ出力バッファの第
２出力データ対に伝送する第１０伝送手段と、 を具備することを特徴とする請求項１又は請求項４に記
載の半導体メモリ装置。 - 【請求項６】 前記センス増幅器及びデータ出力バッフ
ァ制御信号発生手段は、 前記データ出力バッファの第１出力データ対からの信号
の論理和の反転を演算する第１反転論理和手段と、 センス増幅器イネーブル信号及び前記第１反転論理和手
段の出力信号に応答して"ロー"レベルの信号を伝送し、
前記第１反転論理和手段の出力信号又は前記センス増幅
器イネーブル信号に応答して"ハイ"レベルの信号を伝送
するセンス増幅器イネーブル手段と、 前記センス増幅器イネーブル手段の出力信号を反転する
反転手段と、 前記バイパス０とバイパス１２制御信号との論理和の反
転を演算する第２反転論理和手段と、 前記反転手段と第２反転論理和手段の出力信号との論理
積により前記センス増幅器を制御するセンス増幅器制御
信号発生手段と、 前記センス増幅器制御信号の反転により前記データ出力
バッファを制御するデータ出力バッファ制御信号発生手
段と、 を具備することを特徴とする請求項１又は請求項４に記
載の半導体メモリ装置。 - 【請求項７】 複数個のメモリセルと、 前記メモリセルにデータを伝送するライトドライバと、 センス増幅器制御信号に応答して前記メモリセルから伝
送されるデータを増幅して出力するセンス増幅器と、 外部からのデータ入力信号をバッファして出力するデー
タ入力バッファと、 外部からのアドレス入力信号をバッファして出力するア
ドレス入力バッファと、 データ出力バッファ制御信号に応答して前記センス増幅
器から出力されるデータをバッファして出力するデータ
出力バッファと、 を具備する半導体メモリ装置において、 １サイクル後のライト動作の実行時に前記アドレス入力
バッファから出力されるライトアドレスを１サイクルだ
け遅延させて出力し、リード命令入力時に入力されるリ
ードアドレスと前記ライトアドレスを比較しその結果が
同一であればバイパス１及びバイパス１２制御信号を発
生し、２サイクル後のライト動作の実行時に前記アドレ
ス入力バッファから出力されるライトアドレスを２サイ
クルだけ遅延させて出力し、リード命令入力時に入力さ
れるリードアドレスと前記１又は２サイクル前のライト
アドレスとを比較しその結果が同一であればバイパス
０、バイパス１、バイパス２、及びバイパス１２制御信
号を発生するバイパス制御信号発生手段と、 前記１サイクル後のライト動作の実行時に前記データ入
力バッファから入力されるデータ入力信号を第１制御信
号に応答して第１、第２、及び第３信号に発生し、第２
制御信号に応答して前記第２信号を前記ライトドライバ
に出力し、前記バイパス1及びバイパス１２制御信号に
応答して前記第２信号を前記データ出力バッファに出力
し、前記２サイクル後のライト動作の実行時に前記デー
タ入力バッファから入力されるデータ入力信号を前記第
１制御信号に応答して前記第１、第２，及び第３信号と
して発生し、前記第２又は第３制御信号に応答して前記
第２又は３信号を前記ライトドライバに出力し、前記バ
イパス０制御信号に応答して前記第１信号を前記データ
出力バッファに出力し、前記バイパス１及びバイパス１
２制御信号に応答して前記第２信号を前記データ出力バ
ッファに出力し、前記バイパス２及びバイパス１２制御
信号に応答して前記第３信号を前記データ出力バッファ
に出力するバイパス制御手段と、 を具備することを特徴とする半導体メモリ装置。 - 【請求項８】 前記バイパス制御信号発生手段は、 前記１又は２サイクル後のライト時に前記アドレス入力
バッファからのライトアドレスを１又は２サイクルだけ
遅延させて出力するライトアドレス保持手段と、 前記アドレス入力バッファからのリードアドレスと前記
ライトアドレス保持手段からの１又は２サイクルだけ遅
延されたライトアドレスを選択的に出力する選択手段
と、 前記アドレス入力バッファからのリードアドレスと前記
ライトアドレス保持手段からの１又は２サイクルだけ遅
延されたライトアドレスとを比較しその結果同一であれ
ば第１及び第２比較信号を発生する比較手段と、 前記１サイクル後のライト動作の実行時は前記第１比較
信号を入力してバイパス０制御信号を発生し、前記２サ
イクル後のライト動作の実行時は前記第１、第２比較信
号を入力してバイパス０、バイパス１、バイパス２、及
びバイパス１２制御信号を発生するバイパス制御信号発
生手段と、 を具備することを特徴とする請求項７に記載の半導体メ
モリ装置。 - 【請求項９】 前記バイパス制御手段は、 前記１サイクル後のライト動作の実行時は前記第１及び
第２制御信号を発生し、前記２サイクル後のライト動作
の実行時は前記第１、第２、第３制御信号を発生する制
御信号発生手段と、 前記第１制御信号に応答して前記第１又は第２サイクル
だけ遅延されて入力されるデータ入力信号を伝送して第
１、２、３信号を発生し、前記第２制御信号に応答して
前記第２信号をラッチし、前記第３制御信号に応答して
前記第３信号をラッチして前記ライトドライバに伝送す
るデータ入力保持手段と、 前記バイパス０制御信号に応答して前記第１信号を出力
し、前記バイパス１及び１２制御信号に応答して前記第
２信号を出力し、前記バイパス２及び１２制御信号に応
答して前記第３信号を出力するデータ出力選択手段と、 前記センス増幅器及び前記データ出力バッファを制御す
るための制御信号を発生するセンス増幅器及びデータ出
力バッファ制御信号発生手段と、 を具備することを特徴とする請求項７に記載の半導体メ
モリ装置。 - 【請求項１０】 前記制御信号発生手段は、ライト命令
から１サイクル後にクロック信号と同期して前記第１制
御信号を発生し、１サイクル前にライト命令があれば前
記第２制御信号を発生し、前記２サイクル後のライト動
作の実行時はライト命令から２サイクル後に前記クロッ
ク信号と同期して前記第１制御信号を発生し、リード命
令の１又は２サイクル前にリード命令があれば前記第２
制御信号を発生し、リード命令の１及び２サイクル前に
共にライト命令があれば前記第３制御信号を発生するこ
とを特徴とする請求項９に記載の半導体メモリ装置。 - 【請求項１１】 前記データ入力保持手段は、 前記第１制御信号に応答して前記データ入力バッファか
らのデータ入力信号を伝送する第１伝送手段と、 前記第１伝送手段の出力信号をラッチして前記第１信号
を発生する第１ラッチと、 前記反転された第１制御信号に応答して前記第１信号を
伝送する第２伝送手段と、 前記第２伝送手段の出力信号をラッチして前記第２信号
を発生する第２ラッチと、 前記第１制御信号に応答して前記第２信号を伝送する第
３伝送手段と、 前記第３伝送手段の出力信号をラッチする第３ラッチ
と、 前記反転された第１制御信号に応答して前記第３ラッチ
の出力信号を伝送する第４伝送手段と、 前記第４伝送手段の出力信号をラッチして第３信号を発
生する第４ラッチと、 前記第２制御信号に応答して前記第２信号を伝送する第
５伝送手段と、 前記第３制御信号に応答して前記第３信号を伝送する第
６伝送手段と、 前記第５又は第６伝送手段からの信号をラッチする第５
ラッチと、 を具備することを特徴とする請求項９に記載の半導体メ
モリ装置。 - 【請求項１２】 前記データ出力バッファは、 前記データ出力バッファ制御信号に応答して前記センス
増幅器出力信号を第１出力データ対に出力するデータ出
力バッファイネーブル手段と、 前記データ出力バッファイネーブル手段から出力される
第１出力データ対を反転しラッチして第２出力データ対
に出力する反転及びラッチ手段と、 前記反転及びラッチ手段の出力信号を反転して最終デー
タ出力信号対を発生するデータ出力手段と、 を具備することを特徴とする請求項７に記載の半導体メ
モリ装置。 - 【請求項１３】 前記データ出力選択手段は、 前記バイパス１制御信号に応答して前記第２信号を伝送
する第７伝送手段と、 前記バイパス２制御信号に応答して前記第３信号を伝送
する第８伝送手段と、 前記第７及び第８伝送手段の出力信号をラッチする第６
ラッチと、 前記バイパス１２制御信号に応答して前記第６ラッチに
ラッチされ反転された信号を前記データ出力バッファの
第２出力データ対に伝送する第９伝送手段と、 前記バイパス０制御信号の反転された信号と前記クロッ
ク信号との論理和の反転に相当する信号に応答して前記
第１信号を反転した信号を前記データ出力バッファの第
２出力データ対に伝送する第１０伝送手段と、 を具備することを特徴とする請求項７に記載の半導体メ
モリ装置。 - 【請求項１４】 前記センス増幅器及びデータ出力バッ
ファ制御信号発生手段は、 前記データ出力バッファの第１出力データ対からの信号
の論理和の反転を演算する第１反転論理和手段と、 センス増幅器制御信号及び前記第１反転論理和手段の出
力信号に応答して"ロー"レベルの信号を伝送し、前記第
１反転論理和手段の出力信号又は前記センス増幅器制御
信号に応答して"ハイ"レベルの信号を伝送するセンス増
幅器イネーブル手段と、 前記センス増幅器イネーブル手段の出力信号を反転する
反転手段と、 前記バイパス０及びバイパス１２制御信号の論理和の反
転を演算する第２反転論理和手段と、 前記反転手段及び第２反転論理和手段の出力信号の論理
積を演算して前記センス増幅器制御信号を発生するセン
ス増幅器制御信号発生手段と、 前記センス増幅器制御信号を反転して前記データ出力バ
ッファ制御信号を発生するデータ出力バッファ制御信号
発生手段と、 を具備することを特徴とする請求項９又は１２に記載の
半導体メモリ装置。 - 【請求項１５】 複数個のメモリセルと、 前記メモリセルにデータを伝送するライトドライバと、 センス増幅器制御信号に応答して前記メモリセルから伝
送されるデータを増幅して出力するセンス増幅器と、 外部からのデータ入力信号をバッファして出力するアド
レス入力バッファと、 データ出力バッファ制御信号に応答して前記センス増幅
器から出力されるデータをバッファして出力するデータ
出力バッファと、 を具備する半導体メモリ装置のデータ処理方法におい
て、 １サイクル後のライト動作の実行時に前記アドレス入力
バッファから出力されるライトアドレスを１サイクルだ
け遅延させて出力し、リード命令入力時に入力されるリ
ードアドレスと前記ライトアドレスとを比較しその結果
同一であればバイパス１及びバイパス１２制御信号を発
生し、２サイクル後のライト動作時に前記アドレス入力
バッファから出力されるライトアドレスを２サイクルだ
け遅延させて出力し、リード命令入力時に入力されるリ
ードアドレスと前記１又は２サイクル前のライトアドレ
スを比較しその結果同一であればバイパス０、バイパス
１、バイパス２、及びバイパス１２制御信号を発生する
段階と、 前記１サイクル後のライト動作の実行時に前記データ入
力バッファから入力されるデータ入力信号を第１制御信
号に応答して第１、第２、第３信号に発生し、第２制御
信号に応答して前記第２信号を前記ライトドライバに出
力し、前記バイパス１及びバイパス１２制御信号に応答
して前記第２信号を前記データ出力バッファに出力し、
前記２サイクル後のライト動作の実行時に前記データ入
力バッファから入力されるデータ入力信号を前記第１制
御信号に応答して前記第１、第２、第３信号として発生
し、前記第２又は第３制御信号に応答して前記第２又は
第３信号を前記ライトドライバに出力し、前記バイパス
０制御信号に応答して前記第１信号を前記データ出力バ
ッファに出力し、前記バイパス１及びバイパス１２制御
信号に応答して前記第２信号を前記データ出力バッファ
に出力し、前記バイパス２及びバイパス１２制御信号に
応答して前記第３信号を前記データ出力バッファに出力
する段階と、 を具備することを特徴とする半導体メモリ装置のデータ
処理方法。
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