JPH05159565A - マルチポートｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、読み出し動作の高速化を図
ることにある。 【構成】 リードデータ線ＲＤ，ＲＤ＊をプリチャージ
するためのＭＯＳＦＥＴＱ１３，Ｑ１４と、リードデー
タ線ＲＤ，ＲＤ＊の非選択時に当該リードデータ線Ｒ
Ｄ，ＲＤ＊をイコライズするためのＭＯＳＦＥＴＱ１１
とを設け、リードデータ線ＲＤ，ＲＤ＊が選択される直
前に当該リードデータ線ＲＤ，ＲＤ＊のプリチャージを
完了することによりデータ読み出し動作の高速化を図
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチポートを有する
半導体記憶装置、さらにはそのような半導体記憶装置の
データ読みだし動作速度の向上を図るための技術に関
し、例えばデータを先入れ先出し形式で入出力させるＦ
ｉＦｏ（ファイフォ）メモリや、入出力セパレート構成
のスタティック型シリアルアクセスメモリに適用して有
効な技術に関するものである。

【０００２】

【従来の技術】データの処理速度や転送速度が相違する
複数の装置や機能ブロック間でデータの受け渡しを行う
場合にそのような能力や速度の相違を吸収するため、Ｆ
ｉＦｏメモリなどをバッファメモリとして利用すること
ができる。

【０００３】ＦｉＦｏメモリは、例えば複数個のメモリ
セルをマトリクス配置したメモリセルアレイと、メモリ
セルアレイに含まれるメモリセルをアドレシングするた
めのアドレスデコーダと、アドレシングされたメモリセ
ルに対して書き込み／読み出し動作を行う書き込み読み
出し回路とを備え、更に、アクセスアドレスを内部で生
成するためのリードアドレスカウンタ及びライトアドレ
スカウンタを含む。リードアドレスカウンタはデータ読
み出し動作毎に順次読み出しアドレスをインクリメント
してアドレスデコーダに供給し、またライトアドレスカ
ウンタはデータ書き込み動作毎に順次書き込みアドレス
をインクリメントしてアドレスデコーダに供給する。夫
々のアドレスカウンタはメモリセルアレイの記憶容量に
応ずるビット数のリングカウンタなどによって構成され
る。データが空の状態においてリードアドレスカウンタ
とライトアドレスカウンタの値は一致され、書き込みが
行われる度に書き込みアドレスカウンタの値がインクリ
メントされ、また、読み出しが行われる毎にリードアド
レスカウンタの値がインクリメントされる。リードアド
レスカウンタとライトアドレスカウンタの値は常に内部
で監視され、書き込み動作に際して両者の値が一致する
場合には新たな書き込みを受け付けることができない状
態になり、この状態をフル信号によってデータ書き込み
元の装置や機能モジュールに知らせる。読み出し動作に
際して両者の値が一致する場合には読み出すべきデータ
が最早存在しない状態になり、この状態をエンプティ信
号によってデータ読み出し元の装置や機能モジュールに
知らせる。

【０００４】尚、ＦｉＦｏメモリについて記載された文
献の例としては日経マグロウヒル社発行の「日経エレク
トロニクス」Ｎｏ４２３号（１９８７年６月１５日発
行）がある。

【０００５】

【発明が解決しようとする課題】ＦｉＦｏメモリなどの
マルチポートＲＡＭのデータ読み出し系は、例えば図５
に示されるように、プリチャージＭＯＳＦＥＴＱ５，Ｑ
６によってプリチャージされているリードコモンデータ
線ＲＣＤ，ＲＣＤ＊（＊はローアクティブ又は信号反転
を意味する）に、カラム選択スイッチＱ３，Ｑ４をオン
させることによってリードデータ線ＲＤ．ＲＤ＊が結合
され、それによりメモリセルＭＳからのデータの読み出
しが可能とされるが、その場合において非選択時のリー
ドデータ線ＲＤ，ＲＤ＊が、ディスチャージ用ＭＯＳＦ
ＥＴＱ１，Ｑ２がオンされることによってグランドレベ
ル（低電位側電源レベル）とされていたため、カラム選
択スイッチＱ３，Ｑ４によってリードデータ線ＲＤ，Ｒ
Ｄ＊が選択されてから、それがリードコモンデータ線Ｒ
ＣＤ，ＲＣＤ＊の電圧レベルにまで立ち上がるのに時間
がかかり、そのことが、マルチポートＲＡＭにおける読
み出し動作の高速化を阻害する主たる要因とされている
のが、本発明者によって見いだされた。

【０００６】本発明の目的は、読み出し動作の高速化を
図ったマルチポートＲＡＭを提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、メモリセルにデータを書き込む
ためのデータ書き込み系と、メモリセルからデータを読
み出すためのデータ読み出し系とを含んでマルチポート
ＲＡＭが構成されるとき、上記リードデータ線をプリチ
ャージするためのプリチャージ用素子と、上記リードデ
ータ線の非選択時に当該リードデータ線をイコライズす
るためのイコライズ用素子とを設けるものである。さら
に具体的な態様では、上記メモリセルからのデータ読み
出しのための基準クロックとされるリードクロックに同
期して上記イコライズ用素子をオンすることにより上記
リードデータ線をイコライズするように構成することが
できる。

【００１０】

【作用】上記した手段によれば、上記プリチャージＭＯ
ＳＦＥＴは、リードデータ線をリードコモンデータ線の
電圧レベルにプリチャージし、このことが、メモリセル
からのデータ読み出し時において、選択されたリードデ
ータ線に対するリードコモンデータ線からのプリチャー
ジを不要として読み出し動作の高速化を達成する。

【００１１】

【実施例】図２には本発明の一実施例であるＦｉＦｏメ
モリのブロック図が示される。図２に示されるＦｉＦｏ
メモリ１は、特に制限されないが、図３に示されるマイ
クロコンピュータもしくはプロセッサ２に含まれる１つ
の機能モジュールとされる。図３に示されるプロセッサ
２は、特に制限されないが、公知の半導体集積回路製造
技術によってシリコン基板のような１個の半導体基板に
形成される。

【００１２】図３にはＦｉＦｏメモリ１のほかに中央処
理装置３とシリアル入力回路４が代表的に示されてい
る。シリアル入力回路４はビットシリアルに供給される
受信データＲｘＤを同期化もしくは復元して取り込み、
取り込んだデータを並列変換して出力する。ＦｉＦｏメ
モリ１は、シリアル入力回路４から供給されるデータを
蓄えるバッファメモリとして利用される。このＦｉＦｏ
メモリ１はシリアル入力回路４側インタフェース部と中
央処理装置３側インタフェース部とを備える。シリアル
入力回路４側インタフェース部には、シリアル入力回路
４から並列変換された受信データＤｒｘが供給されると
供に、この受信データＤｒｘの書き込みをＦｉＦｏメモ
リ１に指示するプッシュ信号Ｐが供給される。シリアル
入力回路４側インタフェース部からシリアル入力回路４
へはＦｉＦｏメモリ１に空きメモリセルがない状態を知
らせるためのフル信号ＦＳが供給される。中央処理装置
３側インタフェース部は、アドレスバスＡＢＵＳ及びデ
ータバスＤＢＵＳを介して中央処理装置３などとの間で
データＤｉの受け渡しやアドレス信号Ａｉの供給を受け
ると供に、アドレス信号Ａｉの所定ビットをデコーダ５
でデコードして生成された制御信号ＡＡ，ＣＡを受け、
さらにリード・ライト信号Ｒ／Ｗを受ける。中央処理装
置３側インタフェース部から中央処理装置３へはＦｉＦ
ｏメモリ１に最早読み出すべきデータが存在しない状態
を知らせるためのエンプティ信号ＥＳ、並びに中央処理
装置３によるＦｉＦｏメモリ１のアクセス動作を禁止指
示するためのアクセス禁止ステータス信号ＩＮＨが供給
される。中央処理装置３は、特に制限されないが、プロ
セッサ全体の制御を司るとともに、受信データＲｘＤに
対するプロトコル処理をも行うようになっている。

【００１３】次に、図２に基づいてＦｉＦｏメモリ１の
詳細を説明する。

【００１４】このＦｉＦｏメモリ１は、基本的に先入れ
先出し形式でデータの入出力を行うが、さらには中央処
理装置３によるランダムアクセス並びに不要データのク
リア処理が可能に構成されている。

【００１５】図２において１０は書き換え可能な複数個
のメモリセルがマトリクス配置されたメモリセルアレイ
である。メモリセルアレイ１０に含まれる所要メモリセ
ルのアドレシングはアドレスデコーダ１１が行う。この
アドレスデコーダ１１によってアドレシングされたメモ
リセルに対するデータの読み出し書き込みは読み出し書
き込み回路１２が行うようになっている。

【００１６】中央処理装置３によるランダムアクセスの
ためのアドレス信号Ａｉはアドレス入力バッファ１５に
供給される。また、先入れ先出し形式でＦｉＦｏメモリ
１にデータを入出力させるためのアクセスアドレスを内
部で生成するため、メモリセルアレイ１０の記憶容量に
応ずるビット数のリングカウンタなどによって構成され
たリードアドレスカウンタ１３及びライトアドレスカウ
ンタ１４を備える。ライトアドレスカウンタ１４は先入
れ形式によるデータ書き込み動作毎に順次書き込みアド
レスＡｗをインクリメントして出力する。このライトア
ドレスカウンタ１４のインクリメント動作はコントロー
ラ１７から出力される制御信号φｗｉがアサートされる
ことによって指示される。リードアドレスカウンタ１３
は先出し形式によるデータ読み出し動作毎に順次読み出
しアドレスＡｒをインクリメントして出力する。このリ
ードアドレスカウンタ１３のインクリメント動作はコン
トローラ１７から出力される制御信号φｒｉがアサート
されることによって指示される。

【００１７】上記アドレス入力バッファ１５から出力さ
れるアドレス信号Ａｉ、上記リードアドレスカウンタ１
３から出力されるアドレス信号Ａｒ、及びライトアドレ
スカウンタ１４から出力されるアドレス信号Ａｗは、セ
レクタ１６により選択されてアドレスデコーダ１１に供
給される。セレクタ１６の選択制御はコントローラ１７
から出力される複数ビットの制御信号φｓに従って行わ
れる。

【００１８】上記リードアドレスカウンタ１３とライト
アドレスカウンタ１４の値は初期状態において一致され
るようになっており、リードアドレスカウンタ１３から
出力されるアドレス信号Ａｒとライトアドレスカウンタ
１４から出力されるアドレス信号Ａｗは常時比較判定回
路１８に供給されてその一致不一致が常時監視される。
比較判定回路１８は、先入れ形式の書き込み動作に際し
て両者の値Ａｒ，Ａｗが一致する場合には新たな書き込
みを受け付けることができない状態をシリアル入力回路
４に知らせるためにフル信号ＦＳをハイレベルにアサー
トし、また、先出し形式の読み出し動作に際して両者の
値Ａｒ，Ａｗが一致する場合には読み出すべきデータが
最早存在しない状態を中央処理装置３に知らせるために
エンプティ信号ＥＳをハイレベルにアサートする。尚、
比較判定回路１８は、特に制限されないが、制御信号φ
ｗｉによるライトアドレスカウンタ１４のインクリメン
ト指示に基づいて先入れ形式の書き込み動作を検出し、
また、制御信号φｒｉによるリードアドレスカウンタ１
３のインクリメント指示に基づいて先出し形式の読み出
し動作を検出する。

【００１９】上記読み出し書き込み回路１２は、中央処
理装置３による先出し形式のメモリリードアクセスとラ
ンダムアクセスに利用されるデータ入出力バッファ２０
を介してデータバスＤＢＵＳにインタフェースされ、さ
らにシリアル入力回路４による先入れ形式のメモリライ
トアクセスに利用されるデータ入力バッファ２１を介し
てシリアル入力回路４にインタフェースされる。データ
入出力バッファ２０に対するデータの入出力制御はリー
ド・ライト信号Ｒ／Ｗのレベルに応じてコントローラ１
７から出力される制御信号φｉ，φｏによって行われ
る。また、データ入力バッファ２１によるデータの入力
制御はコントローラ１７から出力される制御信号φｐに
よって行われる。特に制限されないが、中央処理装置３
による先出し形式のメモリリードアクセスとランダムア
クセスに際して読み出し書き込み回路１２のリード／ラ
イト制御はリード・ライト信号Ｒ／Ｗのレベルに応じて
コントローラ１７から出力される制御信号φｒ，φｗに
よって指示され、シリアル入力回路４による先入れ形式
のメモリライトアクセスに際して読み出し書き込み回路
１２のライト制御は上記制御信号φｐによって指示され
る。

【００２０】上記リードアドレスカウンタ１３及びライ
トアドレスカウンタ１４はデータ入出力バッファ２０に
結合され、それが保持するアドレス信号Ａｒ，Ａｗを中
央処理装置３が読み出したり、また、その値を中央処理
装置３が強制的に書き換えたりすることができるように
なっている。データ入出力バッファ２０に結合されるリ
ードアドレスカウンタ１３の入出力ゲートはコントロー
ラ１７から出力される制御信号φｒａｃにより開閉制御
される。同様に、データ入出力バッファ２０に結合され
るライトアドレスカウンタ１４の入出力ゲートはコント
ローラ１７から出力される制御信号φｗａｃにより開閉
制御される。

【００２１】ここで、上記デコーダ５から出力される制
御信号ＡＡは、そのハイレベルによりＦｉＦｏメモリ１
をアドレス信号Ａｉによってランダムアクセスすること
を指示する信号とみなされる。コントローラ１７は、制
御信号ＡＡがハイレベルにアサートされると、制御信号
φｓによりセレクタ１６にアドレス信号Ａｉを選択出力
させる。このランダムアクセスにおけるリード・ライト
動作はリード・ライト信号Ｒ／Ｗによって指示される。
これによってメモリリード動作が指示される場合には制
御信号φｒ，φｏがアサートされ、且つ制御信号φｗ，
φｉがネゲートされる。メモリライト動作が指示される
場合には制御信号φｒ，φｏがネゲートされ、且つ制御
信号φｗ，φｉがアサートされる。

【００２２】デコーダ５から出力される上記２ビットの
制御信号ＣＡは、リードアドレスカウンタ１３やライト
アドレスカウンタ１４のアクセスを指示するための制御
信号とされる。制御信号ＣＡに含まれる所定１ビットは
そのハイレベルによりリードアドレスカウンタ１３に対
するアクセスを指示するビットとみなされ、他の１ビッ
トはそのハイレベルによりライトアドレスカウンタ１４
に対するアクセスを指示するビットとみなされる。制御
信号ＣＡによりリードアドレスカウンタ１３に対するア
クセスが指示されると、コントローラ１７は制御信号φ
ｒａｃをアサートしてリードアドレスカウンタ１３の図
示しない入出力ゲートを開ける。制御信号ＣＡによりラ
イトアドレスカウンタ１４に対するアクセスが指示され
ると、コントローラ１７は制御信号φｗａｃをアサート
してライトアドレスカウンタ１４の図示しない入出力ゲ
ートを開ける。このときのリード・ライト動作はリード
・ライト信号Ｒ／Ｗによって指示され、これに従って制
御信号φｉ，φｏの何れか一方がアサートされることに
より、データ入出力バッファ２０におけるデータの入出
力方向が制御される。尚、リードアドレスカウンタ１３
やライトアドレスカウンタ１４のアクセスに際しては制
御信号φｒ，φｗは双方ともネゲートされる。

【００２３】上記制御信号ＡＡがローレベルにネゲート
されているとき、リード・ライト信号Ｒ／Ｗによって読
み出し動作が指示されると、ＦｉＦｏメモリ１はリード
アドレスカウンタ１３の出力アドレス信号Ａｒに従った
先出し形式によるリード動作モードとされる。これによ
り、制御信号φｒｉがアサートされることによってリー
ドアドレスカウンタ１３がインクリメントされ、インク
リメントされたリードアドレスカウンタ１３から出力さ
れるアドレス信号Ａｒがセレクタ１６を介してアドレス
デコーダ１１に供給される。

【００２４】シリアル入力回路４から供給されるプッシ
ュ信号ＰＵＳＨはそのハイレベルによりライトアドレス
カウンタ１４の出力アドレス信号Ａｗに従った先入れ形
式によるライト動作モードを指示する信号とみなされ
る。コントローラ１７は、そのプッシュ信号ＰＵＳＨが
ハイレベルにアサートされると、制御信号φｗｉをアサ
ートし、これによっててライトアドレスカウンタ１４が
インクリメントされ、このようにして得られたアドレス
信号Ａｗがセレクタ１６を介してアドレスデコーダ１１
に供給される。

【００２５】本実施例のＦｉＦｏメモリ１は中央処理装
置３及びシリアルに入力回路４の双方からアクセス可能
であるから、双方からのアクセスの競合を回避させるた
め、特に制限されないが、コントローラ１７は中央処理
装置３によるＦｉＦｏメモリ１のアクセスを禁止指示す
るためのアクセス禁止ステータス信号ＩＮＨを与える。
この競合回避の論理は、特に制限されないが、シリアル
入出力回路４からのアクセス要求を優先させるようにな
っており、アクセス禁止ステータス信号ＩＮＨは例えば
プッシュ信号ＰＵＳＨのアサート期間に呼応してアサー
トされる。

【００２６】図１には、上記ＦｉＦｏメモリ１における
データ読み出し系が示される。

【００２７】図１において、メモリセルアレイ１０は、
リードコモンデータ線ＲＣＤ，ＲＣＤ＊に結合された複
数のメモリマットＭＭを含んで成る。そのうちの一つが
代表的に示されるように、このメモリマットＭＭは、複
数のメモリセルＭＳと、このメモリセルＭＭに結合され
たリードデータ線ＲＤ，ＲＤ＊をプリチャージするため
のリードデータ線プリチャージ用ＭＯＳＦＥＴＱ１３，
Ｑ１４と、上記リードデータ線ＲＤ，ＲＤ＊をイコライ
ズするためのリードデータ線イコライズ用ＭＯＳＦＥＴ
Ｑ１１と、上記リードデータ線ＲＤ，ＲＤ＊を選択的に
リードコモンデータ線ＲＣＤ，ＲＣＤ＊に結合するため
のカラム選択用ＭＯＳＦＥＴ（カラム選択スイッチと称
される）Ｑ３，Ｑ４とを含む。

【００２８】上記メモリセルＭＳは、特に制限されない
が、スタティック型とされ、図２に示されるアドレスデ
コーダ１１からのローアドレスデコード出力に基づいて
リードワード線ＷＲが選択レベルに駆動されることによ
って、記憶データの読み出しが可能とされる。また、上
記リードデータ線プリチャージ用ＭＯＳＦＥＴＱ１３，
Ｑ１４は、特に制限されないが、Ｎチャンネル型ＭＯＳ
ＦＥＴとされ、それが高電位側電源Ｖｄｄに結合される
ことによって、リードデータ線ＲＤ，ＲＤ＊が、ほぼ１
／２Ｖｄｄにプリチャージ可能とされる。

【００２９】上記イコライズ用ＭＯＳＦＥＴＱ１１は、
リードデータ線ＲＤ，ＲＤ＊を橋絡するように配置さ
れ、イコライズ制御信号ＩＲＳＥによってそのオン／オ
フ動作が制御される。イコライズ制御信号ＩＲＳＥは、
リード動作のためのリードクロック信号ＲＣＬＫ＊を所
定時間だけ遅延させることによって生成される。上記カ
ラム選択用ＭＯＳＦＥＴＱ３，Ｑ４は、特に制限されな
いが、Ｎチャンネル型ＭＯＳＦＥＴとされ、カラム選択
制御信号Ｙｓｗｉ（ｉ＝０〜１５）によってそのオン／
オフ動作が制御される。このカラム選択用ＭＯＳＦＥＴ
Ｑ４，Ｑ５がオンされることによってリードデータ線Ｒ
Ｄ，ＲＤ＊がリードコモンデータ線ＲＣＤ，ＲＣＤ＊に
結合され、それにより、リードデータ線ＲＤ，ＲＤ＊に
読み出されたデータがコモンデータ線ＲＣＤ，ＲＣＤ＊
に伝達可能とされる。そのようにしてリードコモンデー
タ線ＲＣＤ，ＲＣＤ＊に伝達されたデータは、センスア
ンプ５によって増幅された後に、図２に示されるデータ
入出力バッファ２０を介して外部出力可能とされる。Ｑ
５，Ｑ６は、リードコモンデータ線ＲＣＤ，ＲＣＤ＊を
プリチャージするためのＮチャンネル型ＭＯＳＦＥＴ、
Ｑ１２は、このリードコモンデータ線ＲＣＤ，ＲＣＤ＊
をイコライズするためのＰチャンネル型ＭＯＳＦＥＴで
ある。このＰチャンネル型ＭＯＳＦＥＴＱ１２は、上記
Ｐチャンネル型ＭＯＳＦＥＴＱ１１と同様にイコライズ
制御信号ＩＲＳＥによって、そのオン／オフ動作が制御
される。

【００３０】図４には、本実施例ＦｉＦｏメモリにおけ
る主要部の動作タイミングが示される。

【００３１】リード動作のためのリードクロックＲＣＬ
Ｋ＊がローレベルにアサートされた状態において、それ
に同期してイコライズ制御信号ＩＲＳＥがハイレベルに
アサートされる。それによりＰチャンネル型ＭＯＳＦＥ
ＴＱ１１，Ｑ１２がオンされ、リードデータ線ＲＤ，Ｒ
Ｄ＊、リードコモンデータ線ＲＣＤ，ＲＣＤ＊がそれぞ
れ短絡されることによってイコライズされる。その場合
のリードデータ線ＲＤ，ＲＤ＊のレベルは、上記Ｎチャ
ンネル型ＭＯＳＦＥＴＱ１３，Ｑ１４によるプリチャー
ジにより１／２Ｖｄｄとされ、それは、リードコモンデ
ータ線ＲＣＤ，ＲＣＤ＊のレベルとほぼ等しくされる。
イコライズ制御信号ＩＲＳＥ＊がローレベルにネゲート
された後に、リードワード線ＲＷがハイレベルに駆動さ
れ、さらに、カラム選択制御信号Ｙｓｗｒ０がハイレベ
ルにアサートされることによってＮチャンネル型ＭＯＳ
ＦＥＴＱ３，Ｑ４がオンされた場合には、メモリセルＭ
Ｓの記憶データが、このＮチャンネル型ＭＯＳＦＥＴＱ
３，Ｑ４を介してリードコモンデータ線ＲＣＤ，ＲＣＤ
＊に伝達され、それがセンスアンプ５で増幅されて出力
される。

【００３２】図５に示される従来回路によれば、非選択
時のリードデータ線ＲＤ，ＲＤ＊が、ディスチャージ用
ＭＯＳＦＥＴＱ１，Ｑ２がオンされることによってグラ
ンドレベルとされていたため、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ３，Ｑ４によってリードデータ線ＲＤ，ＲＤ＊が
選択されてから、それがリードコモンデータ線ＲＣＤ，
ＲＣＤ＊の電圧レベルにまで立ち上がるのに時間がかか
り、それによって読み出し動作の高速化が阻害されてい
たが、本実施例回路においては、上記のように、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ１３，Ｑ１４によりリードデー
タ線ＲＤ，ＲＤ＊がプリチャージされ、さらに、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ１１によってイコライズされる
ので、データ読み出し動作の高速化が可能とされる。

【００３３】上記実施例によれば、以下の作用効果を得
ることができる。

【００３４】（１）リードデータ線ＲＤ，ＲＤ＊をプリ
チャージするためのＮチャンネル型ＭＯＳＦＥＴＱ１
３，Ｑ１４と、上記リードデータ線ＲＤ，ＲＤ＊の非選
択時に当該リードデータ線ＲＤ，ＲＤ＊をイコライズす
るためのＰチャンネル型ＭＯＳＦＥＴＱ１１とを設けた
ことにより、上記リードデータ線ＲＤ，ＲＤ＊が選択さ
れる直前に当該リードデータ線ＲＤ，ＲＤ＊のプリチャ
ージを完了することができ、それによりデータ読み出し
動作の高速化を図ることができる。

【００３５】（２）メモリセルＭＳからのデータ読み出
しのための基準クロックとされるリードクロックＲＣＬ
Ｋ＊を所定時間遅延することによって生成されたイコラ
イズ制御信号ＩＲＳＥを用いることにより、上記リード
データ線ＲＤ，ＲＤ＊のイコライズを的確に行うことが
できる。

【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３７】例えば、上記実施例では、メモリセルＭＳ
からのデータ読み出しのための基準クロックとされるリ
ードクロックＲＣＬＫ＊を所定時間遅延することによっ
て生成されたイコライズ制御信号ＩＲＳＥを用いてＰチ
ャンネル型ＭＯＳＦＥＴＱ１１の動作を制御するように
したが、カラム選択制御信号Ｙｓｗｉ（ｉ＝０〜１５）
をインバータで反転させ、それをＰチャンネル型ＭＯＳ
ＦＥＴＱ１１のゲート電極に与えるようにしても、同様
の作用効果を得ることができる。また、上記実施例で
は、データ書き込み系のポートと、データ読み出し系の
ポートとを有するデュアルポートＲＡＭについて説明し
たが、３ポート以上を含む構成としてもよい。

【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＦｉＦ
ｏメモリに適用した場合について説明したが、本発明は
それに限定されるものではなく、例えば入出力セパレー
ト構成のスタティック型シリアルアクセスメモリや、そ
の他のマルチポートＲＡＭに広く適用することができ
る。

【００３９】本発明は、少なくともデータ読み出し系を
備えることを条件に適用することができる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４１】すなわち、リードデータ線をプリチャージ
するためのプリチャージ用素子と、リードデータ線の非
選択時に当該リードデータ線をイコライズするためのイ
コライズ用素子とを設けたことにより、リードデータ線
選択される直前に当該リードデータ線のプリチャージを
完了することができ、それによりデータ読み出し動作の
高速化を図ることができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例にかかるＦｉＦｏメモ
リにおけるデータ読み出し系の回路図である。

【図２】図２は本発明の一実施例であるＦｉＦｏメモリ
のブロック図である。

【図３】図３は上記ＦｉＦｏメモリを含むプロセッサの
主要部の構成ブロック図である。

【図４】図４は上記ＦｉＦｏメモリの主要部の動作タイ
ミング図である。

【図５】図５は従来のＦｉＦｏメモリにおけるデータ読
み出し系の回路図である。

【符号の説明】

１ ＦｉＦｏメモリ ２ プロセッサ ３ 中央処理装置 ４ シリアル入力回路 ５ デコーダ １０ メモリセルアレイ １１ アドレスデコーダ １２ 読み出し書き込み回路 １３ リードアドレスカウンタ １４ ライトアドレスカウンタ １５ アドレス入力バッファ １６ セレクタ １７ コントローラ Ｑ３ Ｎチャンネル型ＭＯＳＦＥＴ Ｑ４ Ｎチャンネル型ＭＯＳＦＥＴ Ｑ５ Ｎチャンネル型ＭＯＳＦＥＴ Ｑ６ Ｎチャンネル型ＭＯＳＦＥＴ Ｑ１１ Ｐチャンネル型ＭＯＳＦＥＴ Ｑ１２ Ｐチャンネル型ＭＯＳＦＥＴ Ｑ１３ Ｎチャンネル型ＭＯＳＦＥＴ Ｑ１４ Ｎチャンネル型ＭＯＳＦＥＴ ＲＤ，ＲＤ＊ リードデータ線 ＲＷ リードワード線 ＲＣＤ，ＲＣＤ＊ リードコモンデータ線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 江川 英和 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 山本 富士雄 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 北島 秀則 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリセルにデータを書き込むためのデ
   ータ書き込み系と、上記メモリセルからのデータを読み
   出すためのデータ読み出し系とを含むマルチポートＲＡ
   Ｍにおいて、上記データ読み出し系は、上記メモリセル
   に結合されたリードデータ線と、カラム選択によりこの
   リードデータ線が選択的に結合されるリードコモンデー
   タ線と、上記リードデータ線を上記コモンデータ線の電
   圧レベルにプリチャージするためのプリチャージ用素子
   と、上記リードデータ線の非選択時に当該リードデータ
   線をイコライズするためのイコライズ用素子とを含んで
   成るとを特徴とするマルチポートＲＡＭ。
2. 【請求項２】 上記メモリセルからのデータ読み出しの
   ためのリードクロックに同期して上記イコライズ用素子
   をオンすることにより上記リードデータ線をイコライズ
   するようにした請求項１記載のマルチポートＲＡＭ。
3. 【請求項３】 上記プリチャージ用素子は、Ｎチャンネ
   ル型ＭＯＳＦＥＴとされ、上記イコライズ用素子はＰチ
   ャンネル型ＭＯＳＦＥＴとされる請求項１又は２記載の
   マルチポートＲＡＭ。
4. 【請求項４】 データを先入れ先出し形式で入出力させ
   る請求項１，２又は３記載のマルチポートＲＡＭ。