JPH076584A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH076584A JPH076584A JP4030799A JP3079992A JPH076584A JP H076584 A JPH076584 A JP H076584A JP 4030799 A JP4030799 A JP 4030799A JP 3079992 A JP3079992 A JP 3079992A JP H076584 A JPH076584 A JP H076584A
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- circuit
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Abstract
(57)【要約】
【目的】 センスアンプからラインバッファ回路へのデ
ータ転送が確実にできるとともに、高速なデータバスへ
の転送が可能な半導体集積回路装置を提供すること。 【構成】 図１は半導体集積回路装置の出力系の回路図
である。本発明はトランスファスイッチ回路１４と出力
スイッチ回路２０の間にバッファ回路１８を配設し、こ
の回路１８をラインバッファにより駆動する。バッファ
回路１８は出力節点３００ａまたは３００ｂの電位によ
り駆動制御されるとともに地気に接続されるトランジス
タ１８ａおよび１８ｂにより構成されている。リードデ
ータバス１００ａ，１００ｂは、ＶＣＣレベルにイコラ
イズされており、そのイコライズ終了後に、トランジス
タ１８ａおよび１８ｂは駆動されると、リードデータバ
ス１００ａ，１００ｂの電位の値が決定するため、実質
的にラインバッファ回路１６の駆動能力を上げたのと同
じになり、データバス１００へのデータ転送速度の高速
化を図ることが可能となる。
ータ転送が確実にできるとともに、高速なデータバスへ
の転送が可能な半導体集積回路装置を提供すること。 【構成】 図１は半導体集積回路装置の出力系の回路図
である。本発明はトランスファスイッチ回路１４と出力
スイッチ回路２０の間にバッファ回路１８を配設し、こ
の回路１８をラインバッファにより駆動する。バッファ
回路１８は出力節点３００ａまたは３００ｂの電位によ
り駆動制御されるとともに地気に接続されるトランジス
タ１８ａおよび１８ｂにより構成されている。リードデ
ータバス１００ａ，１００ｂは、ＶＣＣレベルにイコラ
イズされており、そのイコライズ終了後に、トランジス
タ１８ａおよび１８ｂは駆動されると、リードデータバ
ス１００ａ，１００ｂの電位の値が決定するため、実質
的にラインバッファ回路１６の駆動能力を上げたのと同
じになり、データバス１００へのデータ転送速度の高速
化を図ることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積装置、より具
体的にはＤＲＡＭ（Dynamic Random AccessMemory) に
関する。
体的にはＤＲＡＭ（Dynamic Random AccessMemory) に
関する。
【０００２】
【従来の技術】図３に従来技術におけるマルチポートメ
モリの構成図を示す。同図に示すマルチポートメモリで
は、行デコーダで選択された１行分のメモリセル情報が
ビット線に読み出され、トランスファスイッチ回路を介
してラインバッファ回路でラッチされる。シフトレジス
タは、１つのシフト段に１つの入出力スイッチが対応し
ており、シフトレジスタがシフトする度に入出力スイッ
チがシフトしてラインバッファ回路と入出力線が導通す
る。
モリの構成図を示す。同図に示すマルチポートメモリで
は、行デコーダで選択された１行分のメモリセル情報が
ビット線に読み出され、トランスファスイッチ回路を介
してラインバッファ回路でラッチされる。シフトレジス
タは、１つのシフト段に１つの入出力スイッチが対応し
ており、シフトレジスタがシフトする度に入出力スイッ
チがシフトしてラインバッファ回路と入出力線が導通す
る。
【０００３】図４には図３に示したマルチポートメモリ
の回路図が示されている。同図に示すように、シフトレ
ジスタがシフトする度に入出力回路のトランジスタＱ１
８，Ｑ１９がオンされ、ラインバッファ回路と入出力線
Ｉ／Ｏが導通する。このため、ビット線プリチャージの
期間中に、入出力線のリセットとシフトレジスタのシフ
ト動作（ラインバッファ回路と入出力線の導通）が可能
となり、高速に読み出しおよび書き込みができる。
の回路図が示されている。同図に示すように、シフトレ
ジスタがシフトする度に入出力回路のトランジスタＱ１
８，Ｑ１９がオンされ、ラインバッファ回路と入出力線
Ｉ／Ｏが導通する。このため、ビット線プリチャージの
期間中に、入出力線のリセットとシフトレジスタのシフ
ト動作（ラインバッファ回路と入出力線の導通）が可能
となり、高速に読み出しおよび書き込みができる。
【０００４】また、先入れ先出し（ＦＩＦＯ：First In
-First Out）メモリにおいて、そのデータバスの構成は
リード／ライト共用ではなく、リードデータバスとライ
トデータバスが別々になっている。これにより、ＦＩＦ
Ｏメモリではリードとライトを非同期に行うことを可能
としている。図５にはこのような従来技術におけるＦＩ
ＦＯメモリの機能ブロック図が、また図６には出力側の
ラインバッファ回路５０、センスアンプ６０を含む回路
図がそれぞれ示されている。
-First Out）メモリにおいて、そのデータバスの構成は
リード／ライト共用ではなく、リードデータバスとライ
トデータバスが別々になっている。これにより、ＦＩＦ
Ｏメモリではリードとライトを非同期に行うことを可能
としている。図５にはこのような従来技術におけるＦＩ
ＦＯメモリの機能ブロック図が、また図６には出力側の
ラインバッファ回路５０、センスアンプ６０を含む回路
図がそれぞれ示されている。
【０００５】このようなリードデータバスとライトデー
タバスを別にした従来のＦＩＦＯメモリにおいて、デー
タバスへのデータ転送速度を速くして高速化を実現する
には、図６に示した出力側のラインバッファ回路５０を
構成しているトランジスタ５２、５４、５６、５８のサ
イズを大きくする必要がある。
タバスを別にした従来のＦＩＦＯメモリにおいて、デー
タバスへのデータ転送速度を速くして高速化を実現する
には、図６に示した出力側のラインバッファ回路５０を
構成しているトランジスタ５２、５４、５６、５８のサ
イズを大きくする必要がある。
【０００６】
【発明が解決しようとする課題】しかしながら、ライン
バッファ回路５０の各トランジスタ５２〜５８がセンス
アンプ６０のトランジスタサイズと比較して大きすぎる
と、ラインバッファ回路５０のドライブ能力がセンスア
ンプ回路６０のドライブ能力より大きくなる。この場
合、センスアンプ回路６０からラインバッファ回路５０
へのデータ転送時に、ラインバッファ回路５０のデータ
にセンスアンプ６０が負け、センスアンプのデータが逆
転するという問題が生じ、信頼性が著しく低くなるとい
う問題があった。
バッファ回路５０の各トランジスタ５２〜５８がセンス
アンプ６０のトランジスタサイズと比較して大きすぎる
と、ラインバッファ回路５０のドライブ能力がセンスア
ンプ回路６０のドライブ能力より大きくなる。この場
合、センスアンプ回路６０からラインバッファ回路５０
へのデータ転送時に、ラインバッファ回路５０のデータ
にセンスアンプ６０が負け、センスアンプのデータが逆
転するという問題が生じ、信頼性が著しく低くなるとい
う問題があった。
【０００７】本発明はこのような従来技術の欠点を解消
し、センスアンプからラインバッファ回路へのデータ転
送が確実にできるとともに、高速なデータバスへの転送
が可能な半導体集積回路装置を提供することを目的とす
る。
し、センスアンプからラインバッファ回路へのデータ転
送が確実にできるとともに、高速なデータバスへの転送
が可能な半導体集積回路装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明は上述の課題を解
決するために、読出動作およびリフレッシュ動作をセン
スアンプを用いて行う半導体集積回路装置は、ビット線
を介してセンスアンプより送られてきたデータを保持す
るラインバッファ回路と、このラインバッファ回路を介
してデータを入力し、入力したデータに応じた所定の電
位レベルのデータを出力するバッファ回路と、このバッ
ファ回路よりデータを入力し、このデータをデータバス
に出力する出力スイッチ回路とを有する。
決するために、読出動作およびリフレッシュ動作をセン
スアンプを用いて行う半導体集積回路装置は、ビット線
を介してセンスアンプより送られてきたデータを保持す
るラインバッファ回路と、このラインバッファ回路を介
してデータを入力し、入力したデータに応じた所定の電
位レベルのデータを出力するバッファ回路と、このバッ
ファ回路よりデータを入力し、このデータをデータバス
に出力する出力スイッチ回路とを有する。
【０００９】
【作用】本発明によれば、センスアンプによりビット線
にデータが現れると、このデータはラインバッファ回路
に流入して保持される。ラインバッファ回路は、流入し
たデータに応じて所定の電位を各ビット線に出力する。
すなわち、ラインバッファ回路により第１のビット線に
バッファ回路を駆動する電位が現れると、バッファ回路
は第１の電位を出力スイッチ回路を介してデータバスに
出力する。また、ラインバッファ回路により第２のビッ
ト線にバッファ回路を駆動する電位が現れると、バッフ
ァ回路は第２の電位を出力スイッチ回路を介してデータ
バスに出力する。
にデータが現れると、このデータはラインバッファ回路
に流入して保持される。ラインバッファ回路は、流入し
たデータに応じて所定の電位を各ビット線に出力する。
すなわち、ラインバッファ回路により第１のビット線に
バッファ回路を駆動する電位が現れると、バッファ回路
は第１の電位を出力スイッチ回路を介してデータバスに
出力する。また、ラインバッファ回路により第２のビッ
ト線にバッファ回路を駆動する電位が現れると、バッフ
ァ回路は第２の電位を出力スイッチ回路を介してデータ
バスに出力する。
【００１０】
【実施例】次に添付図面を参照して本発明による半導体
集積回路装置の実施例を詳細に説明する。
集積回路装置の実施例を詳細に説明する。
【００１１】図２は、本発明による半導体集積回路装置
をＦＩＦＯメモリに適用したときの実施例を示す機能ブ
ロック図である。同図に示すように、本実施例の半導体
集積回路装置はリード系とライト系がそれぞれ別々にな
っている。
をＦＩＦＯメモリに適用したときの実施例を示す機能ブ
ロック図である。同図に示すように、本実施例の半導体
集積回路装置はリード系とライト系がそれぞれ別々にな
っている。
【００１２】行アドレスバッファ３０は、行アドレスＡ
ＤＤを入力すると、これを行デコーダ３２に出力するバ
ッファ回路である。行デコーダ３２は、バッファ３０よ
り行アドレスＡＤＤを入力すると、このアドレスに応じ
た１行分のメモリセルをメモリセルマトリクス１０より
選択するデコーダである。
ＤＤを入力すると、これを行デコーダ３２に出力するバ
ッファ回路である。行デコーダ３２は、バッファ３０よ
り行アドレスＡＤＤを入力すると、このアドレスに応じ
た１行分のメモリセルをメモリセルマトリクス１０より
選択するデコーダである。
【００１３】メモリセルマトリクス１０は、１ビットの
情報を記憶するメモリセルが複数、２次元に配列されて
いる記憶回路であり、行デコーダ３２で選択された１行
分のメモリセル情報をビット線に出力する。センスアン
プ１２は、行デコーダ３２によりビット線に出力された
セルデータを増幅して、トランスファスイッチ回路１４
を介してラインバッファ回路１６に送っている。
情報を記憶するメモリセルが複数、２次元に配列されて
いる記憶回路であり、行デコーダ３２で選択された１行
分のメモリセル情報をビット線に出力する。センスアン
プ１２は、行デコーダ３２によりビット線に出力された
セルデータを増幅して、トランスファスイッチ回路１４
を介してラインバッファ回路１６に送っている。
【００１４】ラインバッファ回路１６は、センスアンプ
１２より送られてきたデータを保持するフィリップフロ
ップである。シフトレジスタ２６は、１つのシフト段に
１つの入出力スイッチが対応しており、シフトレジスタ
２６がシフトする度にドライバ回路２４を介して出力ス
イッチを駆動するレジスタである。
１２より送られてきたデータを保持するフィリップフロ
ップである。シフトレジスタ２６は、１つのシフト段に
１つの入出力スイッチが対応しており、シフトレジスタ
２６がシフトする度にドライバ回路２４を介して出力ス
イッチを駆動するレジスタである。
【００１５】バッファ回路１８は、ラインバッファ回路
１６が入力したデータに応じて所定の電位レベルのデー
タを出力するバッファ回路である。すなわち、バッファ
回路１８は、出力スイッチ回路２０が導通状態になりリ
ードデータバス１００に接続されると、ラインバッファ
回路１６が入力したデータと同じ論理を示すデータを所
定の電位レベルにて出力回路２２に出力する。
１６が入力したデータに応じて所定の電位レベルのデー
タを出力するバッファ回路である。すなわち、バッファ
回路１８は、出力スイッチ回路２０が導通状態になりリ
ードデータバス１００に接続されると、ラインバッファ
回路１６が入力したデータと同じ論理を示すデータを所
定の電位レベルにて出力回路２２に出力する。
【００１６】図１は図２に示した半導体集積回路装置の
出力系の回路図である。すなわち、ここにはセンスアン
プ１２、トランスファスイッチ回路１４、ラインバッフ
ァ回路１６、バッファ回路１８および出力スイッチ回路
２０などが示されている。同図を用いてこれら回路を詳
細に説明する。
出力系の回路図である。すなわち、ここにはセンスアン
プ１２、トランスファスイッチ回路１４、ラインバッフ
ァ回路１６、バッファ回路１８および出力スイッチ回路
２０などが示されている。同図を用いてこれら回路を詳
細に説明する。
【００１７】センスアンプ１２は、ビット線対２００ａ
および２００ｂを介してトランスファスイッチ回路１４
に接続されている。トランスファスイッチ回路１４は、
データ転送制御信号２２０により制御されるスイッチで
あり、データ転送ゲートとして機能するＮＭＯＳトラン
ジスタ１４ａおよび１４ｂにより構成されている。ＮＭ
ＯＳトランジスタ１４ａおよび１４ｂはそれぞれ、ゲー
トがデータ転送制御信号線２２０に接続されている。ま
た、トランジスタ１４ａ（１４ｂ）の一方の端子はビッ
ト線対２００ａ（２００ｂ）に、他方の端子はラインバ
ッファ回路１６の出力節点３００ａ（３００ｂ）に接続
されている。
および２００ｂを介してトランスファスイッチ回路１４
に接続されている。トランスファスイッチ回路１４は、
データ転送制御信号２２０により制御されるスイッチで
あり、データ転送ゲートとして機能するＮＭＯＳトラン
ジスタ１４ａおよび１４ｂにより構成されている。ＮＭ
ＯＳトランジスタ１４ａおよび１４ｂはそれぞれ、ゲー
トがデータ転送制御信号線２２０に接続されている。ま
た、トランジスタ１４ａ（１４ｂ）の一方の端子はビッ
ト線対２００ａ（２００ｂ）に、他方の端子はラインバ
ッファ回路１６の出力節点３００ａ（３００ｂ）に接続
されている。
【００１８】ラインバッファ回路１６は、ＮＭＯＳトラ
ンジスタ１６ａ，１６ｂ、ＰＭＯＳトランジスタ１６
ｃ，１６ｄによりフィリップフロップ回路を形成してい
る。すなわち、トランジスタ１６ａと１６ｃはそのゲー
トが出力節点３００ｂに、トランジスタ１６ａの一方の
端子は地気に、トランジスタ１６ｃの一方の端子は電源
に接続されている。
ンジスタ１６ａ，１６ｂ、ＰＭＯＳトランジスタ１６
ｃ，１６ｄによりフィリップフロップ回路を形成してい
る。すなわち、トランジスタ１６ａと１６ｃはそのゲー
トが出力節点３００ｂに、トランジスタ１６ａの一方の
端子は地気に、トランジスタ１６ｃの一方の端子は電源
に接続されている。
【００１９】また、トランジスタ１６ｂと１６ｄはその
ゲートが出力節点３００ａに、トランジスタ１６ｂの一
方の端子は地気に、トランジスタ１６ｄの一方の端子は
電源に接続されている。これらトランジスタ１６ａ〜１
６ｄは、センスアンプの出力データにより駆動される。
ゲートが出力節点３００ａに、トランジスタ１６ｂの一
方の端子は地気に、トランジスタ１６ｄの一方の端子は
電源に接続されている。これらトランジスタ１６ａ〜１
６ｄは、センスアンプの出力データにより駆動される。
【００２０】なお、ラインバッファ回路１６を形成する
各トランジスタ１６ａ，１６ｂ，１６ｃおよび１６ｄ
は、センスアンプ１２を形成するトランジスタより駆動
能力が大きくなりすぎないものが選ばれている。このた
め、本実施例ではセンスアンプ１２からのデータがライ
ンバッファ回路１６により逆転することはない。
各トランジスタ１６ａ，１６ｂ，１６ｃおよび１６ｄ
は、センスアンプ１２を形成するトランジスタより駆動
能力が大きくなりすぎないものが選ばれている。このた
め、本実施例ではセンスアンプ１２からのデータがライ
ンバッファ回路１６により逆転することはない。
【００２１】バッファ回路１８は、出力節点３００ａま
たは３００ｂの電位により駆動制御されるＮＭＯＳトラ
ンジスタ１８ａおよび１８ｂにより構成されている。ト
ランジスタ１８ａは、そのゲートが出力節点３００ａに
接続されるとともに一方の端子がＧＮＤに接続され、出
力節点３００ａが論理“１”を示す所定の電位レベルに
なると、接続されているＧＮＤ（地気）の電位レベル
（論理“０”）を他方の端子より出力スイッチ回路２０
に出力する。
たは３００ｂの電位により駆動制御されるＮＭＯＳトラ
ンジスタ１８ａおよび１８ｂにより構成されている。ト
ランジスタ１８ａは、そのゲートが出力節点３００ａに
接続されるとともに一方の端子がＧＮＤに接続され、出
力節点３００ａが論理“１”を示す所定の電位レベルに
なると、接続されているＧＮＤ（地気）の電位レベル
（論理“０”）を他方の端子より出力スイッチ回路２０
に出力する。
【００２２】また、トランジスタ１８ｂは、そのゲート
が出力節点３００ｂに接続されるとともに一方の端子が
地気に接続され、出力節点３００ｂが論理“１”を示す
所定の電位レベルになると、接続されている地気の電位
レベル（論理“０”）を他方の端子より出力スイッチ回
路２０に出力する。リードデータバス１００はそれぞ
れ、あらかじめ電池レベルにイコライズされているた
め、このようにバッファ回路１８より地気のデータを出
力することにより、実質的にラインバッファ回路１６の
駆動能力を上げたのと同じになり、データバス１００へ
のデータ転送速度の高速化を図ることが可能となる。
が出力節点３００ｂに接続されるとともに一方の端子が
地気に接続され、出力節点３００ｂが論理“１”を示す
所定の電位レベルになると、接続されている地気の電位
レベル（論理“０”）を他方の端子より出力スイッチ回
路２０に出力する。リードデータバス１００はそれぞ
れ、あらかじめ電池レベルにイコライズされているた
め、このようにバッファ回路１８より地気のデータを出
力することにより、実質的にラインバッファ回路１６の
駆動能力を上げたのと同じになり、データバス１００へ
のデータ転送速度の高速化を図ることが可能となる。
【００２３】出力スイッチ回路２０は、列選択線により
駆動される列選択ゲートとして機能するＮＭＯＳトラン
ジスタ２０ａおよび２０ｂにより構成されている。出力
スイッチ回路２０は列選択線２３０が“Ｈ”レベルのと
き、バッファ回路１８より出力されるデータをリードデ
ータバス１００に出力する。
駆動される列選択ゲートとして機能するＮＭＯＳトラン
ジスタ２０ａおよび２０ｂにより構成されている。出力
スイッチ回路２０は列選択線２３０が“Ｈ”レベルのと
き、バッファ回路１８より出力されるデータをリードデ
ータバス１００に出力する。
【００２４】次に図１を用いて本実施例における動作を
説明する。ビット線イコライズ制御信号２１０がオフ状
態（“Ｌ”レベル）になった後、センスアンプ１２が動
作し、データ転送制御信号２２０によりデータ転送ゲー
ト１４ａおよび１４ｂがオンする。これらゲート１４ａ
および１４ｂがオンすることにより、ラインバッファ回
路１６にデータが流入する。
説明する。ビット線イコライズ制御信号２１０がオフ状
態（“Ｌ”レベル）になった後、センスアンプ１２が動
作し、データ転送制御信号２２０によりデータ転送ゲー
ト１４ａおよび１４ｂがオンする。これらゲート１４ａ
および１４ｂがオンすることにより、ラインバッファ回
路１６にデータが流入する。
【００２５】その後、列選択線２３０がオンすると、列
選択ゲート２０ａおよび２０ｂがオンする。このとき、
リードデータバスイコライズ制御信号２４０はオンから
オフ状態に変化している。このため、リードデータバス
１１０ａおよび１１０ｂは、電位レベルからバッファ回
路１８のトランジスタ１８ａおよび１８ｂの動作により
データが確定する。
選択ゲート２０ａおよび２０ｂがオンする。このとき、
リードデータバスイコライズ制御信号２４０はオンから
オフ状態に変化している。このため、リードデータバス
１１０ａおよび１１０ｂは、電位レベルからバッファ回
路１８のトランジスタ１８ａおよび１８ｂの動作により
データが確定する。
【００２６】また、データ転送ゲート１４ａおよび１４
ｂがオフであれば、ラインバッファ回路１６によりリー
ドデータは維持できるので、ビット線イコライズ制御信
号２１０がオンになり、ビット線対２００ａおよび２０
０ｂがイコライズ状態になってもリード動作は可能であ
る。
ｂがオフであれば、ラインバッファ回路１６によりリー
ドデータは維持できるので、ビット線イコライズ制御信
号２１０がオンになり、ビット線対２００ａおよび２０
０ｂがイコライズ状態になってもリード動作は可能であ
る。
【００２７】なお、本実施例では本発明をＦＩＦＯメモ
リに適用したが、本発明はとくにこれに限定されるもの
ではなく、センスアンプを有し、入力系と出力系が別な
半導体集積回路装置であれば適用可能である。
リに適用したが、本発明はとくにこれに限定されるもの
ではなく、センスアンプを有し、入力系と出力系が別な
半導体集積回路装置であれば適用可能である。
【００２８】
【発明の効果】このように本発明の半導体集積回路装置
によれば、バッファ回路を設けたことにより、ラインバ
ッファ回路のトランジスタサイズをセンスアンプに比べ
て小さくできるため、センスアンプからデータバスへの
データ転送を確実に行うことが可能となる。また、ライ
ンバッファ回路のトランジスタサイズが小さくても、バ
ッファ回路のトランジスタサイズを大きくすることで、
リードデータバスへのデータ転送速度を高速化できる。
によれば、バッファ回路を設けたことにより、ラインバ
ッファ回路のトランジスタサイズをセンスアンプに比べ
て小さくできるため、センスアンプからデータバスへの
データ転送を確実に行うことが可能となる。また、ライ
ンバッファ回路のトランジスタサイズが小さくても、バ
ッファ回路のトランジスタサイズを大きくすることで、
リードデータバスへのデータ転送速度を高速化できる。
【図１】本発明による半導体集積回路装置の実施例を示
す回路図、
す回路図、
【図２】本発明による半導体集積回路装置の実施例を示
す機能ブロック図、
す機能ブロック図、
【図３】従来技術におけるマルチポートメモリの構成を
示す構成図、
示す構成図、
【図４】従来技術におけるマルチポートメモリの回路
図、
図、
【図５】従来技術におけるＦＩＦＯメモリの構成を示す
機能ブロック図、
機能ブロック図、
【図６】従来技術におけるＦＩＦＯメモリの構成を示す
回路図である。
回路図である。
１０ メモリマトリクス １２ センスアンプ １４ トランスファスイッチ回路 １６ ラインバッファ回路 １８ バッファ回路 ２０ 出力スイッチ回路 ２２ 出力回路 ２４ ドライバー回路 ２６ シフトレジスタ
Claims (3)
- 【請求項１】 読出動作およびリフレッシュ動作をセン
スアンプを用いて行う半導体集積回路装置において、 ビット線を介して前記センスアンプより送られてきたデ
ータを保持するラインバッファ回路と、 このラインバッファ回路を介してデータを入力し、入力
したデータに応じた所定の電位レベルのデータを出力す
るバッファ回路と、 このバッファ回路よりデータを入力し、このデータをデ
ータバスに出力する出力スイッチ回路とを有することを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
おいて、前記バッファ回路は、ゲートが前記ラインバッ
ファ回路の第１の節点に接続される第１のＮＭＯＳトラ
ンジスタと、ゲートが前記ラインバッファ回路の第２の
節点に接続される第２のＮＭＯＳトランジスタとを有
し、 前記第１のＮＭＯＳトランジスタは第１の節点がＨレベ
ルになると第１の電位レベルを前記出力スイッチ回路に
出力し、前記第２のＮＭＯＳトランジスタは第２の節点
がＨレベルになると第２の電位レベルを前記出力スイッ
チ回路に出力することを特徴とする半導体集積回路装
置。 - 【請求項３】 請求項１に記載の半導体集積回路装置に
おいて、この装置は先入れ先出し処理を行うＤＲＡＭメ
モリであることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030799A JPH076584A (ja) | 1992-02-18 | 1992-02-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030799A JPH076584A (ja) | 1992-02-18 | 1992-02-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH076584A true JPH076584A (ja) | 1995-01-10 |
Family
ID=12313731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030799A Pending JPH076584A (ja) | 1992-02-18 | 1992-02-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH076584A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297727B1 (ko) * | 1998-08-13 | 2001-09-26 | 윤종용 | 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있는반도체 메모리 장치 |
-
1992
- 1992-02-18 JP JP4030799A patent/JPH076584A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100297727B1 (ko) * | 1998-08-13 | 2001-09-26 | 윤종용 | 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있는반도체 메모리 장치 |
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