JP3948584B2 - 半導体メモリ装置及びその装置のデータリード方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係るもので、特に２サイクルパイプライン動作を誤まりなしに行い得る半導体メモリ装置及びその装置のデータリード方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置の中で、同期式半導体メモリ装置は外部からのクロック信号に応じてリード、ライト動作を行う装置である。
【０００３】
しかし、半導体メモリ装置がリードアドレスに応じてセルに貯蔵されたリードデータをビットライン対、データライン対、及びセンス増幅器を通じてデータ出力バッファに伝送する時間はほとんど一定であり、この時間を減らそうとすれば限界がある。すなわち、クロック信号の周波数がリードデータをデータ出力バッファに伝送する時間よりも短くなると、リード命令が入力した該当サイクルでリードデータが装置の外部に出力されないことになる。
【０００４】
このような問題点を解決したデータリード方法が、パイプライン(pipelined)方法である。パイプライン方法は、リード命令に応じてメモリセルからデータ出力バッファに伝送されたリードデータをリード命令の１サイクル後に装置の外部に出力する。しかし、半導体メモリ装置が高速化されるに従い、従来のパイプラインリード方法も限界に達している。
【０００５】
図９は、従来の半導体メモリ装置のデータリード方法を説明するブロック図であって、メモリセル10-1,10-2,…,10-n、プリーチャージ並びに等価回路12-1,12-2,…,12-n、行アドレスデコーダ14、列選択スイッチ16-1,16-2,…,16-n、列アドレスデコーダ18、センス増幅器20、及びデータ出力バッファ22から構成される。
【０００６】
このように構成されたメモリ装置の各ブロックの機能を説明する。
【０００７】
メモリセル10-1,10-2,…,10-nは、ワードライン選択信号に応じて選択される。プリチャージ並びに等化回路12-1,12-2,…,12-nは、リード動作遂行のときにビットライン対(BL1,BLB1)、(BL2,BLB2),…,(BLn,BLBn)をプリチャージ並びに等化する。行アドレスデコーダ14は、行アドレスXをデコーディングしてワードライン選択信号WL1,WL2,…,WLnを発生する。列アドレスデコーダ18は、列アドレスYをデコーディングして列選択信号Y1,Y2,…,Ynを発生する。列選択スイッチ16-1,16-2,…,16-nは、列選択信号Y1,Y2,…,Ynにそれぞれ応じて、選択されたビットライン対から伝送されるデータを該当データライン対DLk,DLBkに伝送する。センス増幅器20は、リード命令の遂行ときにイネーブルされてデータライン対から伝送されるデータの差を感知して増幅し、センス出力信号対(SASK,SASBk)を発生する。データ出力バッファ22は、センス出力信号対(SASK,SASBk)を入力受けてバッファしてデータ出力信号対(DOUKk,DODk)を発生する。
【０００８】
図１０は、図９に示したデータ出力バッファの回路例の図であって、レベルシフタ30、レジスタ32、インバータ34、ラッチ36、及び論理積手段38から構成される。
【０００９】
レベルシフタ30は、センス出力信号対SAS,SASBを入力受けてレベルをシフトしてデータ出力信号対DA,DABを発生する。レジスタ32は、データ出力信号対DA,DABを反転させてデータ出力信号対DB,DBBとして出力しラッチする。インバータ34は、信号KDATAINに応じてデータ出力信号対DB,DBBを反転させてデータ出力信号対DC,DCBとして出力する。ラッチ38は、データ出力信号対DC,DCBをラッチして出力する。論理積手段38は、出力イネーブル制御信号0Eに応じてデータ出力信号対DC,DCBをデータ出力信号対DOU,DODとして出力する。
【００１０】
図１１Ａは、図１０に示したブロック図の詳細回路図である。レベルシフタ30は、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN1,N2,N3,N4から構成される。レジスタ32は、インバータI1,I2,I3,I4、PMOSトランジスタP4,P5,P6,P7、及びNMOSトランジスタN5,N6から構成される。インバータ34は、PMOSトランジスタP8,P9,P10,P11及びNMOSトランジスタN7,N8,N9,N10から構成される。データ入力制御信号KDATAINを発生させるための構成は、NANDゲートNA1及びインバータI3から構成される。ラッチ36は、インバータI5,I6から構成される。論理積手段38は、NANDゲートNA2,NA3及びインバータI3,I5から構成される。
【００１１】
図１１Ａに示したデータ出力バッファの各部動作を説明すると、次のようである。
【００１２】
リード命令が入力されると、制御信号KDPRECBが"ロー"レベルになってレベルシフタ30の動作がイネーブルされる。レベルシフタ30は、センス増幅器出力信号対SAS,SASBの電圧差を感知してデータ出力信号対DA,DABを出力する。もし、センス増幅器出力信号SASが反転センス増幅器出力信号SASBよりも電圧が高いと、PMOSトランジスタP3がPMOSトランジスタP2よりも一層オン状態となってデータ出力信号DAは"ハイ"レベルになり、反転データ出力信号DABは"ロー"レベルになる。反対に、センス増幅器出力信号SASが反転センス増幅器出力信号SASBよりも電圧が低いと、データ出力信号DAは"ロー"レベルになり、反転データ出力信号DABは"ハイ"レベルになる。
【００１３】
レジスタ32は、データ出力信号対DA,DABをそれぞれインバータI2,I1により反転する。もし、データ出力信号対DA,DABがそれぞれ"ハイ"レベル、"ロー"レベルであれば、インバータI2の出力信号が"ロー"レベルになり、インバータI1の出力信号が"ハイ"レベルになって、NMOSトランジスタN5及びPMOSトランジスタP6,P7がオンされて、データ出力信号対DBB,DBはそれぞれ"ロー"レベル、"ハイ"レベルになる。反対に、データ出力信号対DA,DABがそれぞれ"ロー"レベル、"ハイ"レベルであれば、データ出力信号対DBB,DBはそれぞれ"ハイ"レベル、"ロー"レベルになる。データ出力信号対DBB,DBに伝送されたデータは、ラッチI3,I4に貯蔵される。即ち、レジスタ32はデータ出力信号対DA,DABのデータをそれぞれデータ出力信号対DBB,DBに伝送しラッチする。
【００１４】
インバータ34は、サイクル毎にクロック信号に同期してイネーブルされる信号KDATAとリード命令の１サイクル後にイネーブルされる信号READIPとを論理積したデータ出力制御信号KDATAINに応じて、イネーブルされる。即ち、データ出力制御信号KDATAINが"ロー"レベルであるときはPMOSトランジスタP9,P11及びNMOSトランジスタN7,N9がオフされて、データ出力信号対DBB,DBからデータ出力信号対DC,DCBへのデータの伝送を防ぐ。反対に、データ出力制御信号KDATAINが"ハイ"レベルであるときはPMOSトランジスタP9,P11及びNMOSトランジスタN7,N9がオンされて、データ出力信号対DBB,DBからのデータをそれぞれ反転させてデータ出力信号対DC,DCBに伝送する。インバータ34の構成はクロック同期(clocked)CMOSインバータの構成であって、データ出力信号対DBB,DBを反転させてデータ出力信号対DC,DCBにそれぞれ出力する。
【００１５】
ラッチ36は、データ出力信号対DC,DCBのデータをラッチする。
【００１６】
論理積手段38は、データ出力イネーブル信号OEに応じてデータ出力信号対DC,DCBをデータ出力信号対DOU,DODにそれぞれ出力する。
【００１７】
上述のように構成された従来のデータ出力バッファは、リード命令に応じてメモりセルからリードされたデータが該当リードサイクルでレジスタ32のラッチにラッチされる。該ラッチされたデータは、１サイクル後にイネーブルされるデータ出力制御信号KDATAINに応じてインバータ34を通じてラッチ36に伝送され、データ出力イネーブル信号OEに応じて装置の外に出力される。従って、従来のデータ出力バッファは１サイクルパイプライン動作の遂行が可能である。
【００１８】
図１１Ｂはセンス増幅器及びデータ出力バッファをイネーブルするための制御信号発生回路の回路例を示す図であって、NORゲートNR1、PMOSトランジスタP12,P13,P14、NMOSトランジスタN11,N12、及びインバータI6,I7,I8,I9,I10,I11,I12,I13から構成されている。
【００１９】
以下、図１１Ｂに示した回路の動作を説明する。
【００２０】
リード命令が入力されると、センス増幅器制御信号MSAENPは"ハイ"レベルのパルスによりイネーブルされ、データ出力信号対DA,DABのデータの全てが"ロー"レベルになる。すると、NORゲートNR1の出力信号が"ハイ"レベルになって、NMOSトランジスタN11,N12の全てがオンされる。それで、NMOSトランジスタN11のドレイン端子に"ロー"レベルの信号が出力される。インバータI6-I11は、"ロー"レベルの信号を遅延させてデータ出力バッファ制御信号KDPRECBを"ロー"レベルにする。そして、インバータI6,I12,I13は、"ロー"レベルの信号を反転し遅延させてセンス増幅器イネーブル信号MSAENが"ハイ"レベルにする。センス増幅器は、"ハイ"レベルのセンス増幅器イネーブル信号MSAENに応じてイネーブルされる。
【００２１】
図１１Ｂに示した回路によりデータ出力バッファイネーブル信号KDPRECBが発生されると、図１１Ａに示したデータ出力バッファが動作を行う。
【００２２】
次いで、図１１Ａに示したデータ出力バッファが低周波数及び高周波数のクロック信号に応じて２サイクルパイプライン動作を行い得ることを、図１２Ａ及び図１２Ｂに示したタイミング図を用いて説明する。
【００２３】
２サイクルパイプライン動作を行うためにリード命令に応じて１サイクル後にイネーブルされる制御信号READ1Pの変わりに、リード命令に応じて２サイクル後にイネーブルされる制御信号READ2Pが図１１Ａに示したデータ出力バッファに印可される必要がある。それで、図１２Ａ及び図１２Ｂのタイミング図は、制御信号READ2Pが印可されて２サイクルパイプライン動作を行うことを示している。
【００２４】
図１２Ａは、クロック信号が低周波数である場合に図１１Ａに示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【００２５】
図１２Ａを用いて、クロック信号のサイクルタイムが約10nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ32のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんど決められた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【００２６】
制御信号KDATAは、リード命令の遂行ときにクロック信号XCKに応じてイネーブルされる。そして、制御信号READ2Pは、上述のようにリード命令２サイクル後にイネーブルされる信号として、図１２Ａに示したタイミング図ではリード命令だけが連続的に入力されているため、３番目のサイクルIIIからは恒常的にイネーブルされる。データ出力制御信号KDATAINは、制御信号KDATA,READ2Pを論理積して発生される信号であって、３番目サイクルIIIより制御信号KDATAと同期されて発生される。上述のように制御信号が発生されると、これら制御信号に応じてデータ出力バッファの動作が行われる。
【００２７】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1が約5-6ns（以下、所定時間）後にデータ出力バッファのレジスタ32にラッチされる。
【００２８】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータD2が所定時間後にデータ出力バッファのレジスタ32にラッチされる。従って、１番目のサイクルでレジスタにラッチされたリードデータD1の損失が発生する。
【００２９】
３番目のサイクル（III）で、データ出力制御信号KDATAINに応じてレジスタ32のラッチに貯蔵されたリードデータD2がインバータ34を通じてラッチ36にラッチされ、データ出力イネーブル信号OEに応じて論理積手段38を通じて外部に出力される。即ち、リードデータD2が出力データQ2に出力される。そして、３番目のリード命令に該当するリードデータD3が所定時間後にデータ出力バッファのレジスタ32にラッチされる。
【００３０】
即ち、３番目のサイクルでは、リードデータD1が出力データQ1として出力されるべきであるが、２番目のサイクルでのリードデータD1の損失に起因して、リードデータD2が出力データQ2として出力される誤りが発生する。従って、１番目のサイクルでの誤りが連続されるリードサイクルに影響を与えて２サイクルパイプラインリード動作を正確に行うことができなくなる。即ち、従来のデータ出力バッファはクロック信号が低周波数である場合に２サイクルパイプライン動作を行うことが出来なかった。
【００３１】
図１２Ｂは、クロック信号が高周波数である場合に図１１Ａに示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【００３２】
図１２Ｂを用いて、クロック信号のサイクルタイムが約3nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ32のラッチにラッチされる時間がほぼ5-6ns（この時間は決められた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【００３３】
制御信号の発生に対する説明は上述の図１２Ａに対する説明を参考してほしい。
【００３４】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1がリードされる。
【００３５】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータD2がリードされ、リードデータD1が所定時間後にデータ出力バッファに入力される。
【００３６】
３番目のサイクル（III）で、３番目のリード命令に該当するリードデータD3がリードされ、リードデータD1がデータ出力バッファのレジスタ32にラッチされ。ラッチされたリードデータD1は制御信号KDATAINに応じてインバータ34を通じてラッチ36にラッチされ、データ出力イネーブル信号OEに応じて論理積手段38を通じて外部に出力される。即ち、リードデータD1が出力データQ1として出力される。そして、リードデータD2が所定時間後にデータ出力バッファに入力される。
【００３７】
４番目のサイクル（IV）で、４番目のリード命令に該当するリードデータD4がリードされ、リードデータD2がデータ出力バッファのレジスタ32にラッチされる。リードデータD2は制御信号KDATAINに応じて外部に出力される。即ち、リードデータD2が出力データQ2として出力される。そして、リードデータD3が所定時間後にデータ出力バッファに入力される。
【００３８】
連続されるリードサイクルでも、上述のような２サイクルパイプラインリード動作は誤りなしに行い得る。すなわち、従来のデータ出力バッファはクロック信号が高周波数である場合には２サイクルパイプライン動作を行い得る。結論的に言えば、従来のデータ出力バッファはクロック信号が高周波数である場合に２サイクルパイプライン動作を正常的に行い得るが、低周波数である場合は２サイクルパイプライン動作を正常的に行うことが出来ない。
【００３９】
勿論、２サイクルパイプライン動作はクロック信号が高周波数である場合に動作できるようにするものであるが、低周波数である場合も誤りなしに動作を行わなければならない。従って、従来のデータ出力バッファは２サイクルパイプライン動作をおこなうための適合な構成とはいえない。
【００４０】
図１３は、従来のデータ出力バッファを改善したデータ出力バッファのブロック図であって、レベルシフタ40、レジスタ42、伝送ゲート44、ラッチ46,50、インバータ48及び論理積手段52から構成されている。
【００４１】
図１３に示した回路は、リード命令サイクル後にクロック信号に応じてイネーブルされる第１データ出力制御信号KDATAIN1に応じてデータをラッチ46にラッチし、リード命令２サイクル後にクロック信号に応じてイネーブルされる第２データ出力制御信号KDATAIN2に応じてラッチされたデータをラッチ50にラッチし出力する。
【００４２】
レベルシフタ40、レジスタ42、インバータ48、ラッチ50及び論理積手段52の構成及び動作は図１０に示した同名のブロックの構成及び動作と同様である。伝送ゲート44は、レジスタ42にラッチされたデータ出力信号対DBB,DBをデータ出力制御信号KDATAIN1に応じてデータ出力信号対DC,DCBとして出力する。ラッチ46は、伝送ゲート44を通じて伝送されるデータをラッチする。
【００４３】
図１４は、図１３に示したデータ出力バッファの詳細回路図であって、レベルシフタ40、レジスタ42、インバータ48、ラッチ50及び論理積手段52の構成は図１１に示したブロックの回路構成と同様であるため、同一符号を用いて標記している。そして、伝送ゲート44は伝送ゲートT1,T2から構成され、ラッチ46はインバータI14,I15から構成されている。
【００４４】
レベルシフタ40、レジスタ42、インバータ48、ラッチ50及び論理積手段52の動作は上述した図１１Ａの説明を参照してほしい。但し、インバータ48が、第２データ出力制御信号KDATAIN2に応じてデータ出力信号対DCB,DCを反転させてデータ出力信号対DD,DDBとして伝送する。そして、NANDゲートNA1とインバータI3が、制御信号KDATA,READ1Pを論理積して第１データ出力制御信号KDATAIN1を発生するのでなく、制御信号KDATA,READ2Pを論理積して第２データ出力制御信号KDATAIN1を発生する。
【００４５】
伝送ゲート44は、第１データ出力制御信号KDATAIN1に応じてレジスタ42にラッチされたデータ出力信号対DBB,DBをデータ出力信号対DCB,DCとして出力する。ラッチ46は、伝送ゲート44から出力されるデータ出力信号対DCB,DCをラッチする。即ち、伝送ゲート44及びラッチ46は、第１データ出力制御信号KDATAIN1に応じてレジスタ42にラッチされたデータを１サイクル遅延させて出力する。そして、センス増幅器及びデータ出力バッファをイネーブルするためのイネーブル信号発生回路は、図１１Ｂに示した回路構成と同様である。
【００４６】
図１５Ａは、クロック信号が低周波数である場合の図１３に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【００４７】
図１５Ａを用いて、クロック信号のサイクルタイムが約10nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ42のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんど決められた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【００４８】
制御信号KDATAは、リード命令遂行時にクロック信号XCKに応じてイネーブルされる。制御信号READ1Pは、リード命令の１サイクル後にイネーブルされる信号で、制御信号READ2Pは、上述のようにリード命令の２サイクル後にイネーブルされる信号である。図１５Ａに示したタイミング図ではリード命令だけが連続的に入力されるので、制御信号READ1Pは２番目のサイクル（II）より恒常的にイネーブルされ、制御信号READ2Pは３番目のサイクル（III）より恒常的にイネーブルされる。第１データ出力制御信号KDATAIN1は制御信号KDATA,READ1Pを論理積して発生される信号であって、２番目のサイクル（II）より制御信号KDATAと同期されて発生される。第２データ出力制御信号KDATAIN2は制御信号KDATA,READ2Pを論理積して発生される信号であって、３番目のサイクル（III）から制御信号KDATAと同期されて発生される。上述のように制御信号が発生されると、これら制御信号に応じてデータ出力バッファの動作が行われる。
【００４９】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1が約5-6ns（以下、所定時間）後にデータ出力バッファのレジスタ42にラッチされる。
【００５０】
２番目のサイクル（II）で、第１データ出力制御信号(KDATAIN1)に応じてリードデータD1が伝送ゲート44を通じてラッチ46にラッチされる。そして、２番目のリード命令に該当するリードデータD2が所定時間後にデータ出力バッファのレジスタ42にラッチされる。
【００５１】
３番目のサイクル（III）で、第２データ出力制御信号KDATAIN2に応じてリードデータD1がインバータ48を通じてラッチ50にラッチされ、データ出力イネーブル信号OEに応じて論理積手段52を通じて外部に出力される。そして、第１データ出力制御信号KDATAIN1に応じてリードデータD2が伝送ゲート44を通じてラッチ46にラッチされる。そして、３番目のリード命令に該当するリードデータD3がデータ出力バッファのレジスタ42にラッチされる。
【００５２】
４番目のサイクル（IV）で、第２データ出力制御信号KDATAIN2に応じてリードデータD2が外部に出力され、第１データ出力制御信号KDATAIN1に応じてリードデータD3がラッチ46にラッチされる。そして、４番目のリード命令に該当するリードデータD4がデータ出力バッファのレジスタ42にラッチされる。
【００５３】
従って、図１４に示した回路は、クロック信号が低周波数である場合も、連続されるリードサイクルで２サイクルパイプライン動作を正確に行うことができる。
【００５４】
図１５Ｂは、クロック信号が高周波数である場合の図１４に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【００５５】
図１５Ｂを用いて、クロック信号のサイクルタイムが約3nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ42のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんど決められた時間である）で、リード命令だけが連続的に入力する場合のデータ出力バッファの動作を説明すると、次のようである。
【００５６】
制御信号の発生に対する説明は上述の図１５Ａに対する説明を参考してほしい。
【００５７】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1がリードされる。
【００５８】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータD2がリードされ、リードデータD1がデータ出力バッファに入力される。
【００５９】
３番目のサイクル（III）で、３番目のリード命令に該当するリードデータD3がリードされ、リードデータD1がデータ出力バッファのレジスタ42にラッチされる。そして、リードデータD2がデータ出力バッファに入力される。
【００６０】
４番目のサイクル（IV）で、４番目のリード命令に該当するリードデータD4がリードされ、第１データ出力制御信号KDATAIN1に応じてリードデータD1が伝送ゲート44を通じてラッチ46にラッチされる。そして、第２データ出力制御信号KDATAIN2に応じてリードデータD1がインバータ48を通じてラッチ50にラッチされ、データ出力イネーブル信号OEに応じて論理積手段52を通じて外部に出力される。即ち、リードデータD1が出力データQ1として出力される。リードデータD2はデータ出力バッファのレジスタ42にラッチされる。
【００６１】
このように、図１４に示したデータ出力バッファは３番目のサイクルでリードデータD1を出力すべきであるが、４番目のサイクルでリードデータD1を出力するとうい誤りを犯す。従って、連続されるリードサイクルで２サイクルパイプライン動作を正確に行うことが出来なかった。
【００６２】
上述のように、図１４に示したデータ出力バッファは低周波数で２サイクルパイプライン動作は正常的なリード動作を行い得るが、高周波数の２サイクルパイプライン動作で誤りを示すという問題点があった。即ち、図１４に示したデータ出力バッファは２サイクルパイプライン動作を正確に行うことができない。
【００６３】
【発明が解決しようとする課題】
そこで、本発明は、２サイクルリード待ち時間(latency)動作を行い得る方法を提案する。従来のパイプライン方式を１サイクルリード待ち時間動作とすれば、本発明で提案する方法は２サイクルパイプライン方法といえる。即ち、本発明の２サイクルパイプライン方法は、リード命令に応じてメモりセルからデータ出力バッファに伝送されたリードデータをリード命令後の２サイクル後に装置の外部に出力するものである。
【００６４】
ところが、前記方法を従来の半導体メモリ装置に用いたデータ出力バッファを用いて誤りなしに行い得るかが問題である。結論的には、従来のデータ出力バッファはクロック信号の周波数が高い場合は２サイクルパイプライン動作を行い得るが、クロック信号の周波数が低い場合は２サイクルパイプライン動作を行い得ない。
【００６５】
そこで、本発明の目的は、高周波数及び低周波数に応じて２サイクルパイプライン動作を誤りなしに行い得る半導体メモリ装置を提供することにある。
【００６６】
又、本発明の他の目的は、前記目的を達成するための半導体メモリ装置のデータリード方法を提供することにある。
【００６７】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体メモリ装置は、メモリセルアレイと、センス増幅器イネーブル信号に応じて、前記メモリセルアレイよりリードされるデータを増幅してセンス出力信号対を発生するセンス増幅手段と、前記センス出力信号対をバッファして出力するデータ出力バッファとを備える半導体メモリ装置であって、前記データ出力バッファが、データ出力バッファイネーブル信号に応じて、前記センス出力信号対の入力を受けてレベルをシフティングして第１データ出力信号対を発生するレベルシフタと、前記第１データ出力信号対を反転しラッチして第２データ出力信号対を発生するレジスタと、第１制御信号に応じて、前記第２データ出力信号対を伝送しラッチして第３データ出力信号対を発生する第１伝送及びラッチ手段と、第２制御信号に応じて、前記第２データ出力信号対を伝送しラッチして第４データ出力信号対を発生する第２伝送及びラッチ手段と、第１データ出力制御信号に応じて、前記第３データ出力信号対を反転させて第５データ出力信号対を発生する第１反転手段と、第２データ出力制御信号に応じて、前記第４データ出力信号対を反転させて前記第５データ出力信号対を発生する第２反転手段と、前記第５データ出力信号対をラッチするラッチ手段と、データ出力イネーブル信号に応じて、前記第５データ出力信号対を論理積して出力する論理積手段とを備え、前記第１制御信号は、前記センス増幅器イネーブル信号によるトリガ毎に反転する第１信号を発生し、前記第１信号を反転し遅延させて第２信号を発生し、前記第１信号と第２信号とを論理積することにより発生され、前記第２制御信号は、前記第１信号と第２信号とを否定論理和することにより発生され、前記第１データ出力制御信号は、リード命令遂行時にクロック信号に同期されて発生される第３信号とリード命令の２サイクル後にイネーブルされる第４信号を論理積して第５信号を発生し、前記第５信号によるトリガ毎に反転する第６信号を発生し、前記第５信号と反転された前記第６信号とを論理積することにより発生され、前記第２データ出力制御信号は、前記第５信号と第６信号とを論理積することにより発生され、前記データ出力バッファイネーブル信号の発生回路は、 " ロー " レベルのセンス増幅器制御信号又は前記第１データ出力信号対のデータが相違するとき出力信号をプールアップするプールアップ手段と、前記第１データ出力信号対のデータの全てが " ロー " レベルの場合に、 " ハイ " レベルのセンス増幅器制御信号に応じて前記出力信号をプールダウンするプールダウン手段と、前記出力信号を遅延させて前記データ出力バッファイネーブル信号を発生する第１遅延手段とを備え、前記センス増幅器イネーブル信号の発生回路は、前記プールアップ手段及びプールダウン手段の出力信号をそれぞれ反転し遅延させる第１反転及び遅延手段を備えることを特徴とする。
【００６８】
又、本発明に係る半導体メモリ装置は、メモリセルアレイと、センス増幅器イネーブル信号に応じて前記メモリセルアレイよりリードされるデータを増幅して、センス出力信号を発生するセンス増幅手段と、データ出力バッファであって、前記センス出力信号を入力に受けて第１データを発生し貯蔵する貯蔵手段と、第１制御信号に応じて、前記貯蔵手段に貯蔵された第１データを第２データとして伝送し貯蔵する第１伝送及び貯蔵手段と、第２制御信号に応じて、前記貯蔵手段に貯蔵された第１データを第３データとして伝送し貯蔵する第２伝送及び貯蔵手段と、第１データ出力制御信号に応じて前記第２データを第４データとして伝送するか、又は第２データ出力制御信号に応じて前記第３データを前記第４データとして伝送し貯蔵する選択及び貯蔵手段とを有したデータ出力バッファとを備え、前記第１制御信号は、前記センス増幅器イネーブル信号によるトリガ毎に反転する第１信号を発生し、前記第１信号を反転し遅延させて第２信号を発生し、前記第１信号と第２信号とを論理積することにより発生され、前記第２制御信号は、前記第１信号と第２信号とを否定論理和することにより発生され、前記第１データ出力制御信号は、リード命令遂行ときにクロック信号に同期されて発生される第３信号とリード命令の２サイクル後にイネーブルされる第４信号とを論理積して第５信号を発生し、前記第５信号にによるトリガ毎に反転する第６信号を発生し、前記第５信号と前記反転された第６信号とを論理積することにより発生され、前記第２データ出力制御信号は、前記第５信号と前記第６信号とを論理積することにより発生され、前記センス増幅器イネーブル信号の発生回路は、 " ロー " レベルのセンス増幅器制御信号又は前記第１データの信号対が相違するときに出力信号をプールアップするプールアップ手段と、前記第１データの信号対の全てが " ロー " レベルであるとき、 " ハイ " レベルのセンス増幅器制御信号に応じて前記出力信号をプールダウンするプールダウン手段と、前記出力信号を反転し遅延させる第１反転及び遅延手段とを備えることを特徴とする。
【００６９】
又、本発明の半導体メモリ装置のデータリード方法は、メモリセルアレイ及びセンス増幅器イネーブル信号に応じて前記メモリセルアレイからリードされるデータを増幅してセンス出力信号を発生するセンス増幅手段を備える半導体メモリ装置のデータリード方法であって、前記センス出力信号を入力に受けて第１データを発生し貯蔵する段階と、第１制御信号に応じて前記第１データを第２データとして伝送し貯蔵し、第２制御信号に応じて前記第１データを第３データとして伝送し貯蔵するデータ伝送及び貯蔵段階と、第１データ出力制御信号に応じて前記第２データを第４データとして伝送し、第２データ出力制御信号に応じて前記第３データを前記第４データとして発生するデータ選択及び貯蔵段階とを備え、前記第１制御信号は、前記センス増幅器イネーブル信号によるトリガ毎に反転する第１信号を発生し、前記第１信号を反転し遅延させて第２信号を発生し、前記第１信号と第２信号とを論理積することにより発生され、前記第２制御信号は、前記第１信号と第２信号とを否定論理和することにより発生され、前記第１データ出力制御信号は、リード命令遂の行時にクロック信号に同期して発生される第３信号とリード命令の２サイクル後にイネーブルされる第４信号とを論理積して第５信号を発生し、前記第５信号によるトリガ毎に反転する第６信号を発生し、前記第５信号と前記反転された第６信号とを論理積することにより発生され、前記第２データ出力制御信号は、前記第５信号と前記第６信号とを論理積することにより発生され、２クロックサイクル毎にデータを転送する２サイクルパイプライン動作を行うことを特徴とする。
【００７１】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。
【００７２】
図１は、本発明の好ましい実施の形態のデータ出力バッファのブロック図であって、レベルシフタ60、レジスタ62、伝送ゲート64,66、ラッチ68,70,76、インバータ72,74、及び論理積手段78から構成されている。
【００７３】
レベルシフタ60、レジスタ62、ラッチ76、及び論理積手段78の構成は、図１０及び図１３に示したブロックと同様な機能を行う。
【００７４】
伝送ゲート64は、リード命令の１サイクル後にイネーブルされる制御信号KLATEN1に応じて、データ出力信号対DBB,DBをデータ出力信号対DCB1,DC1として出力する。ラッチ68は、データ出力信号対DCB1,DC1をラッチする。伝送ゲート66は、リード命令の２サイクル後にイネーブルされる制御信号KLATEN2に応じて、データ出力信号対DBB,DBをデータ出力信号対DCB2,DC2として出力する。ラッチ70は、データ出力信号対DCB2,DC2をラッチする。インバータ72は、第１データ出力制御信号KDATAIN1に応じて、データ出力信号対DCB1,DC1を反転させてデータ出力信号対DD,DDBとして出力する。インバータ74は、第２データ出力制御信号KDATAIN2に応じて、データ出力信号対DCB1,DC1を反転させてデータ出力信号対DD,DDBとして出力する。ラッチ76は、データ出力信号対DD,DDBをラッチする。論理積手段78は、データ出力イネーブル信号OEに応じて、データ出力信号対DD,DDBをデータ出力信号対DOU,DODとして出力する。
【００７５】
図２は、図１に示した本実施の形態のデータ出力バッファの一構成例の回路図であって、レベルシフタ60、レジスタ62、ラッチ76、及び論理積手段78の構成は、図１１及び図１４に示した同一ブロックの回路構成と同様であるので、同一参照符号で表示した。
【００７６】
伝送ゲート64はCMOS伝送ゲートT3,T4により、伝送ゲート66はCMOS伝送ゲートT5,T6により、ラッチ68はインバータI20,I21により、ラッチ70はインバータI22,I23により、インバータ72はPMOSトランジスタP20,P21,P24,P25及びNMOSトランジスタN20,N21,N24,N25により、インバータ74はPMOSトランジスタP22,P23,P26,P27及びNMOSトランジスタN22,N23,N26,N27によりそれぞれ構成されている。
【００７７】
以下、上述のように構成された回路の各部動作を説明する。
【００７８】
伝送ゲート64は、"ハイ"レベルの制御信号KLATEN1に応じて伝送ゲートT3,T4がオンされて、データ出力信号対DBB,DBをデータ出力信号対DCB1,DC1として出力する。ラッチ68は、データ出力信号対DCB1,DC1をラッチする。伝送ゲート66は、"ハイ"レベルの制御信号KLATEN2に応じて、伝送ゲートT5,T6がオンされデータ出力信号対DBB,DBをデータ出力信号対DCB2,DC2として出力する。ラッチ70は、データ出力信号対DCB2,DC2をラッチする。インバータ72は、"ハイ"レベルの第１データ出力制御信号KDATAIN1に応じてPMOSトランジスタP21,P25及びNMOSトランジスタN20,N24がオンされて、データ出力信号対DCB1,DC1を反転させてデータ出力信号対DD,DDBとして出力する。インバータ74は、"ハイ"レベルの第２データ出力制御信号KDATAIN2に応じてPMOSトランジスタP23,P27及びNMOSトランジスタN22,N26がオンされて、データ出力信号対DCB2,DC2を反転させてデータ出力信号対DD,DDBとして出力する。
【００７９】
図３は、制御信号KDATAIN1,2を発生する回路の回路図であって、NANDゲートNA5,NA6,NA7、Ｔフリップフロップ80、及びインバータI26,I27,I28から構成されている。
【００８０】
NANDゲートNA5とインバータI26は、制御信号KDATA、READ2Pを論理積して信号KDATA0を発生する。Ｔフリップフロップ80は、リセット信号RESET又はパワーダウン信号PDOWNに応じてリセットされ、信号KDATA0が"ハイ"レベルから"ロー"レベルに遷移するときトリガされて信号対2KDQ,2KDQBを出力する。NANDゲートNA6は、信号KDATA0,2KDQBを否定論理積して反転第１データ出力制御信号KDATAIN1Bを発生し、インバータI27は、反転データ出力制御信号KDATAIN1Bを反転させて第１データ出力制御信号KDATAIN1を発生する。NANDゲートNA7は、信号KDATA0,2KDQBを否定論理積して反転第２データ出力制御信号KDATAIN2Bを発生し、インバータI28は、反転データ出力制御信号KDATAIN2Bを反転させて第２データ出力制御信号KDATAIN2を発生する。
【００８１】
図４は、図３に示したＴフリップフロップの詳細回路図であって、NORゲートNR3、NANDゲートNA8,NA9,NA10,NA11,NA12,NA13,NA14…,NA1５、及びインバータI29,I30,I31,I32,I33,I34,I35,I36,I37,I38,I39,I40,I41から構成されている。この回路は、通常のＴフリップフロップの構成としてクロック信号CLKの下降遷移でトリガされて出力信号Qを発生する。
【００８２】
NORゲートNR3及びインバータI29は、"ハイ"レベルのリセット信号RESET又は"ハイ"レベルのパワーダウン信号PDOWNに応じて"ハイ"レベルの信号を出力する。NMOSトランジスタN28,N29は、"ハイ"レベルのインバータI29の出力信号に応じてオンされて出力信号Qを"ロー"レベルにする。
【００８３】
出力信号Qが"ロー"レベルにリセットされた状態で"ハイ"レベルの信号Tが印可された場合のフリップフロップの動作を説明すると、次のようである。
【００８４】
NANDゲートNA8,NA9,NA10,NA11は主フリップフロップで、NANDゲートNA12,NA13,NA14,NA15は従フリップフロップである。主フリップフロップはＴフリップフロップから構成されて、インバータI33の出力信号が"ハイ"レベルであれば出力信号Qの状態を変えてNANDゲートNA10に出力し、"ロー"レベルであれば出力信号Qの状態をそのまま維持する。従フリップフロップはＤフリップフロップから構成されて、インバータI30の出力信号が"ハイ"レベルで、NANDゲートNA10の出力信号が"ハイ"レベルであれば出力信号Qを"ハイ"レベルにし、NANDゲートNA10の出力信号が"ロー"レベルであれば出力信号Qを"ロー"レベルにする。
【００８５】
クロック信号CLKが"ロー"レベルであれば、従フリップフロップが動作してNANDゲートNA10の"ロー"レベルの出力信号をそのまま出力する。クロック信号CLKが"ハイ"レベルになれば、主フリップフロップが動作して"ロー"レベルの出力信号Qを変えてNANDゲートNA10の出力信号を"ハイ"レベルにする。クロック信号CLKが"ロー"レベルになれば、従フリップフロップが動作してNANDゲートNA10の"ハイ"レベルの出力信号をそのまま出力する。
【００８６】
図５は、本実施の形態のセンス増幅器及びデータ出力バッファイネーブル信号発生回路、及び制御信号KLATEN1,2を発生する実施の形態の回路図であって、NORゲートNR1、PMOSトランジスタP12,P13,P14、NMOSトランジスタN11,N12、及びインバータI6,I7,I8,I9,I10,I11,I12,I13から構成されたセンス増幅器及びデータ出力バッファイネーブル信号MSAEN,KDPRECBを発生するための回路構成は、図１１Ｂに示した構成と同様である。制御信号KLATEN1,2を発生する回路は、インバータI42,I43,I44,I45,I46、Ｔフリップフロップ82、NANDゲートNA16及びNORゲートNR2から構成されている。
【００８７】
センス増幅器及びデータ出力バッファイネーブル信号MSAEN,KDPRECBを発生するための回路の動作説明は、上述の図１１Ｂに対する説明が参照でき、ここでは制御信号KLATEN1,2を発生するための回路の動作を説明すると、次のようである。
【００８８】
センス増幅器イネーブル信号MSAENは、リード動作の遂行ときに発生されるポジティブパルス信号である。インバータI42は、インバータI12の出力信号を反転して信号MSAEN0を発生する。Ｔフリップフロップ82は、リセット信号RESET又はパワーダウン信号PDOWNに応じてリセットされ、信号MSAENが"ハイ"レベルから"ロー"レベルに遷移するときトリガされて出力信号2MSAENQを発生する。インバータI43,I44,I45は、信号2MSAENQを反転し遅延させて信号2MSAENQBを発生する。NANDゲート及びインバータNA16,I46は、信号2MSAENQB、2MSAENQBを論理積して信号KLATEN1を発生する。NORゲートNR2は、信号2MSAENQ,2MSAENQBを否定論理和して信号KLATEN2を発生する。
【００８９】
図６は、本発明の他の実施の形態の制御信号KLATEN1,2を発生する回路図であって、インバータI47,I48,I49,I50,I51,I52,I53,I54、Ｔフリップフロップ84、NANDゲートNA17、及びNORゲートNR3から構成されている。
【００９０】
まず、リセット信号RESET又はパワーダウン信号PDOWNに応じてＴフリップフロップ84をリセットする。インバータI47,I48,I49,I50は、センス増幅器制御信号MSAENPを遅延する。Ｔフリップフロップ84は、センス増幅器制御信号MSAENPの下降遷移に応じてトリガされて出力信号2MSAENQを発生する。インバータI51,I52,53は、信号2MSAENQを反転し遅延させて信号2MSAENQPを発生する。NANDゲートNA17及びインバータI54は、信号2MSAENQ,2MSAENQPBを論理積して信号KLATEN1を発生する。NORゲートNR3は、信号2MSAENQ,2MSAENQPBを否定論理和して信号KLATEN2を発生する。
【００９１】
図７Ａは、クロック信号が低周波数である場合に、図２に示したデータの出力バッファの２サイクルパイプライン動作を説明するためのタイミング図である。
【００９２】
図７Ａを用いて、クロック信号のサイクルタイムが約10nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ62のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんど決められた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【００９３】
制御信号KDATAは、リード命令の遂行ときにクロック信号XCKに応じてイネーブルされる。制御信号READ2Pは、上述のようにリード命令の２サイクル後にイネーブルされる信号である。図７Ａに示したタイミング図では、リード命令だけが連続的に入力されるので、制御信号READ2Pは３番目のサイクル（III）から恒常的にイネーブルされる。センス増幅器イネーブル信号MSAENは、図５に示したセンス増幅器イネーブル信号発生回路によりリード動作ときにイネーブルされる。信号2MSAENQは、センス増幅器イネーブル信号MSAENの下降遷移に応じてトリガされる。信号2MSAENQBは、信号2MSAENQを反転し遅延させて発生される。制御信号KALTEN1は、信号2MSAENQ,2MSAENQBを論理積して発生される信号として、１番目、２番目、３番目、５番目、７番目のサイクル（Ｉ、III、Ｖ、VII）で発生され、制御信号KLATEN2は、信号2MSAENQ,2MSAENQBを否定論理積和して発生される信号として、２番目、４番目、６番目のサイクル（II、IV、VI）で発生される。即ち、制御信号KLATEN1,2は、サイクル単位で交互に発生される。
【００９４】
制御信号KDATA0は、信号KDATA,READ2Pを論理積して発生される信号として、３番目のサイクル（III）から信号KDATAに同期されて発生される。信号2KDQは、制御信号KDATA0の下降遷移に応じてトリガされる。信号2KDQBは、信号2KDQを反転した信号である。第１データ出力制御信号KDATAIN1は、信号KDATA0,2KDQを論理積して発生される。第２データ出力制御信号KDATAIN2は、信号KDATA0,2KDQBを論理積して発生される。第１データ出力制御信号KDATAIN1は、３番目、５番目、７番目のサイクル（III、Ｖ、VII）で発生され、第２データ出力制御信号KDATAIN2は、４番目、６番目（IV、VI）で発生される。即ち、第１、第２データ出力制御信号は、サイクル単位で交互に発生される。
【００９５】
上述のように制御信号が発生されると、これら制御信号に応じてデータ出力バッファの動作が行われる。
【００９６】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1が約5-6ns（以下、所定時間）後にデータ出力バッファのレジスタ62にラッチされる。そして、制御信号KLATEN1に応じて、リードデータD1が伝送ゲート64を通じてラッチ68にラッチされる。
【００９７】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータ(D2)が、所定時間後にデータ出力バッファのレジスタ62にラッチされる。制御信号KLATEN1に応じて、リードデータD2が伝送ゲート66を通じてレジスタ70にラッチされる。そして、ラッチ68にはリードデータD1がラッチされている。
【００９８】
３番目のサイクル（III）で、３番目のリード命令に該当するリードデータD3が、所定時間後にデータ出力バッファのレジスタ62にラッチされる。第１データ出力制御信号KDATAIN1に応じて、ラッチ68にラッチされたリードデータD1がインバータ72を通じてラッチ76にラッチされ、データ出力イネーブル信号OEに応じて論理積手段78を通じて外部に出力される。即ち、リードデータD1が出力データQ1に出力される。そして、制御信号KLATEN1に応じて、レジスタ62にラッチされリードデータD3が伝送ゲート64を通じてラッチ68にラッチされる。ラッチ70にはリードデータD2がラッチされている。
【００９９】
４番目のサイクルで、４番目のリード命令に該当するリードデータD4が、所定時間後にデータ出力バッファのレジスタ62にラッチされる。第２データ出力制御信号KDATAIN2に応じて、ラッチ70にラッチされたリードデータD2がインバータ74を通じてラッチ76にラッチされ、データ出力イネーブル信号OEに応じて論理積手段78を通じて外部に出力される。即ち、リードデータD2が出力データQ2に出力される。そして、制御信号KLATEN2に応じて、レジスタ62にラッチされたリードデータD4が伝送ゲート66を通じてラッチ70にラッチされる。ラッチ68にはリードデータD3がラッチされている。
【０１００】
従って、図２に示した回路は、クロック信号が低周波数である場合に連続されるリードサイクルで２サイクルパイプライン動作を正確に行い得る。
【０１０１】
図７Ｂは、クロック信号が高周波数である場合に、図２に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【０１０２】
図７Ｂを用いて、クロック信号のサイクルタイムが約3nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ62のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんどきめられた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【０１０３】
制御信号の発生に対する説明は、上述の図７Ａに対する説明が参考となる。ところが、図７Ｂでは、センス増幅器イネーブル信号MSAENが１番目のサイクルでイネーブルされないが、これはリード命令が印可されてもセンス増幅器イネーブル信号が発生されるまでは所定の時間が必要であるためである。
【０１０４】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1がリードされる。
【０１０５】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータD2がリードされ、リードデータD1がデータ出力バッファに入力される。
【０１０６】
３番目のサイクル（III）で、３番目のリード命令に該当するリードデータD3がリードされ、リードデータD1がデータ出力バッファのレジスタ42にラッチされる。制御信号KLATEN1に応じて、ラッチされたリードデータD1が伝送ゲート64を通じてラッチ68にラッチされる。第１データ出力制御信号KDATAIN1に応じて、ラッチ68にラッチされたリードデータD1がインバータ72を通じてラッチ76にラッチされ、データ出力イネーブル信号OEに応じて論理積手段78を通じて外部に出力される。即ち、リードデータD1がデータ出力データQ1に出力される。リードデータD2がデータ出力バッファに入力される。ラッチ68に貯蔵されたデータはリードデータD1である。
【０１０７】
４番目のサイクル（IV）で、４番目のリード命令に該当するリードデータD4がリードされ、リードデータD2がデータ出力バッファのレジスタ62にラッチされる。制御信号KLATEN2に応じて、ラッチされたリードデータD2が伝送ゲート66を通じてラッチ70にラッチされる。第２データ出力制御信号KDATAIN2に応じて、ラッチ70にラッチされたリードデータD2が出力データQ2として出力される。リードデータD3がデータ出力バッファに入力される。ラッチ68,70に貯蔵されたデータはリードデータD1,D2である。
【０１０８】
従って、連続されるリードサイクルでも、上述したような動作を行って２サイクルパイプライン動作を正確に行い得る。即ち、図２に示した本実施の形態のデータ出力バッファは、クロック信号が低周波数であっても高周波数であっても、２サイクルパイプラインリード動作を安定的に行い得る。
【０１０９】
本実施の形態の２サイクルパイプラインリード動作は、信号KLATEN1,2をリード命令に応じて交互に発生させ、信号KLATEN1,2に応じて、リードデータをラッチ68,70に交互に貯蔵させる。このように貯蔵されたデータを、信号KDATAIN1,2に応じて交互に出力して、データ損失を防止し得る。
【０１１０】
図８は、本発明のデータ出力バッファの他の実施の形態の回路図であって、図２に示した伝送ゲート64,66を、クロックCMOSインバータを用いて構成したものである。
【０１１１】
図８で、伝送ゲート64は、PMOSトランジスタP28,P29,P32,P33、NMOSトランジスタN28,N29,N30,N31、及びインバータI55,I57から構成され、伝送ゲート66は、PMOSトランジスタP30,P31,P34,P35、NMOSトランジスタN30,N31,N34,N35、及びインバータI56,I58から構成されている。
【０１１２】
以下、伝送ゲート64,66の動作を説明する。
【０１１３】
伝送ゲート64は、"ハイ"レベルの信号KLATEN1に応じて、NMOSトランジスタN28,N32、及びPMOSトランジスタP29,P33をオンする。それで、データ出力信号対DBB,DBを反転する。インバータI55,I57は、NMOSトランジスタN28,N32のドレインに出力される信号を反転させて、データ出力信号対DCB1,DC1を出力する。即ち、伝送データ64は、信号KLATEN1に応じてデータ出力信号対DBB,DBをデータ出力信号対DCB1,DC1として伝送する。
【０１１４】
伝送ゲート66は、"ハイ"レベルの制御信号KLATEN2に応じて、NMOSトランジスタN30,N34、及びPMOSトランジスタP31,P35をオンする。それで、データ出力信号対DBB,DBを反転させる。インバータI55,I57は、NMOSトランジスタN30,N34のドレインに出力される信号を反転させて、データ出力信号対DCB2,DC2として出力する。即ち、伝送ゲート66は、信号KLATEN2に応じてデータ出力信号対DBB,DBをデータ出力信号対DCB2,DC2として伝送する。
【０１１５】
図８に示したクロックCMOSインバータを用いた伝送ゲート64,66は、図２示したCMOS伝送ゲートを用いた伝送ゲートと同様な動作を行う。
【０１１６】
尚、本発明は上述の実施の形態に制限されず、本発明の技術的思想を外れない範囲内で多様な変更と修正が可能である。
【０１１７】
【発明の効果】
以上説明したように、本発明の半導体メモリ装置及びその装置のデータリード方法は、クロック信号が高周波数である場合にも低周波数である場合にも、２サイクルパイプラインリード動作を安定的に行い得るという効果がある。
【０１１８】
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態のデータ出力バッファのブロック図である。
【図２】図１に示した本実施の形態のデータ出力バッファの一構成例の回路図である。
【図３】制御信号KDATAIN1,2を発生する回路図である。
【図４】図３に示したＴフリップフロップの詳細回路図である。
【図５】本実施の形態のセンス増幅器及びデータ出力バッファイネーブル信号発生回路及び制御信号KLATEN1,2を発生する回路図である。
【図６】本発明の他の実施の形態の制御信号KLATEN1,2を発生する回路図である。
【図７Ａ】クロック信号が低周波数である場合に、図２に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図７Ｂ】クロック信号が高周波数である場合に、図２に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図８】本発明のデータ出力バッファの他の実施の形態の回路図である。
【図９】半導体メモリ装置のデータリード方法を説明するブロック図である。
【図１０】従来のデータ出力バッファの実施の形態の回路図である。
【図１１Ａ】図１０に示したブロック図の詳細回路図である。
【図１１Ｂ】従来のセンス増幅器及びデータ出力バッファをイネーブルする制御信号発生回路の回路図である。
【図１２Ａ】クロック信号が低周波数である場合に、図１１Ａに示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図１２Ｂ】クロック信号が高周波数である場合に、図１１Ａに示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図１３】従来のデータ出力バッファを改善したデータ出力バッファのブロック図である。
【図１４】図１３に示したデータ出力バッファの詳細回路図である。
【図１５Ａ】クロック信号が低周波数である場合に、図１３に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図１５Ｂ】クロック信号が高周波数である場合に、図１３に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【発明の属する技術分野】
本発明は半導体メモリ装置に係るもので、特に２サイクルパイプライン動作を誤まりなしに行い得る半導体メモリ装置及びその装置のデータリード方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置の中で、同期式半導体メモリ装置は外部からのクロック信号に応じてリード、ライト動作を行う装置である。
【０００３】
しかし、半導体メモリ装置がリードアドレスに応じてセルに貯蔵されたリードデータをビットライン対、データライン対、及びセンス増幅器を通じてデータ出力バッファに伝送する時間はほとんど一定であり、この時間を減らそうとすれば限界がある。すなわち、クロック信号の周波数がリードデータをデータ出力バッファに伝送する時間よりも短くなると、リード命令が入力した該当サイクルでリードデータが装置の外部に出力されないことになる。
【０００４】
このような問題点を解決したデータリード方法が、パイプライン(pipelined)方法である。パイプライン方法は、リード命令に応じてメモリセルからデータ出力バッファに伝送されたリードデータをリード命令の１サイクル後に装置の外部に出力する。しかし、半導体メモリ装置が高速化されるに従い、従来のパイプラインリード方法も限界に達している。
【０００５】
図９は、従来の半導体メモリ装置のデータリード方法を説明するブロック図であって、メモリセル10-1,10-2,…,10-n、プリーチャージ並びに等価回路12-1,12-2,…,12-n、行アドレスデコーダ14、列選択スイッチ16-1,16-2,…,16-n、列アドレスデコーダ18、センス増幅器20、及びデータ出力バッファ22から構成される。
【０００６】
このように構成されたメモリ装置の各ブロックの機能を説明する。
【０００７】
メモリセル10-1,10-2,…,10-nは、ワードライン選択信号に応じて選択される。プリチャージ並びに等化回路12-1,12-2,…,12-nは、リード動作遂行のときにビットライン対(BL1,BLB1)、(BL2,BLB2),…,(BLn,BLBn)をプリチャージ並びに等化する。行アドレスデコーダ14は、行アドレスXをデコーディングしてワードライン選択信号WL1,WL2,…,WLnを発生する。列アドレスデコーダ18は、列アドレスYをデコーディングして列選択信号Y1,Y2,…,Ynを発生する。列選択スイッチ16-1,16-2,…,16-nは、列選択信号Y1,Y2,…,Ynにそれぞれ応じて、選択されたビットライン対から伝送されるデータを該当データライン対DLk,DLBkに伝送する。センス増幅器20は、リード命令の遂行ときにイネーブルされてデータライン対から伝送されるデータの差を感知して増幅し、センス出力信号対(SASK,SASBk)を発生する。データ出力バッファ22は、センス出力信号対(SASK,SASBk)を入力受けてバッファしてデータ出力信号対(DOUKk,DODk)を発生する。
【０００８】
図１０は、図９に示したデータ出力バッファの回路例の図であって、レベルシフタ30、レジスタ32、インバータ34、ラッチ36、及び論理積手段38から構成される。
【０００９】
レベルシフタ30は、センス出力信号対SAS,SASBを入力受けてレベルをシフトしてデータ出力信号対DA,DABを発生する。レジスタ32は、データ出力信号対DA,DABを反転させてデータ出力信号対DB,DBBとして出力しラッチする。インバータ34は、信号KDATAINに応じてデータ出力信号対DB,DBBを反転させてデータ出力信号対DC,DCBとして出力する。ラッチ38は、データ出力信号対DC,DCBをラッチして出力する。論理積手段38は、出力イネーブル制御信号0Eに応じてデータ出力信号対DC,DCBをデータ出力信号対DOU,DODとして出力する。
【００１０】
図１１Ａは、図１０に示したブロック図の詳細回路図である。レベルシフタ30は、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN1,N2,N3,N4から構成される。レジスタ32は、インバータI1,I2,I3,I4、PMOSトランジスタP4,P5,P6,P7、及びNMOSトランジスタN5,N6から構成される。インバータ34は、PMOSトランジスタP8,P9,P10,P11及びNMOSトランジスタN7,N8,N9,N10から構成される。データ入力制御信号KDATAINを発生させるための構成は、NANDゲートNA1及びインバータI3から構成される。ラッチ36は、インバータI5,I6から構成される。論理積手段38は、NANDゲートNA2,NA3及びインバータI3,I5から構成される。
【００１１】
図１１Ａに示したデータ出力バッファの各部動作を説明すると、次のようである。
【００１２】
リード命令が入力されると、制御信号KDPRECBが"ロー"レベルになってレベルシフタ30の動作がイネーブルされる。レベルシフタ30は、センス増幅器出力信号対SAS,SASBの電圧差を感知してデータ出力信号対DA,DABを出力する。もし、センス増幅器出力信号SASが反転センス増幅器出力信号SASBよりも電圧が高いと、PMOSトランジスタP3がPMOSトランジスタP2よりも一層オン状態となってデータ出力信号DAは"ハイ"レベルになり、反転データ出力信号DABは"ロー"レベルになる。反対に、センス増幅器出力信号SASが反転センス増幅器出力信号SASBよりも電圧が低いと、データ出力信号DAは"ロー"レベルになり、反転データ出力信号DABは"ハイ"レベルになる。
【００１３】
レジスタ32は、データ出力信号対DA,DABをそれぞれインバータI2,I1により反転する。もし、データ出力信号対DA,DABがそれぞれ"ハイ"レベル、"ロー"レベルであれば、インバータI2の出力信号が"ロー"レベルになり、インバータI1の出力信号が"ハイ"レベルになって、NMOSトランジスタN5及びPMOSトランジスタP6,P7がオンされて、データ出力信号対DBB,DBはそれぞれ"ロー"レベル、"ハイ"レベルになる。反対に、データ出力信号対DA,DABがそれぞれ"ロー"レベル、"ハイ"レベルであれば、データ出力信号対DBB,DBはそれぞれ"ハイ"レベル、"ロー"レベルになる。データ出力信号対DBB,DBに伝送されたデータは、ラッチI3,I4に貯蔵される。即ち、レジスタ32はデータ出力信号対DA,DABのデータをそれぞれデータ出力信号対DBB,DBに伝送しラッチする。
【００１４】
インバータ34は、サイクル毎にクロック信号に同期してイネーブルされる信号KDATAとリード命令の１サイクル後にイネーブルされる信号READIPとを論理積したデータ出力制御信号KDATAINに応じて、イネーブルされる。即ち、データ出力制御信号KDATAINが"ロー"レベルであるときはPMOSトランジスタP9,P11及びNMOSトランジスタN7,N9がオフされて、データ出力信号対DBB,DBからデータ出力信号対DC,DCBへのデータの伝送を防ぐ。反対に、データ出力制御信号KDATAINが"ハイ"レベルであるときはPMOSトランジスタP9,P11及びNMOSトランジスタN7,N9がオンされて、データ出力信号対DBB,DBからのデータをそれぞれ反転させてデータ出力信号対DC,DCBに伝送する。インバータ34の構成はクロック同期(clocked)CMOSインバータの構成であって、データ出力信号対DBB,DBを反転させてデータ出力信号対DC,DCBにそれぞれ出力する。
【００１５】
ラッチ36は、データ出力信号対DC,DCBのデータをラッチする。
【００１６】
論理積手段38は、データ出力イネーブル信号OEに応じてデータ出力信号対DC,DCBをデータ出力信号対DOU,DODにそれぞれ出力する。
【００１７】
上述のように構成された従来のデータ出力バッファは、リード命令に応じてメモりセルからリードされたデータが該当リードサイクルでレジスタ32のラッチにラッチされる。該ラッチされたデータは、１サイクル後にイネーブルされるデータ出力制御信号KDATAINに応じてインバータ34を通じてラッチ36に伝送され、データ出力イネーブル信号OEに応じて装置の外に出力される。従って、従来のデータ出力バッファは１サイクルパイプライン動作の遂行が可能である。
【００１８】
図１１Ｂはセンス増幅器及びデータ出力バッファをイネーブルするための制御信号発生回路の回路例を示す図であって、NORゲートNR1、PMOSトランジスタP12,P13,P14、NMOSトランジスタN11,N12、及びインバータI6,I7,I8,I9,I10,I11,I12,I13から構成されている。
【００１９】
以下、図１１Ｂに示した回路の動作を説明する。
【００２０】
リード命令が入力されると、センス増幅器制御信号MSAENPは"ハイ"レベルのパルスによりイネーブルされ、データ出力信号対DA,DABのデータの全てが"ロー"レベルになる。すると、NORゲートNR1の出力信号が"ハイ"レベルになって、NMOSトランジスタN11,N12の全てがオンされる。それで、NMOSトランジスタN11のドレイン端子に"ロー"レベルの信号が出力される。インバータI6-I11は、"ロー"レベルの信号を遅延させてデータ出力バッファ制御信号KDPRECBを"ロー"レベルにする。そして、インバータI6,I12,I13は、"ロー"レベルの信号を反転し遅延させてセンス増幅器イネーブル信号MSAENが"ハイ"レベルにする。センス増幅器は、"ハイ"レベルのセンス増幅器イネーブル信号MSAENに応じてイネーブルされる。
【００２１】
図１１Ｂに示した回路によりデータ出力バッファイネーブル信号KDPRECBが発生されると、図１１Ａに示したデータ出力バッファが動作を行う。
【００２２】
次いで、図１１Ａに示したデータ出力バッファが低周波数及び高周波数のクロック信号に応じて２サイクルパイプライン動作を行い得ることを、図１２Ａ及び図１２Ｂに示したタイミング図を用いて説明する。
【００２３】
２サイクルパイプライン動作を行うためにリード命令に応じて１サイクル後にイネーブルされる制御信号READ1Pの変わりに、リード命令に応じて２サイクル後にイネーブルされる制御信号READ2Pが図１１Ａに示したデータ出力バッファに印可される必要がある。それで、図１２Ａ及び図１２Ｂのタイミング図は、制御信号READ2Pが印可されて２サイクルパイプライン動作を行うことを示している。
【００２４】
図１２Ａは、クロック信号が低周波数である場合に図１１Ａに示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【００２５】
図１２Ａを用いて、クロック信号のサイクルタイムが約10nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ32のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんど決められた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【００２６】
制御信号KDATAは、リード命令の遂行ときにクロック信号XCKに応じてイネーブルされる。そして、制御信号READ2Pは、上述のようにリード命令２サイクル後にイネーブルされる信号として、図１２Ａに示したタイミング図ではリード命令だけが連続的に入力されているため、３番目のサイクルIIIからは恒常的にイネーブルされる。データ出力制御信号KDATAINは、制御信号KDATA,READ2Pを論理積して発生される信号であって、３番目サイクルIIIより制御信号KDATAと同期されて発生される。上述のように制御信号が発生されると、これら制御信号に応じてデータ出力バッファの動作が行われる。
【００２７】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1が約5-6ns（以下、所定時間）後にデータ出力バッファのレジスタ32にラッチされる。
【００２８】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータD2が所定時間後にデータ出力バッファのレジスタ32にラッチされる。従って、１番目のサイクルでレジスタにラッチされたリードデータD1の損失が発生する。
【００２９】
３番目のサイクル（III）で、データ出力制御信号KDATAINに応じてレジスタ32のラッチに貯蔵されたリードデータD2がインバータ34を通じてラッチ36にラッチされ、データ出力イネーブル信号OEに応じて論理積手段38を通じて外部に出力される。即ち、リードデータD2が出力データQ2に出力される。そして、３番目のリード命令に該当するリードデータD3が所定時間後にデータ出力バッファのレジスタ32にラッチされる。
【００３０】
即ち、３番目のサイクルでは、リードデータD1が出力データQ1として出力されるべきであるが、２番目のサイクルでのリードデータD1の損失に起因して、リードデータD2が出力データQ2として出力される誤りが発生する。従って、１番目のサイクルでの誤りが連続されるリードサイクルに影響を与えて２サイクルパイプラインリード動作を正確に行うことができなくなる。即ち、従来のデータ出力バッファはクロック信号が低周波数である場合に２サイクルパイプライン動作を行うことが出来なかった。
【００３１】
図１２Ｂは、クロック信号が高周波数である場合に図１１Ａに示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【００３２】
図１２Ｂを用いて、クロック信号のサイクルタイムが約3nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ32のラッチにラッチされる時間がほぼ5-6ns（この時間は決められた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【００３３】
制御信号の発生に対する説明は上述の図１２Ａに対する説明を参考してほしい。
【００３４】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1がリードされる。
【００３５】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータD2がリードされ、リードデータD1が所定時間後にデータ出力バッファに入力される。
【００３６】
３番目のサイクル（III）で、３番目のリード命令に該当するリードデータD3がリードされ、リードデータD1がデータ出力バッファのレジスタ32にラッチされ。ラッチされたリードデータD1は制御信号KDATAINに応じてインバータ34を通じてラッチ36にラッチされ、データ出力イネーブル信号OEに応じて論理積手段38を通じて外部に出力される。即ち、リードデータD1が出力データQ1として出力される。そして、リードデータD2が所定時間後にデータ出力バッファに入力される。
【００３７】
４番目のサイクル（IV）で、４番目のリード命令に該当するリードデータD4がリードされ、リードデータD2がデータ出力バッファのレジスタ32にラッチされる。リードデータD2は制御信号KDATAINに応じて外部に出力される。即ち、リードデータD2が出力データQ2として出力される。そして、リードデータD3が所定時間後にデータ出力バッファに入力される。
【００３８】
連続されるリードサイクルでも、上述のような２サイクルパイプラインリード動作は誤りなしに行い得る。すなわち、従来のデータ出力バッファはクロック信号が高周波数である場合には２サイクルパイプライン動作を行い得る。結論的に言えば、従来のデータ出力バッファはクロック信号が高周波数である場合に２サイクルパイプライン動作を正常的に行い得るが、低周波数である場合は２サイクルパイプライン動作を正常的に行うことが出来ない。
【００３９】
勿論、２サイクルパイプライン動作はクロック信号が高周波数である場合に動作できるようにするものであるが、低周波数である場合も誤りなしに動作を行わなければならない。従って、従来のデータ出力バッファは２サイクルパイプライン動作をおこなうための適合な構成とはいえない。
【００４０】
図１３は、従来のデータ出力バッファを改善したデータ出力バッファのブロック図であって、レベルシフタ40、レジスタ42、伝送ゲート44、ラッチ46,50、インバータ48及び論理積手段52から構成されている。
【００４１】
図１３に示した回路は、リード命令サイクル後にクロック信号に応じてイネーブルされる第１データ出力制御信号KDATAIN1に応じてデータをラッチ46にラッチし、リード命令２サイクル後にクロック信号に応じてイネーブルされる第２データ出力制御信号KDATAIN2に応じてラッチされたデータをラッチ50にラッチし出力する。
【００４２】
レベルシフタ40、レジスタ42、インバータ48、ラッチ50及び論理積手段52の構成及び動作は図１０に示した同名のブロックの構成及び動作と同様である。伝送ゲート44は、レジスタ42にラッチされたデータ出力信号対DBB,DBをデータ出力制御信号KDATAIN1に応じてデータ出力信号対DC,DCBとして出力する。ラッチ46は、伝送ゲート44を通じて伝送されるデータをラッチする。
【００４３】
図１４は、図１３に示したデータ出力バッファの詳細回路図であって、レベルシフタ40、レジスタ42、インバータ48、ラッチ50及び論理積手段52の構成は図１１に示したブロックの回路構成と同様であるため、同一符号を用いて標記している。そして、伝送ゲート44は伝送ゲートT1,T2から構成され、ラッチ46はインバータI14,I15から構成されている。
【００４４】
レベルシフタ40、レジスタ42、インバータ48、ラッチ50及び論理積手段52の動作は上述した図１１Ａの説明を参照してほしい。但し、インバータ48が、第２データ出力制御信号KDATAIN2に応じてデータ出力信号対DCB,DCを反転させてデータ出力信号対DD,DDBとして伝送する。そして、NANDゲートNA1とインバータI3が、制御信号KDATA,READ1Pを論理積して第１データ出力制御信号KDATAIN1を発生するのでなく、制御信号KDATA,READ2Pを論理積して第２データ出力制御信号KDATAIN1を発生する。
【００４５】
伝送ゲート44は、第１データ出力制御信号KDATAIN1に応じてレジスタ42にラッチされたデータ出力信号対DBB,DBをデータ出力信号対DCB,DCとして出力する。ラッチ46は、伝送ゲート44から出力されるデータ出力信号対DCB,DCをラッチする。即ち、伝送ゲート44及びラッチ46は、第１データ出力制御信号KDATAIN1に応じてレジスタ42にラッチされたデータを１サイクル遅延させて出力する。そして、センス増幅器及びデータ出力バッファをイネーブルするためのイネーブル信号発生回路は、図１１Ｂに示した回路構成と同様である。
【００４６】
図１５Ａは、クロック信号が低周波数である場合の図１３に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【００４７】
図１５Ａを用いて、クロック信号のサイクルタイムが約10nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ42のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんど決められた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【００４８】
制御信号KDATAは、リード命令遂行時にクロック信号XCKに応じてイネーブルされる。制御信号READ1Pは、リード命令の１サイクル後にイネーブルされる信号で、制御信号READ2Pは、上述のようにリード命令の２サイクル後にイネーブルされる信号である。図１５Ａに示したタイミング図ではリード命令だけが連続的に入力されるので、制御信号READ1Pは２番目のサイクル（II）より恒常的にイネーブルされ、制御信号READ2Pは３番目のサイクル（III）より恒常的にイネーブルされる。第１データ出力制御信号KDATAIN1は制御信号KDATA,READ1Pを論理積して発生される信号であって、２番目のサイクル（II）より制御信号KDATAと同期されて発生される。第２データ出力制御信号KDATAIN2は制御信号KDATA,READ2Pを論理積して発生される信号であって、３番目のサイクル（III）から制御信号KDATAと同期されて発生される。上述のように制御信号が発生されると、これら制御信号に応じてデータ出力バッファの動作が行われる。
【００４９】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1が約5-6ns（以下、所定時間）後にデータ出力バッファのレジスタ42にラッチされる。
【００５０】
２番目のサイクル（II）で、第１データ出力制御信号(KDATAIN1)に応じてリードデータD1が伝送ゲート44を通じてラッチ46にラッチされる。そして、２番目のリード命令に該当するリードデータD2が所定時間後にデータ出力バッファのレジスタ42にラッチされる。
【００５１】
３番目のサイクル（III）で、第２データ出力制御信号KDATAIN2に応じてリードデータD1がインバータ48を通じてラッチ50にラッチされ、データ出力イネーブル信号OEに応じて論理積手段52を通じて外部に出力される。そして、第１データ出力制御信号KDATAIN1に応じてリードデータD2が伝送ゲート44を通じてラッチ46にラッチされる。そして、３番目のリード命令に該当するリードデータD3がデータ出力バッファのレジスタ42にラッチされる。
【００５２】
４番目のサイクル（IV）で、第２データ出力制御信号KDATAIN2に応じてリードデータD2が外部に出力され、第１データ出力制御信号KDATAIN1に応じてリードデータD3がラッチ46にラッチされる。そして、４番目のリード命令に該当するリードデータD4がデータ出力バッファのレジスタ42にラッチされる。
【００５３】
従って、図１４に示した回路は、クロック信号が低周波数である場合も、連続されるリードサイクルで２サイクルパイプライン動作を正確に行うことができる。
【００５４】
図１５Ｂは、クロック信号が高周波数である場合の図１４に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【００５５】
図１５Ｂを用いて、クロック信号のサイクルタイムが約3nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ42のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんど決められた時間である）で、リード命令だけが連続的に入力する場合のデータ出力バッファの動作を説明すると、次のようである。
【００５６】
制御信号の発生に対する説明は上述の図１５Ａに対する説明を参考してほしい。
【００５７】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1がリードされる。
【００５８】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータD2がリードされ、リードデータD1がデータ出力バッファに入力される。
【００５９】
３番目のサイクル（III）で、３番目のリード命令に該当するリードデータD3がリードされ、リードデータD1がデータ出力バッファのレジスタ42にラッチされる。そして、リードデータD2がデータ出力バッファに入力される。
【００６０】
４番目のサイクル（IV）で、４番目のリード命令に該当するリードデータD4がリードされ、第１データ出力制御信号KDATAIN1に応じてリードデータD1が伝送ゲート44を通じてラッチ46にラッチされる。そして、第２データ出力制御信号KDATAIN2に応じてリードデータD1がインバータ48を通じてラッチ50にラッチされ、データ出力イネーブル信号OEに応じて論理積手段52を通じて外部に出力される。即ち、リードデータD1が出力データQ1として出力される。リードデータD2はデータ出力バッファのレジスタ42にラッチされる。
【００６１】
このように、図１４に示したデータ出力バッファは３番目のサイクルでリードデータD1を出力すべきであるが、４番目のサイクルでリードデータD1を出力するとうい誤りを犯す。従って、連続されるリードサイクルで２サイクルパイプライン動作を正確に行うことが出来なかった。
【００６２】
上述のように、図１４に示したデータ出力バッファは低周波数で２サイクルパイプライン動作は正常的なリード動作を行い得るが、高周波数の２サイクルパイプライン動作で誤りを示すという問題点があった。即ち、図１４に示したデータ出力バッファは２サイクルパイプライン動作を正確に行うことができない。
【００６３】
【発明が解決しようとする課題】
そこで、本発明は、２サイクルリード待ち時間(latency)動作を行い得る方法を提案する。従来のパイプライン方式を１サイクルリード待ち時間動作とすれば、本発明で提案する方法は２サイクルパイプライン方法といえる。即ち、本発明の２サイクルパイプライン方法は、リード命令に応じてメモりセルからデータ出力バッファに伝送されたリードデータをリード命令後の２サイクル後に装置の外部に出力するものである。
【００６４】
ところが、前記方法を従来の半導体メモリ装置に用いたデータ出力バッファを用いて誤りなしに行い得るかが問題である。結論的には、従来のデータ出力バッファはクロック信号の周波数が高い場合は２サイクルパイプライン動作を行い得るが、クロック信号の周波数が低い場合は２サイクルパイプライン動作を行い得ない。
【００６５】
そこで、本発明の目的は、高周波数及び低周波数に応じて２サイクルパイプライン動作を誤りなしに行い得る半導体メモリ装置を提供することにある。
【００６６】
又、本発明の他の目的は、前記目的を達成するための半導体メモリ装置のデータリード方法を提供することにある。
【００６７】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体メモリ装置は、メモリセルアレイと、センス増幅器イネーブル信号に応じて、前記メモリセルアレイよりリードされるデータを増幅してセンス出力信号対を発生するセンス増幅手段と、前記センス出力信号対をバッファして出力するデータ出力バッファとを備える半導体メモリ装置であって、前記データ出力バッファが、データ出力バッファイネーブル信号に応じて、前記センス出力信号対の入力を受けてレベルをシフティングして第１データ出力信号対を発生するレベルシフタと、前記第１データ出力信号対を反転しラッチして第２データ出力信号対を発生するレジスタと、第１制御信号に応じて、前記第２データ出力信号対を伝送しラッチして第３データ出力信号対を発生する第１伝送及びラッチ手段と、第２制御信号に応じて、前記第２データ出力信号対を伝送しラッチして第４データ出力信号対を発生する第２伝送及びラッチ手段と、第１データ出力制御信号に応じて、前記第３データ出力信号対を反転させて第５データ出力信号対を発生する第１反転手段と、第２データ出力制御信号に応じて、前記第４データ出力信号対を反転させて前記第５データ出力信号対を発生する第２反転手段と、前記第５データ出力信号対をラッチするラッチ手段と、データ出力イネーブル信号に応じて、前記第５データ出力信号対を論理積して出力する論理積手段とを備え、前記第１制御信号は、前記センス増幅器イネーブル信号によるトリガ毎に反転する第１信号を発生し、前記第１信号を反転し遅延させて第２信号を発生し、前記第１信号と第２信号とを論理積することにより発生され、前記第２制御信号は、前記第１信号と第２信号とを否定論理和することにより発生され、前記第１データ出力制御信号は、リード命令遂行時にクロック信号に同期されて発生される第３信号とリード命令の２サイクル後にイネーブルされる第４信号を論理積して第５信号を発生し、前記第５信号によるトリガ毎に反転する第６信号を発生し、前記第５信号と反転された前記第６信号とを論理積することにより発生され、前記第２データ出力制御信号は、前記第５信号と第６信号とを論理積することにより発生され、前記データ出力バッファイネーブル信号の発生回路は、 " ロー " レベルのセンス増幅器制御信号又は前記第１データ出力信号対のデータが相違するとき出力信号をプールアップするプールアップ手段と、前記第１データ出力信号対のデータの全てが " ロー " レベルの場合に、 " ハイ " レベルのセンス増幅器制御信号に応じて前記出力信号をプールダウンするプールダウン手段と、前記出力信号を遅延させて前記データ出力バッファイネーブル信号を発生する第１遅延手段とを備え、前記センス増幅器イネーブル信号の発生回路は、前記プールアップ手段及びプールダウン手段の出力信号をそれぞれ反転し遅延させる第１反転及び遅延手段を備えることを特徴とする。
【００６８】
又、本発明に係る半導体メモリ装置は、メモリセルアレイと、センス増幅器イネーブル信号に応じて前記メモリセルアレイよりリードされるデータを増幅して、センス出力信号を発生するセンス増幅手段と、データ出力バッファであって、前記センス出力信号を入力に受けて第１データを発生し貯蔵する貯蔵手段と、第１制御信号に応じて、前記貯蔵手段に貯蔵された第１データを第２データとして伝送し貯蔵する第１伝送及び貯蔵手段と、第２制御信号に応じて、前記貯蔵手段に貯蔵された第１データを第３データとして伝送し貯蔵する第２伝送及び貯蔵手段と、第１データ出力制御信号に応じて前記第２データを第４データとして伝送するか、又は第２データ出力制御信号に応じて前記第３データを前記第４データとして伝送し貯蔵する選択及び貯蔵手段とを有したデータ出力バッファとを備え、前記第１制御信号は、前記センス増幅器イネーブル信号によるトリガ毎に反転する第１信号を発生し、前記第１信号を反転し遅延させて第２信号を発生し、前記第１信号と第２信号とを論理積することにより発生され、前記第２制御信号は、前記第１信号と第２信号とを否定論理和することにより発生され、前記第１データ出力制御信号は、リード命令遂行ときにクロック信号に同期されて発生される第３信号とリード命令の２サイクル後にイネーブルされる第４信号とを論理積して第５信号を発生し、前記第５信号にによるトリガ毎に反転する第６信号を発生し、前記第５信号と前記反転された第６信号とを論理積することにより発生され、前記第２データ出力制御信号は、前記第５信号と前記第６信号とを論理積することにより発生され、前記センス増幅器イネーブル信号の発生回路は、 " ロー " レベルのセンス増幅器制御信号又は前記第１データの信号対が相違するときに出力信号をプールアップするプールアップ手段と、前記第１データの信号対の全てが " ロー " レベルであるとき、 " ハイ " レベルのセンス増幅器制御信号に応じて前記出力信号をプールダウンするプールダウン手段と、前記出力信号を反転し遅延させる第１反転及び遅延手段とを備えることを特徴とする。
【００６９】
又、本発明の半導体メモリ装置のデータリード方法は、メモリセルアレイ及びセンス増幅器イネーブル信号に応じて前記メモリセルアレイからリードされるデータを増幅してセンス出力信号を発生するセンス増幅手段を備える半導体メモリ装置のデータリード方法であって、前記センス出力信号を入力に受けて第１データを発生し貯蔵する段階と、第１制御信号に応じて前記第１データを第２データとして伝送し貯蔵し、第２制御信号に応じて前記第１データを第３データとして伝送し貯蔵するデータ伝送及び貯蔵段階と、第１データ出力制御信号に応じて前記第２データを第４データとして伝送し、第２データ出力制御信号に応じて前記第３データを前記第４データとして発生するデータ選択及び貯蔵段階とを備え、前記第１制御信号は、前記センス増幅器イネーブル信号によるトリガ毎に反転する第１信号を発生し、前記第１信号を反転し遅延させて第２信号を発生し、前記第１信号と第２信号とを論理積することにより発生され、前記第２制御信号は、前記第１信号と第２信号とを否定論理和することにより発生され、前記第１データ出力制御信号は、リード命令遂の行時にクロック信号に同期して発生される第３信号とリード命令の２サイクル後にイネーブルされる第４信号とを論理積して第５信号を発生し、前記第５信号によるトリガ毎に反転する第６信号を発生し、前記第５信号と前記反転された第６信号とを論理積することにより発生され、前記第２データ出力制御信号は、前記第５信号と前記第６信号とを論理積することにより発生され、２クロックサイクル毎にデータを転送する２サイクルパイプライン動作を行うことを特徴とする。
【００７１】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。
【００７２】
図１は、本発明の好ましい実施の形態のデータ出力バッファのブロック図であって、レベルシフタ60、レジスタ62、伝送ゲート64,66、ラッチ68,70,76、インバータ72,74、及び論理積手段78から構成されている。
【００７３】
レベルシフタ60、レジスタ62、ラッチ76、及び論理積手段78の構成は、図１０及び図１３に示したブロックと同様な機能を行う。
【００７４】
伝送ゲート64は、リード命令の１サイクル後にイネーブルされる制御信号KLATEN1に応じて、データ出力信号対DBB,DBをデータ出力信号対DCB1,DC1として出力する。ラッチ68は、データ出力信号対DCB1,DC1をラッチする。伝送ゲート66は、リード命令の２サイクル後にイネーブルされる制御信号KLATEN2に応じて、データ出力信号対DBB,DBをデータ出力信号対DCB2,DC2として出力する。ラッチ70は、データ出力信号対DCB2,DC2をラッチする。インバータ72は、第１データ出力制御信号KDATAIN1に応じて、データ出力信号対DCB1,DC1を反転させてデータ出力信号対DD,DDBとして出力する。インバータ74は、第２データ出力制御信号KDATAIN2に応じて、データ出力信号対DCB1,DC1を反転させてデータ出力信号対DD,DDBとして出力する。ラッチ76は、データ出力信号対DD,DDBをラッチする。論理積手段78は、データ出力イネーブル信号OEに応じて、データ出力信号対DD,DDBをデータ出力信号対DOU,DODとして出力する。
【００７５】
図２は、図１に示した本実施の形態のデータ出力バッファの一構成例の回路図であって、レベルシフタ60、レジスタ62、ラッチ76、及び論理積手段78の構成は、図１１及び図１４に示した同一ブロックの回路構成と同様であるので、同一参照符号で表示した。
【００７６】
伝送ゲート64はCMOS伝送ゲートT3,T4により、伝送ゲート66はCMOS伝送ゲートT5,T6により、ラッチ68はインバータI20,I21により、ラッチ70はインバータI22,I23により、インバータ72はPMOSトランジスタP20,P21,P24,P25及びNMOSトランジスタN20,N21,N24,N25により、インバータ74はPMOSトランジスタP22,P23,P26,P27及びNMOSトランジスタN22,N23,N26,N27によりそれぞれ構成されている。
【００７７】
以下、上述のように構成された回路の各部動作を説明する。
【００７８】
伝送ゲート64は、"ハイ"レベルの制御信号KLATEN1に応じて伝送ゲートT3,T4がオンされて、データ出力信号対DBB,DBをデータ出力信号対DCB1,DC1として出力する。ラッチ68は、データ出力信号対DCB1,DC1をラッチする。伝送ゲート66は、"ハイ"レベルの制御信号KLATEN2に応じて、伝送ゲートT5,T6がオンされデータ出力信号対DBB,DBをデータ出力信号対DCB2,DC2として出力する。ラッチ70は、データ出力信号対DCB2,DC2をラッチする。インバータ72は、"ハイ"レベルの第１データ出力制御信号KDATAIN1に応じてPMOSトランジスタP21,P25及びNMOSトランジスタN20,N24がオンされて、データ出力信号対DCB1,DC1を反転させてデータ出力信号対DD,DDBとして出力する。インバータ74は、"ハイ"レベルの第２データ出力制御信号KDATAIN2に応じてPMOSトランジスタP23,P27及びNMOSトランジスタN22,N26がオンされて、データ出力信号対DCB2,DC2を反転させてデータ出力信号対DD,DDBとして出力する。
【００７９】
図３は、制御信号KDATAIN1,2を発生する回路の回路図であって、NANDゲートNA5,NA6,NA7、Ｔフリップフロップ80、及びインバータI26,I27,I28から構成されている。
【００８０】
NANDゲートNA5とインバータI26は、制御信号KDATA、READ2Pを論理積して信号KDATA0を発生する。Ｔフリップフロップ80は、リセット信号RESET又はパワーダウン信号PDOWNに応じてリセットされ、信号KDATA0が"ハイ"レベルから"ロー"レベルに遷移するときトリガされて信号対2KDQ,2KDQBを出力する。NANDゲートNA6は、信号KDATA0,2KDQBを否定論理積して反転第１データ出力制御信号KDATAIN1Bを発生し、インバータI27は、反転データ出力制御信号KDATAIN1Bを反転させて第１データ出力制御信号KDATAIN1を発生する。NANDゲートNA7は、信号KDATA0,2KDQBを否定論理積して反転第２データ出力制御信号KDATAIN2Bを発生し、インバータI28は、反転データ出力制御信号KDATAIN2Bを反転させて第２データ出力制御信号KDATAIN2を発生する。
【００８１】
図４は、図３に示したＴフリップフロップの詳細回路図であって、NORゲートNR3、NANDゲートNA8,NA9,NA10,NA11,NA12,NA13,NA14…,NA1５、及びインバータI29,I30,I31,I32,I33,I34,I35,I36,I37,I38,I39,I40,I41から構成されている。この回路は、通常のＴフリップフロップの構成としてクロック信号CLKの下降遷移でトリガされて出力信号Qを発生する。
【００８２】
NORゲートNR3及びインバータI29は、"ハイ"レベルのリセット信号RESET又は"ハイ"レベルのパワーダウン信号PDOWNに応じて"ハイ"レベルの信号を出力する。NMOSトランジスタN28,N29は、"ハイ"レベルのインバータI29の出力信号に応じてオンされて出力信号Qを"ロー"レベルにする。
【００８３】
出力信号Qが"ロー"レベルにリセットされた状態で"ハイ"レベルの信号Tが印可された場合のフリップフロップの動作を説明すると、次のようである。
【００８４】
NANDゲートNA8,NA9,NA10,NA11は主フリップフロップで、NANDゲートNA12,NA13,NA14,NA15は従フリップフロップである。主フリップフロップはＴフリップフロップから構成されて、インバータI33の出力信号が"ハイ"レベルであれば出力信号Qの状態を変えてNANDゲートNA10に出力し、"ロー"レベルであれば出力信号Qの状態をそのまま維持する。従フリップフロップはＤフリップフロップから構成されて、インバータI30の出力信号が"ハイ"レベルで、NANDゲートNA10の出力信号が"ハイ"レベルであれば出力信号Qを"ハイ"レベルにし、NANDゲートNA10の出力信号が"ロー"レベルであれば出力信号Qを"ロー"レベルにする。
【００８５】
クロック信号CLKが"ロー"レベルであれば、従フリップフロップが動作してNANDゲートNA10の"ロー"レベルの出力信号をそのまま出力する。クロック信号CLKが"ハイ"レベルになれば、主フリップフロップが動作して"ロー"レベルの出力信号Qを変えてNANDゲートNA10の出力信号を"ハイ"レベルにする。クロック信号CLKが"ロー"レベルになれば、従フリップフロップが動作してNANDゲートNA10の"ハイ"レベルの出力信号をそのまま出力する。
【００８６】
図５は、本実施の形態のセンス増幅器及びデータ出力バッファイネーブル信号発生回路、及び制御信号KLATEN1,2を発生する実施の形態の回路図であって、NORゲートNR1、PMOSトランジスタP12,P13,P14、NMOSトランジスタN11,N12、及びインバータI6,I7,I8,I9,I10,I11,I12,I13から構成されたセンス増幅器及びデータ出力バッファイネーブル信号MSAEN,KDPRECBを発生するための回路構成は、図１１Ｂに示した構成と同様である。制御信号KLATEN1,2を発生する回路は、インバータI42,I43,I44,I45,I46、Ｔフリップフロップ82、NANDゲートNA16及びNORゲートNR2から構成されている。
【００８７】
センス増幅器及びデータ出力バッファイネーブル信号MSAEN,KDPRECBを発生するための回路の動作説明は、上述の図１１Ｂに対する説明が参照でき、ここでは制御信号KLATEN1,2を発生するための回路の動作を説明すると、次のようである。
【００８８】
センス増幅器イネーブル信号MSAENは、リード動作の遂行ときに発生されるポジティブパルス信号である。インバータI42は、インバータI12の出力信号を反転して信号MSAEN0を発生する。Ｔフリップフロップ82は、リセット信号RESET又はパワーダウン信号PDOWNに応じてリセットされ、信号MSAENが"ハイ"レベルから"ロー"レベルに遷移するときトリガされて出力信号2MSAENQを発生する。インバータI43,I44,I45は、信号2MSAENQを反転し遅延させて信号2MSAENQBを発生する。NANDゲート及びインバータNA16,I46は、信号2MSAENQB、2MSAENQBを論理積して信号KLATEN1を発生する。NORゲートNR2は、信号2MSAENQ,2MSAENQBを否定論理和して信号KLATEN2を発生する。
【００８９】
図６は、本発明の他の実施の形態の制御信号KLATEN1,2を発生する回路図であって、インバータI47,I48,I49,I50,I51,I52,I53,I54、Ｔフリップフロップ84、NANDゲートNA17、及びNORゲートNR3から構成されている。
【００９０】
まず、リセット信号RESET又はパワーダウン信号PDOWNに応じてＴフリップフロップ84をリセットする。インバータI47,I48,I49,I50は、センス増幅器制御信号MSAENPを遅延する。Ｔフリップフロップ84は、センス増幅器制御信号MSAENPの下降遷移に応じてトリガされて出力信号2MSAENQを発生する。インバータI51,I52,53は、信号2MSAENQを反転し遅延させて信号2MSAENQPを発生する。NANDゲートNA17及びインバータI54は、信号2MSAENQ,2MSAENQPBを論理積して信号KLATEN1を発生する。NORゲートNR3は、信号2MSAENQ,2MSAENQPBを否定論理和して信号KLATEN2を発生する。
【００９１】
図７Ａは、クロック信号が低周波数である場合に、図２に示したデータの出力バッファの２サイクルパイプライン動作を説明するためのタイミング図である。
【００９２】
図７Ａを用いて、クロック信号のサイクルタイムが約10nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ62のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんど決められた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【００９３】
制御信号KDATAは、リード命令の遂行ときにクロック信号XCKに応じてイネーブルされる。制御信号READ2Pは、上述のようにリード命令の２サイクル後にイネーブルされる信号である。図７Ａに示したタイミング図では、リード命令だけが連続的に入力されるので、制御信号READ2Pは３番目のサイクル（III）から恒常的にイネーブルされる。センス増幅器イネーブル信号MSAENは、図５に示したセンス増幅器イネーブル信号発生回路によりリード動作ときにイネーブルされる。信号2MSAENQは、センス増幅器イネーブル信号MSAENの下降遷移に応じてトリガされる。信号2MSAENQBは、信号2MSAENQを反転し遅延させて発生される。制御信号KALTEN1は、信号2MSAENQ,2MSAENQBを論理積して発生される信号として、１番目、２番目、３番目、５番目、７番目のサイクル（Ｉ、III、Ｖ、VII）で発生され、制御信号KLATEN2は、信号2MSAENQ,2MSAENQBを否定論理積和して発生される信号として、２番目、４番目、６番目のサイクル（II、IV、VI）で発生される。即ち、制御信号KLATEN1,2は、サイクル単位で交互に発生される。
【００９４】
制御信号KDATA0は、信号KDATA,READ2Pを論理積して発生される信号として、３番目のサイクル（III）から信号KDATAに同期されて発生される。信号2KDQは、制御信号KDATA0の下降遷移に応じてトリガされる。信号2KDQBは、信号2KDQを反転した信号である。第１データ出力制御信号KDATAIN1は、信号KDATA0,2KDQを論理積して発生される。第２データ出力制御信号KDATAIN2は、信号KDATA0,2KDQBを論理積して発生される。第１データ出力制御信号KDATAIN1は、３番目、５番目、７番目のサイクル（III、Ｖ、VII）で発生され、第２データ出力制御信号KDATAIN2は、４番目、６番目（IV、VI）で発生される。即ち、第１、第２データ出力制御信号は、サイクル単位で交互に発生される。
【００９５】
上述のように制御信号が発生されると、これら制御信号に応じてデータ出力バッファの動作が行われる。
【００９６】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1が約5-6ns（以下、所定時間）後にデータ出力バッファのレジスタ62にラッチされる。そして、制御信号KLATEN1に応じて、リードデータD1が伝送ゲート64を通じてラッチ68にラッチされる。
【００９７】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータ(D2)が、所定時間後にデータ出力バッファのレジスタ62にラッチされる。制御信号KLATEN1に応じて、リードデータD2が伝送ゲート66を通じてレジスタ70にラッチされる。そして、ラッチ68にはリードデータD1がラッチされている。
【００９８】
３番目のサイクル（III）で、３番目のリード命令に該当するリードデータD3が、所定時間後にデータ出力バッファのレジスタ62にラッチされる。第１データ出力制御信号KDATAIN1に応じて、ラッチ68にラッチされたリードデータD1がインバータ72を通じてラッチ76にラッチされ、データ出力イネーブル信号OEに応じて論理積手段78を通じて外部に出力される。即ち、リードデータD1が出力データQ1に出力される。そして、制御信号KLATEN1に応じて、レジスタ62にラッチされリードデータD3が伝送ゲート64を通じてラッチ68にラッチされる。ラッチ70にはリードデータD2がラッチされている。
【００９９】
４番目のサイクルで、４番目のリード命令に該当するリードデータD4が、所定時間後にデータ出力バッファのレジスタ62にラッチされる。第２データ出力制御信号KDATAIN2に応じて、ラッチ70にラッチされたリードデータD2がインバータ74を通じてラッチ76にラッチされ、データ出力イネーブル信号OEに応じて論理積手段78を通じて外部に出力される。即ち、リードデータD2が出力データQ2に出力される。そして、制御信号KLATEN2に応じて、レジスタ62にラッチされたリードデータD4が伝送ゲート66を通じてラッチ70にラッチされる。ラッチ68にはリードデータD3がラッチされている。
【０１００】
従って、図２に示した回路は、クロック信号が低周波数である場合に連続されるリードサイクルで２サイクルパイプライン動作を正確に行い得る。
【０１０１】
図７Ｂは、クロック信号が高周波数である場合に、図２に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【０１０２】
図７Ｂを用いて、クロック信号のサイクルタイムが約3nsで、リード命令が入力された後リードデータがデータ出力バッファのレジスタ62のラッチにラッチされる時間がほぼ5-6ns（この時間はほとんどきめられた時間である）で、リード命令だけが連続的に入力される場合のデータ出力バッファの動作を説明すると、次のようである。
【０１０３】
制御信号の発生に対する説明は、上述の図７Ａに対する説明が参考となる。ところが、図７Ｂでは、センス増幅器イネーブル信号MSAENが１番目のサイクルでイネーブルされないが、これはリード命令が印可されてもセンス増幅器イネーブル信号が発生されるまでは所定の時間が必要であるためである。
【０１０４】
１番目のサイクル（Ｉ）で、１番目のリード命令に該当するリードデータD1がリードされる。
【０１０５】
２番目のサイクル（II）で、２番目のリード命令に該当するリードデータD2がリードされ、リードデータD1がデータ出力バッファに入力される。
【０１０６】
３番目のサイクル（III）で、３番目のリード命令に該当するリードデータD3がリードされ、リードデータD1がデータ出力バッファのレジスタ42にラッチされる。制御信号KLATEN1に応じて、ラッチされたリードデータD1が伝送ゲート64を通じてラッチ68にラッチされる。第１データ出力制御信号KDATAIN1に応じて、ラッチ68にラッチされたリードデータD1がインバータ72を通じてラッチ76にラッチされ、データ出力イネーブル信号OEに応じて論理積手段78を通じて外部に出力される。即ち、リードデータD1がデータ出力データQ1に出力される。リードデータD2がデータ出力バッファに入力される。ラッチ68に貯蔵されたデータはリードデータD1である。
【０１０７】
４番目のサイクル（IV）で、４番目のリード命令に該当するリードデータD4がリードされ、リードデータD2がデータ出力バッファのレジスタ62にラッチされる。制御信号KLATEN2に応じて、ラッチされたリードデータD2が伝送ゲート66を通じてラッチ70にラッチされる。第２データ出力制御信号KDATAIN2に応じて、ラッチ70にラッチされたリードデータD2が出力データQ2として出力される。リードデータD3がデータ出力バッファに入力される。ラッチ68,70に貯蔵されたデータはリードデータD1,D2である。
【０１０８】
従って、連続されるリードサイクルでも、上述したような動作を行って２サイクルパイプライン動作を正確に行い得る。即ち、図２に示した本実施の形態のデータ出力バッファは、クロック信号が低周波数であっても高周波数であっても、２サイクルパイプラインリード動作を安定的に行い得る。
【０１０９】
本実施の形態の２サイクルパイプラインリード動作は、信号KLATEN1,2をリード命令に応じて交互に発生させ、信号KLATEN1,2に応じて、リードデータをラッチ68,70に交互に貯蔵させる。このように貯蔵されたデータを、信号KDATAIN1,2に応じて交互に出力して、データ損失を防止し得る。
【０１１０】
図８は、本発明のデータ出力バッファの他の実施の形態の回路図であって、図２に示した伝送ゲート64,66を、クロックCMOSインバータを用いて構成したものである。
【０１１１】
図８で、伝送ゲート64は、PMOSトランジスタP28,P29,P32,P33、NMOSトランジスタN28,N29,N30,N31、及びインバータI55,I57から構成され、伝送ゲート66は、PMOSトランジスタP30,P31,P34,P35、NMOSトランジスタN30,N31,N34,N35、及びインバータI56,I58から構成されている。
【０１１２】
以下、伝送ゲート64,66の動作を説明する。
【０１１３】
伝送ゲート64は、"ハイ"レベルの信号KLATEN1に応じて、NMOSトランジスタN28,N32、及びPMOSトランジスタP29,P33をオンする。それで、データ出力信号対DBB,DBを反転する。インバータI55,I57は、NMOSトランジスタN28,N32のドレインに出力される信号を反転させて、データ出力信号対DCB1,DC1を出力する。即ち、伝送データ64は、信号KLATEN1に応じてデータ出力信号対DBB,DBをデータ出力信号対DCB1,DC1として伝送する。
【０１１４】
伝送ゲート66は、"ハイ"レベルの制御信号KLATEN2に応じて、NMOSトランジスタN30,N34、及びPMOSトランジスタP31,P35をオンする。それで、データ出力信号対DBB,DBを反転させる。インバータI55,I57は、NMOSトランジスタN30,N34のドレインに出力される信号を反転させて、データ出力信号対DCB2,DC2として出力する。即ち、伝送ゲート66は、信号KLATEN2に応じてデータ出力信号対DBB,DBをデータ出力信号対DCB2,DC2として伝送する。
【０１１５】
図８に示したクロックCMOSインバータを用いた伝送ゲート64,66は、図２示したCMOS伝送ゲートを用いた伝送ゲートと同様な動作を行う。
【０１１６】
尚、本発明は上述の実施の形態に制限されず、本発明の技術的思想を外れない範囲内で多様な変更と修正が可能である。
【０１１７】
【発明の効果】
以上説明したように、本発明の半導体メモリ装置及びその装置のデータリード方法は、クロック信号が高周波数である場合にも低周波数である場合にも、２サイクルパイプラインリード動作を安定的に行い得るという効果がある。
【０１１８】
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態のデータ出力バッファのブロック図である。
【図２】図１に示した本実施の形態のデータ出力バッファの一構成例の回路図である。
【図３】制御信号KDATAIN1,2を発生する回路図である。
【図４】図３に示したＴフリップフロップの詳細回路図である。
【図５】本実施の形態のセンス増幅器及びデータ出力バッファイネーブル信号発生回路及び制御信号KLATEN1,2を発生する回路図である。
【図６】本発明の他の実施の形態の制御信号KLATEN1,2を発生する回路図である。
【図７Ａ】クロック信号が低周波数である場合に、図２に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図７Ｂ】クロック信号が高周波数である場合に、図２に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図８】本発明のデータ出力バッファの他の実施の形態の回路図である。
【図９】半導体メモリ装置のデータリード方法を説明するブロック図である。
【図１０】従来のデータ出力バッファの実施の形態の回路図である。
【図１１Ａ】図１０に示したブロック図の詳細回路図である。
【図１１Ｂ】従来のセンス増幅器及びデータ出力バッファをイネーブルする制御信号発生回路の回路図である。
【図１２Ａ】クロック信号が低周波数である場合に、図１１Ａに示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図１２Ｂ】クロック信号が高周波数である場合に、図１１Ａに示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図１３】従来のデータ出力バッファを改善したデータ出力バッファのブロック図である。
【図１４】図１３に示したデータ出力バッファの詳細回路図である。
【図１５Ａ】クロック信号が低周波数である場合に、図１３に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
【図１５Ｂ】クロック信号が高周波数である場合に、図１３に示したデータの出力バッファの２サイクルパイプライン動作を説明するタイミング図である。
Claims (27)
- メモリセルアレイと、
センス増幅器イネーブル信号に応じて、前記メモリセルアレイよりリードされるデータを増幅してセンス出力信号対を発生するセンス増幅手段と、
前記センス出力信号対をバッファして出力するデータ出力バッファとを備える半導体メモリ装置であって、
前記データ出力バッファが、
データ出力バッファイネーブル信号に応じて、前記センス出力信号対の入力を受けてレベルをシフティングして第１データ出力信号対を発生するレベルシフタと、
前記第１データ出力信号対を反転しラッチして第２データ出力信号対を発生するレジスタと、
第１制御信号に応じて、前記第２データ出力信号対を伝送しラッチして第３データ出力信号対を発生する第１伝送及びラッチ手段と、
第２制御信号に応じて、前記第２データ出力信号対を伝送しラッチして第４データ出力信号対を発生する第２伝送及びラッチ手段と、
第１データ出力制御信号に応じて、前記第３データ出力信号対を反転させて第５データ出力信号対を発生する第１反転手段と、
第２データ出力制御信号に応じて、前記第４データ出力信号対を反転させて前記第５データ出力信号対を発生する第２反転手段と、
前記第５データ出力信号対をラッチするラッチ手段と、
データ出力イネーブル信号に応じて、前記第５データ出力信号対を論理積して出力する論理積手段とを備え、
前記第１制御信号は、前記センス増幅器イネーブル信号によるトリガ毎に反転する第１信号を発生し、前記第１信号を反転し遅延させて第２信号を発生し、前記第１信号と第２信号とを論理積することにより発生され、
前記第２制御信号は、前記第１信号と第２信号とを否定論理和することにより発生され、
前記第１データ出力制御信号は、リード命令遂行時にクロック信号に同期されて発生される第３信号とリード命令の２サイクル後にイネーブルされる第４信号を論理積して第５信号を発生し、前記第５信号によるトリガ毎に反転する第６信号を発生し、前記第５信号と反転された前記第６信号とを論理積することにより発生され、
前記第２データ出力制御信号は、前記第５信号と第６信号とを論理積することにより発生され、
前記データ出力バッファイネーブル信号の発生回路は、
"ロー"レベルのセンス増幅器制御信号又は前記第１データ出力信号対のデータが相違するとき出力信号をプールアップするプールアップ手段と、
前記第１データ出力信号対のデータの全てが"ロー"レベルの場合に、"ハイ"レベルのセンス増幅器制御信号に応じて前記出力信号をプールダウンするプールダウン手段と、
前記出力信号を遅延させて前記データ出力バッファイネーブル信号を発生する第１遅延手段とを備え、
前記センス増幅器イネーブル信号の発生回路は、前記プールアップ手段及びプールダウン手段の出力信号をそれぞれ反転し遅延させる第１反転及び遅延手段を備えることを特徴とする半導体メモリ装置。 - 前記第１及び第２制御信号を発生する回路は、
リセット信号又はパワーダウン信号に応じてリセットされ、前記センス増幅器イネーブル信号の下降遷移に応じてトリガされる第１信号を発生する第１フリップフロップと、
前記第１信号を反転し遅延させて第２信号を発生する第２反転及び遅延手段と、
前記第１信号と第２信号を論理積して前記第１制御信号を発生する第１論理積ゲートと、
前記第１信号と第２信号を否定論理和して前記第２制御信号を発生する否定論理和ゲートとを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第１及び第２データ出力制御信号を発生する回路は、
クロック信号に応じて発生される第３制御信号とリード命令２サイクル後にイネーブルされる第４制御信号とを論理積して、第３信号を発生する第２論理積ゲートと、
パワーダウン又はリセット信号に応じてリセットされ、前記第３信号の下降遷移に応じてトリガされる第４信号を発生する第２フリップフロップと、
前記第３信号と第４信号を論理積して前記第１データ出力制御信号を発生する第３論理積ゲートと、
前記第３信号と反転された第４信号を論理積して前記第２データ出力制御信号を発生する第４論理積ゲートとを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第１伝送及びラッチ手段は、
前記第１制御信号に応じて、前記反転第２データを前記反転第３データとして伝送する第１伝送ゲートと、
前記第１制御信号に応じて、前記第２データを前記第３データとして伝送する第２伝送ゲートと、
前記反転第３データ出力端子と前記第３データ出力端子間に連結された第１ラッチとを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第１伝送及びラッチ手段は、
電源電圧が印可されるソース及び前記反転第２データが印可されるゲートを有する第１PMOSトランジスタと、
前記第１PMOSトランジスタのドレインに連結されたソース、前記反転第１制御信号が印可されるゲート、及び第３データ出力端子に連結されたドレインを有する第２PMOSトランジスタと、
前記第３データ出力端子に連結されたドレイン及び前記第１制御信号が印可されるゲートを有する第１NMOSトランジスタと、
前記第１NMOSトランジスタのソースに連結されたドレイン、前記反転第２データが印可されるゲート、及び接地電圧に連結されたドレインを有する第２NMOSトランジスタと、
前記第２PMOSトランジスタ及び第１NMOSトランジスタの共通ドレインからの信号を反転する第１インバータと、
電源電圧が印可されるソース及び前記第２データが印可されるゲートを有する第３PMOSトランジスタと、
前記第３PMOSトランジスタのドレインに連結されたソース、前記反転第１制御信号が印可されるゲート、及び前記反転第３データ出力端子に連結されたドレインを有する第４PMOSトランジスタと、
前記反転第３データ出力端子に連結されたドレイン及び前記第１制御信号が印可されるゲートを有する第３NMOSトランジスタと、
前記第３NMOSトランジスタのソースに連結されたドレイン、前記第２データが印可されるゲート、及び接地電圧に連結されたドレインを有する第４NMOSトランジスタと、
前記第４PMOSトランジスタ及び前記第３NMOSトランジスタの共通ドレインからの信号を反転する第２インバータと、
前記反転第３データ出力端子と前記第３データ出力端子間に連結された第２ラッチとを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第１及び第２ラッチは、
前記第３データ出力端子に連結された入力端子と前記反転第３データ出力端子に連結された出力端子を有する第３インバータと、
前記第３インバータの出力端子に連結された入力端子及び前記第３インバーターの入力端子に連結された出力端子を有する第４インバータとを備えることを特徴とする請求項４又は５に記載の半導体メモリ装置。 - 前記第２伝送及びラッチ手段は、
前記第２制御信号に応じて前記反転第２データを前記反転第４データとして伝送する第３伝送ゲートと、
前記第２制御信号に応じて前記第２データを前記第４データとして伝送する第４伝送ゲートと、
前記反転第４データ出力端子と前記第４データ出力端子間に連結された第３ラッチとを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第２伝送及びラッチ手段は、
電源電圧が印可されるソース及び前記反転第２データが印可されるゲートを有する第５PMOSトランジスタと、
前記第５PMOSトランジスタのドレインに連結されたソース、前記反転第２制御信号が印可されるゲート、及び前記第４データ出力端子に連結されたドレインを有する第６PMOSトランジスタと、
前記第４データ出力端子に連結されたドレイン及び前記第２制御信号が印可されるゲートを有する第５NMOSトランジスタと、
前記第５NMOSトランジスタのソースに連結されたドレイン、前記反転第２データが印可されるゲート、及び接地電圧に連結されたドレインを有する第６NMOSトランジスタと、
前記第６PMOSトランジスタ及び前記第５NMOSトランジスタの共通ドレインからの信号を反転する第５インバータと、
電源電圧が印可されるソースと前記第２データが印可されるゲートを有する第７PMOSトランジスタと、
前記第７PMOSトランジスタのドレインに連結されたソース、前記反転第２制御信号が印可されるゲート、及び前記反転第４データ出力端子に連結されたドレインを有する第８PMOSトランジスタと、
前記反転第４データ出力端子に連結されたドレイン及び前記第２制御信号が印可されるゲートを有する第７NMOSトランジスタと、
前記第７NMOSトランジスタのソースに連結されたドレイン、前記第２データが印可されるゲート、及び接地電圧に連結されたドレインを有する第８NMOSトランジスタと、
前記第８PMOSトランジスタと前記第７NMOSトランジスタの共通ドレインからの信号を反転する第６インバータと、
前記反転第４データ出力端子と前記第４データ出力端子間に連結された第４ラッチとを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第３及び第４ラッチは、
前記第４データ出力端子に連結された入力端子及び前記反転第４データ出力端子に連結された出力端子を有する第７インバータと、
前記第７インバータの出力端子に連結された入力端子及び前記第７インバータの入力端子に連結された出力端子を有する第８インバータとを備えることを特徴とする請求項７又は８に記載の半導体メモリ装置。 - 前記第１反転手段は、
電源電圧が印可されるソース及び前記反転第３データが印可されるゲートを有する第９PMOSトランジスタと、
前記第９PMOSトランジスタのドレインに連結されたソース、前記反転第１データ出力制御信号が印可されるゲート、及び前記第５データ出力端子に連結されたドレインを有する第１０PMOSトランジスタと、
前記第５データ出力端子に連結されあドレイン及び前記第１データ出力制御信号が印可されるゲートを有する第９NMOSトランジスタと、
前記第９NMOSトランジスタのソースに連結されたドレイン、前記反転第３データが印可されるゲート、及び接地電圧に連結されたドレインを有する第１０NMOSトランジスタと、
電源電圧が印可されるソース及び前記第３データが印可されるゲートを有する第１１PMOSトランジスタと、
前記第１１PMOSトランジスタのドレインに連結されたソース、前記反転第１データ出力制御信号が印可されるゲート、及び前記反転第５データ出力端子に連結されたドレインを有する第１２PMOSトランジスタと、
前記反転第５データ出力端子に連結されたドレイン及び前記第１データ出力制御信号が印可されるゲートを有する第１１NMOSトランジスタと、
前記第１１NMOSトランジスタのソースに連結されたドレイン、前記第３データが印可されるゲート、及び接地電圧に連結されたドレインを有する第１２NMOSトランジスタとを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第２反転手段は、
電源電圧が印可されるソース及び前記反転第４データが印可されるゲートを有する第１３PMOSトランジスタと、
前記第１３PMOSトランジスタのドレインに連結されたソース、前記反転第２データ出力制御信号が印可されるゲート、及び前記第５データ出力端子に連結されたドレインを有する第１４PMOSトランジスタと、
前記第５データ出力端子に連結されたドレイン及び前記第２データ出力制御信号が印可されるゲートを有する第１３NMOSトランジスタと、
前記第１３NMOSトランジスタのソースに連結されたドレイン、前記反転第４データが印可されるゲート、及び接地電圧に連結されたドレインを有する第１４NMOSトランジスタと、
電源電圧が印可されるソース及び前記第４データが印可されるゲートを有する第１５PMOSトランジスタと、
前記第１５PMOSトランジスタのドレインに連結されたソース、前記反転第２データ出力制御信号が印可されるゲート、及び前記反転第５データ出力端子に連結されたドレインを有する第１６PMOSトランジスタと、
前記反転第５データ出力端子に連結されたドレイン及び前記第２データ出力制御信号が印可されるゲートを有する第１５NMOSトランジスタと、
前記第１５NMOSトランジスタのソースに連結されたドレイン、前記第４データが印可されるゲート、及び接地電圧に連結されたドレインを有する第１６NMOSトランジスタとを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - メモリセルアレイと、
センス増幅器イネーブル信号に応じて前記メモリセルアレイよりリードされるデータを増幅して、センス出力信号を発生するセンス増幅手段と、
データ出力バッファであって、前記センス出力信号を入力に受けて第１データを発生し貯蔵する貯蔵手段と、第１制御信号に応じて、前記貯蔵手段に貯蔵された第１データを第２データとして伝送し貯蔵する第１伝送及び貯蔵手段と、第２制御信号に応じて、前記貯蔵手段に貯蔵された第１データを第３データとして伝送し貯蔵する第２伝送及び貯蔵手段と、第１データ出力制御信号に応じて前記第２データを第４データとして伝送するか、又は第２データ出力制御信号に応じて前記第３データを前記第４データとして伝送し貯蔵する選択及び貯蔵手段とを有したデータ出力バッファとを備え、
前記第１制御信号は、前記センス増幅器イネーブル信号によるトリガ毎に反転する第１信号を発生し、前記第１信号を反転し遅延させて第２信号を発生し、前記第１信号と第２信号とを論理積することにより発生され、
前記第２制御信号は、前記第１信号と第２信号とを否定論理和することにより発生され、
前記第１データ出力制御信号は、リード命令遂行ときにクロック信号に同期されて発生される第３信号とリード命令の２サイクル後にイネーブルされる第４信号とを論理積して第５信号を発生し、前記第５信号にによるトリガ毎に反転する第６信号を発生し、前記第５信号と前記反転された第６信号とを論理積することにより発生され、
前記第２データ出力制御信号は、前記第５信号と前記第６信号とを論理積することにより発生され、
前記センス増幅器イネーブル信号の発生回路は、
"ロー"レベルのセンス増幅器制御信号又は前記第１データの信号対が相違するときに出力信号をプールアップするプールアップ手段と、
前記第１データの信号対の全てが"ロー"レベルであるとき、"ハイ"レベルのセンス増幅器制御信号に応じて前記出力信号をプールダウンするプールダウン手段と、
前記出力信号を反転し遅延させる第１反転及び遅延手段とを備えることを特徴とする半導体メモリ装置。 - 前記データ出力バッファは、データ出力バッファイネーブル信号に応じて前記センス出力信号のレベルをシフトして前記貯蔵手段に出力するレベルシフタを備えることを特徴とする請求項１２に記載の半導体メモリ装置。
- 前記データ出力バッファイネーブル信号の発生回路は、前記プールアップ手段又はプールダウン手段の出力信号を遅延させて前記データ出力バッファイネーブル信号を発生する第１遅延手段を備えることを特徴とする請求項１３に記載の半導体メモリ装置。
- 前記データ出力バッファは、データ出力イネーブル信号に応じて前記選択及び貯蔵手段に貯蔵されたデータを出力するデータ出力手段をさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
- 前記第１及び第２制御信号を発生する回路は、
リセット信号又はパワーダウン信号に応じてリセットされ、前記センス増幅器イネーブル信号の下降遷移に応じてトリガする第１信号を発生する第１フリップフロップと、
前記第１信号を反転し遅延させて第２信号を発生する第２反転及び遅延手段と、
前記第１信号と第２信号を論理積して前記第１制御信号を発生する第１論理積ゲートと、
前記第１信号と第２信号を否定論理和して前記第２制御信号を発生する否定論理和ゲートとを備えることを特徴とする請求項１２に記載の半導体メモリ装置。 - 前記第１及び第２データ出力制御信号を発生する回路は、
クロック信号に応じて発生される第３制御信号とリード命令の２サイクル後にイネーブルされる第４制御信号とを論理積して前記第３信号を発生する第２論理積ゲートと、
パワーダウン又はリセット信号に応じてリセットされ、前記第３信号の下降遷移に応じてトリガする前記第４信号を発生する第２フリップフロップと、
前記第３信号と第４信号を論理積して前記第１データ出力制御信号を発生する第３論理積ゲートと、
前記第３信号と反転された第４信号を論理積して前記第２データ出力制御信号を発生する第４論理積ゲートとを備えることを特徴とする請求項１２に記載の半導体メモリ装置。 - 前記第１伝送及び貯蔵手段は、
前記第１制御信号に応じて前記反転第１データを前記反転第２データとして伝送する第１伝送ゲートと、
前記第１制御信号に応じて前記第１データを前記第２データとして伝送する第２伝送ゲートと、
前記反転第２データ出力端子と前記第２データ出力端子間に連結された第１ラッチとを備えることを特徴とする請求項１２に記載の半導体メモリ装置。 - 前記第１伝送及び貯蔵手段は、
電源電圧が印可されるソース及び前記反転第１データが印可されるゲートを有する第１PMOSトランジスタと、
前記第１PMOSトランジスタのドレインに連結されたソース、前記反転第１制御信号が印可されるゲート、及び第２データ出力端子に連結されたドレインを有する第２PMOSトランジスタと、
前記第２データ出力端子に連結されたドレイン及び前記第１制御信号が印可されるゲートを有する第１NMOSトランジスタと、
前記第１NMOSトランジスタのソースに連結されたドレイン、前記反転第１データが印可されるゲート、及び接地電圧に連結されたドレインを有する第２NMOSトランジスタと、
前記第２PMOSトランジスタ及び前記第１NMOSトランジスタの共通ドレインからの信号を反転する第１インバータと、
電源電圧が印可されるソース及び前記第１データが印可されるゲートを有する第３PMOSトランジスタと、
前記第３PMOSトランジスタのドレインに連結されたソース、前記反転第１制御信号が印可されるゲート、及び前記反転第２データ出力端子に連結されたドレインを有する第４PMOSトランジスタと、
前記反転第２データ出力端子に連結されたドレイン及び前記第１制御信号が印可されるゲートを有する第３NMOSトランジスタと、
前記第３NMOSトランジスタのソースに連結されたドレイン、前記第１データが印可されるゲート、及び接地電圧に連結されたドレインを有する第４NMOSトランジスタと、
前記第４PMOSトランジスタ及び第３NMOSトランジスタの共通ドレインからの信号を反転する第２インバータと、
前記反転第２データ出力端子と前記第２データ出力端子間に連結された第２ラッチとを備えることを特徴とする請求項１２に記載の半導体メモリ装置。 - 前記第１及び第２ラッチは、
前記第２データ出力端子に連結された入力端子及び前記反転第２データ出力端子に連結された出力端子を有する第３インバータと、
前記第３インバータの出力端子に連結された入力端子及び前記第３インバーターの入力端子に連結された出力端子を有する第４インバータとを備えることを特徴とする請求項１８又は１９に記載の半導体メモリ装置。 - 前記第２伝送及び貯蔵手段は、
前記第２制御信号に応じて前記反転第１データを前記反転第３データとして伝送する第３伝送ゲートと、
前記第２制御信号に応じて前記第１データを前記第３データとして伝送する第４伝送ゲートと、
前記反転第３データ出力端子と前記第３データ出力端子間に連結された第３ラッチとを備えることを特徴とする請求項１２に記載の半導体メモリ装置。 - 前記第２伝送及び貯蔵手段は、
電源電圧が印可されるソース及び前記反転第１データが印可されるゲートを有する第５PMOSトランジスタと、
前記第５PMOSトランジスタのドレインに連結されたソース、前記反転第２制御信号が印可されるゲート、及び前記第３データ出力端子に連結されたドレインを有する第６PMOSトランジスタと、
前記第３データ出力端子に連結されたドレイン及び前記第２制御信号が印可されるゲートを有する第５NMOSトランジスタと、
前記第５NMOSトランジスタのソースに連結されたドレイン、前記反転第１データが印可されるゲート、及び接地電圧に連結されたドレインを有する第６NMOSトランジスタと、
前記第６PMOSトランジスタ及び前記第５NM0Sトランジスタの共通ドレインからの信号を反転する第５インバータと、
電源電圧が印可されるソース及び前記第１データが印可されるゲートを有する第７PMOSトランジスタと、
前記第７PMOSトランジスタのドレインに連結されたソース、前記反転第２制御信号が印可されるゲート、及び前記反転第３データ出力端子に連結されたドレインを有する第８PMOSトランジスタと、
前記反転第２データ出力端子に連結されたドレイン及び第２制御信号が印可されるゲートを有する第７NMOSトランジスタと、
前記第７NMOSトランジスタのソースに連結されたドレイン、前記第１データが印可されるゲート、及び接地電圧に連結されたドレインを有する第８NMOSトランジスタと、
前記第８PMOSトランジスタ及び前記第７NMOSトランジスタの共通ドレインからの信号を反転する第６インバータと、
前記反転第３データ出力端子と前記第３データ出力端子間に連結された第４ラッチと、を備えることを特徴とする請求項１２に記載の半導体メモリ装置。 - 前記第３及び第４ラッチは、
前記第３データ出力端子に連結された入力端子及び前記反転第３データ出力端子に連結された出力端子を有する第７インバータと、
前記第７インバータの出力端子に連結された入力端子及び前記第７インバータの入力端子に連結された出力端子を有する第８インバータとを備えることを特徴とする請求項２１又は２２に記載の半導体メモリ装置。 - 前記選択及び貯蔵手段は、
前記第１データ出力信号に応じて前記第２データを反転して伝送する第１反転手段と、
前記第２データ出力信号に応じて前記第３データを反転して伝送する第２反転手段と、
前記第１反転手段又は第２反転手段の出力信号を前記第４データにラッチする第５ラッチとを備えることを特徴とする請求項１２に記載の半導体メモリ装置。 - 前記第１反転手段は、
電源電圧が印可されるソース及び前記反転第２データが印可されるゲートを有する第９PMOSトランジスタと、
前記第９PMOSトランジスタのドレインに連結されたソース、前記反転第１データ出力制御信号が印可されるゲート、及び前記第４データ出力端子に連結されたドレインを有する第10PMOSトランジスタと、
前記第４データ出力端子に連結されたドレイン及び前記第１データ出力制御信号が印可されるゲートを有する第９NMOSトランジスタと、
前記９NMOSトランジスタのソースに連結されたドレイン、前記反転第２データが印可されるゲート、及び接地電圧に連結されたドレインを有する第10NMOSトランジスタと、
電源電圧が印可されるソース及び前記第２データが印可されるゲートを有する第１１PMOSトランジスタと、
前記第１１PMOSトランジスタのドレインに連結されたソース、前記反転第１データ出力制御信号が印可されるゲート、及び前記反転第４データ出力端子に連結されたドレインを有する第１２PMOSトランジスタと、
前記反転第４データ出力端子に連結されたドレイン及び前記第１データ出力制御信号が印可されるゲートを有する第１１NMOSトランジスタと、
前記第１１NMOSトランジスタのソースに連結されたドレイン、前記第２データが印可されるゲート、及び接地電圧に連結されたドレインを有する第１２NMOSトランジスタとを備えることを特徴とする請求項２４に記載の半導体メモリ装置。 - 前記第２反転手段は、
電源電圧が印可されるソース及び前記反転第３データが印可されるゲートを有する第１３PMOSトランジスタと、
前記第１３PMOSトランジスタのドレインに連結されたソース、前記反転第２データ出力制御信号が印可されるゲート、及び前記第４データ出力端子に連結されたドレインを有する第１４PMOSトランジスタと、
前記第４データ出力端子に連結されたドレイン及び前記第２データ出力制御信号が印可されるゲートを有する第１３NMOSトランジスタと、
前記第１３NMOSトランジスタのソースに連結されたドレイン、前記反転第３データが印可されるゲート、及び接地電圧に連結されたドレインを有する第１４NMOSトランジスタと、
電源電圧が印可されるソース及び前記第３データが印可されるゲートを有する第15PMOSトランジスタと、
前記第15PMOSトランジスタのドレインに連結されたソース、前記反転第２データ出力制御信号が印可されるゲート、及び前記反転第４データ出力端子に連結されたドレインを有する第16PMOSトランジスタと、
前記反転第４データ出力端子に連結されたドレイン及び前記第２データ出力制御信号が印可されるゲートを有する第15NMOSトランジスタと、
前記第15NMOSトランジスタのソースに連結されたドレイン、前記第３データが印可されるゲート、及び接地電圧に連結されたドレインを有する第16NMOSトランジスタとを備えることを特徴とする請求項２４に記載の半導体メモリ装置。 - メモリセルアレイ及びセンス増幅器イネーブル信号に応じて前記メモリセルアレイからリードされるデータを増幅してセンス出力信号を発生するセンス増幅手段を備える半導体メモリ装置のデータリード方法であって、
前記センス出力信号を入力に受けて第１データを発生し貯蔵する段階と、
第１制御信号に応じて前記第１データを第２データとして伝送し貯蔵し、第２制御信号に応じて前記第１データを第３データとして伝送し貯蔵するデータ伝送及び貯蔵段階と、
第１データ出力制御信号に応じて前記第２データを第４データとして伝送し、第２データ出力制御信号に応じて前記第３データを前記第４データとして発生するデータ選択及び貯蔵段階とを備え、
前記第１制御信号は、前記センス増幅器イネーブル信号によるトリガ毎に反転する第１信号を発生し、前記第１信号を反転し遅延させて第２信号を発生し、前記第１信号と第２信号とを論理積することにより発生され、
前記第２制御信号は、前記第１信号と第２信号とを否定論理和することにより発生され、
前記第１データ出力制御信号は、リード命令遂の行時にクロック信号に同期して発生される第３信号とリード命令の２サイクル後にイネーブルされる第４信号とを論理積して第５信号を発生し、前記第５信号によるトリガ毎に反転する第６信号を発生し、前記第５信号と前記反転された第６信号とを論理積することにより発生され、
前記第２データ出力制御信号は、前記第５信号と前記第６信号とを論理積することにより発生され、
２クロックサイクル毎にデータを転送する２サイクルパイプライン動作を行うことを特徴とする半導体メモリ装置のデータリード方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980028352A KR100298583B1 (ko) | 1998-07-14 | 1998-07-14 | 반도체메모리장치및그장치의데이터리드방법 |
| KR98-28352 | 1998-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040373A JP2000040373A (ja) | 2000-02-08 |
| JP3948584B2 true JP3948584B2 (ja) | 2007-07-25 |
Family
ID=19544115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31816298A Expired - Fee Related JP3948584B2 (ja) | 1998-07-14 | 1998-11-09 | 半導体メモリ装置及びその装置のデータリード方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6160742A (ja) |
| JP (1) | JP3948584B2 (ja) |
| KR (1) | KR100298583B1 (ja) |
| CN (1) | CN100468568C (ja) |
| TW (1) | TW464866B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6359477B1 (en) * | 1999-06-03 | 2002-03-19 | Texas Instruments Incorporated | Low power driver design |
| JP3349994B2 (ja) * | 1999-08-10 | 2002-11-25 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
| US6756823B1 (en) * | 2000-06-28 | 2004-06-29 | Intel Corporation | Differential sense latch scheme |
| US6449195B1 (en) * | 2000-09-28 | 2002-09-10 | Motorola, Inc. | Method and apparatus for coupling noise reduction in a semiconductor device |
| KR100391147B1 (ko) * | 2000-10-24 | 2003-07-16 | 삼성전자주식회사 | 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법 |
| JP2003085974A (ja) * | 2001-09-13 | 2003-03-20 | Toshiba Corp | 半導体集積回路およびメモリシステム |
| JP3851865B2 (ja) | 2001-12-19 | 2006-11-29 | 株式会社東芝 | 半導体集積回路 |
| US7173469B1 (en) | 2002-01-24 | 2007-02-06 | Cypress Semiconductor Corp. | Clocking system and method for a memory |
| KR100439033B1 (ko) * | 2002-08-01 | 2004-07-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 리드 방법 |
| US7110308B2 (en) * | 2004-12-22 | 2006-09-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-latched control circuit for memory program operation |
| KR100609617B1 (ko) * | 2005-04-04 | 2006-08-08 | 삼성전자주식회사 | 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치 |
| KR100727406B1 (ko) | 2005-09-27 | 2007-06-13 | 삼성전자주식회사 | 반도체 메모리 장치의 출력회로 및 데이터 출력방법 |
| US7499342B2 (en) * | 2007-01-05 | 2009-03-03 | Freescale Semiconductor, Inc. | Dynamic module output device and method thereof |
| US7561480B2 (en) * | 2007-06-22 | 2009-07-14 | Intel Corporation | Ground biased bitline register file |
| US7948810B1 (en) | 2007-10-15 | 2011-05-24 | Marvell International Ltd. | Positive and negative voltage level shifter circuit |
| KR20160058503A (ko) * | 2014-11-17 | 2016-05-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530955A (en) * | 1991-04-01 | 1996-06-25 | Matsushita Electric Industrial Co., Ltd. | Page memory device capable of short cycle access of different pages by a plurality of data processors |
| JPH08273368A (ja) * | 1995-03-28 | 1996-10-18 | Toshiba Microelectron Corp | 半導体記憶装置 |
| KR100223675B1 (ko) * | 1996-12-30 | 1999-10-15 | 윤종용 | 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로 |
| KR100259577B1 (ko) * | 1997-05-29 | 2000-06-15 | 김영환 | 반도체 메모리 |
-
1998
- 1998-07-14 KR KR1019980028352A patent/KR100298583B1/ko not_active IP Right Cessation
- 1998-11-09 JP JP31816298A patent/JP3948584B2/ja not_active Expired - Fee Related
- 1998-12-29 TW TW087121799A patent/TW464866B/zh not_active IP Right Cessation
-
1999
- 1999-01-06 CN CNB991000749A patent/CN100468568C/zh not_active Expired - Fee Related
- 1999-07-14 US US09/353,106 patent/US6160742A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000008508A (ko) | 2000-02-07 |
| TW464866B (en) | 2001-11-21 |
| CN1241785A (zh) | 2000-01-19 |
| US6160742A (en) | 2000-12-12 |
| CN100468568C (zh) | 2009-03-11 |
| KR100298583B1 (ko) | 2001-10-27 |
| JP2000040373A (ja) | 2000-02-08 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060728 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061026 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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