KR0123244B1

KR0123244B1 - 읽기/쓰기 회로

Info

Publication number: KR0123244B1
Application number: KR1019940020694A
Authority: KR
Inventors: 장성준
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-08-22
Filing date: 1994-08-22
Publication date: 1997-11-26

Abstract

본 발명은 메모리에서 데이터를 읽거나, 쓰기 위한 읽기/쓰기 회로에 관한 것으로, 디코더(30); 상기 디코더(30)의 출력과 쓰기 인에이블신호(we)를 입력으로 하여 읽기시는 PMOS만을 온시키고, 쓰기시는 NMOS만을 온시키는 다수의 트랜스퍼 게이트를 포함하여 구성되는 것을 특징으로 하므로써 읽기/쓰기 경로를 분리하여 필요한 트랜스퍼 게이트만을 사용하여 불필요한 로딩을 감소시키고, 쓰기후 읽기시 데이터 비트라인(rdb/rdbb) 균등화시킴을 없앰으로써 읽기시 속도지연이 감소되는 효과를 얻을 수 있다.

Description

읽기/쓰기 회로

제1도는 종래의 읽기/쓰기 회로 구성도.

제2도는 제1도의 타이밍도.

제3도는 본 발명에 따른 일실시예의 읽기/쓰기 회로 구성도.

제4도는 제3도의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10, 30 : 디코더 ay1, ay2 : 어드레스의 출력신호

y1, y1b : 디코더의 출력 in : 쓰기시의 출력신호

we : 쓰기 인에블신호 wrb : 쓰기 복귀신호

rdb/rdbb : 읽기시의 데인터 비트라인 wdb/wdbb : 쓰기시의 데이터 비트라인

out : 센스증폭기(S/A)의 출력신호

ry1b : 읽기시 트랜스퍼 게이트의 PMOS를 온 시키는 신호

wy1 : 쓰기시 트랜스퍼 게이트의 NMOS를 온 시키는 신호

TO : 읽기 주기 T1 : 쓰기주기

Tpulse : 쓰기 복귀 신호의 펄스폭 Tread : 읽기가 시작되는 시점

Tout : 센스증폭기의 출력이 나오는 시점

Cd : 데이터 비트라인 캐패시턴스 Cb : 비트라인 캐패시턴스

n1 내지 n6 및 n1' 내지 n6' : NMOS

p1 내지 p8 및 p1' 내지 p8' : PMOS

S/A : 센스증폭기

본 발명은 메모리에서 데이터를 읽거나, 쓰기 위한 읽기/쓰기 회로에 관한 것이다.

메모리에서 데이타를 읽거나, 쓰기 위한 일반적인 회로 구성 및 타이밍도는 도면 제1도 및 제2도에 도시된 바, 이를 참조하여 종래 기술을 개략적으로 설명하면 다음과 같다.

제1도에 도시된 바와 같이 디코더(10)의 출력(y1,y1b)에 의해 트랜지스터 n1, n2, p1, p2가 온(ON)되고 쓰기시 쓰기시의 입력신호(in)의 입력에 따라 쓰기시의 데이터 비트 라인을 통해 비트 라인(bit1/bit1b)에 입력이 인가된다. 읽기시는 쓰기 인에이블신호(쓰기가 시작될때 발생되는 신호로 이하 we라 칭함)가 로우(low)되고 디코더의 출력신호(y1,y1b)가 하이(high)이면, bit 라인 및 bitb라인((bit1/bit1b)의 신호가 트랜지스터 n1, n2, p1, p2를 통해 읽기시의 데이터 비트 라인(rdb/rdbb)에 전달되고, 이 신호를 받아서 출력하게 된다.

이 경우 제2도에서와 같이 쓰기시 읽기시의 데이터 비트라인 rdb/rdbb도 원치않게 동작을 하게 되고, 다음 읽기시 오동작을 방지하기 위하여 쓰기후에 읽기시의 데이터 비트라인(rdb/rdbb)을 균등화(equalize)할 수 있는 쓰기 복귀신호(wrb; 쓰기가 끝날때 발생되는 신호)가 필요하게 되고, 쓰기 복귀신호의 펄스폭(Tpulse) 시간만큼 회로의 트랜지스터(p7,p8)을 온 시켜 읽기시의 데이터비트라인을 균등화시켜야 하고, 따라서 그 시간만큼은 읽기 동작을 할 수 없게 되어 센스증폭기(S/A)의 출력은 늦어지게 된다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 쓸때에 읽기를 방해하는 것 및 읽을때 쓰기에 의해 방해받는 것을 줄여 읽을때 속도가 느려지는 것을 방지하는 읽기/쓰기 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 메모리에서 데이터를 읽거나, 쓰기 위한 읽기/쓰기 회로에 있어서, 디코더; 상기 디코더의 출력과 쓰기 인에이블신호(we)를 입력으로 하여 읽기시는 PMOS만을 온 시키고, 쓰기시는 NMOS만을 온 시키는 다수의 트랜스퍼 게이트를 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면 제3도 및 제4도를 참조하여 본 발명을 상술한다.

본 발명의 구성은 제3도에 도시된 바와 같이 새로운 디코더(30)와 그 출력을 입력으로 받는 N, PMOS 트랜스퍼 게이트와 쓰기 복귀신호(wrb) 대신 쓰기 인에이블 신호(we)를 받는 인버터의 출력을 입력으로 하는 PMOS로 구성된 회로이다.

한편, 디코더(30)는 어드레스의 출력신호(ay1,ay2)를 입력으로 하는 부정논리곱1(이하 NAND1라 칭함); 상기 NAND1의 출력과 쓰기 인에이블신호(we)를 입력으로 하는 부정논리합 1(NOR1); 상기 부정논리합 1(NOR1)의 출력을 입력으로 하여 읽기시 트랜스퍼게이트의 PMOS를 온 시키는 신호(ry1b)를 발생시키는 인버터 2(INV2); 상기 NAND1의 출력을 입력으로 하는 인버터 1(NV1); INV1의 출력과 쓰기 인에이블 신호(we)를 입력으로 하는 NAND2; 상기 NAND2의 출력을 입력으로 하여 쓰기시 트랜스퍼 게이트의 NMOS를 온시키는 신호(wy1)를 발생하는 INV3으로 구성된다.

그리고, 트랜스퍼 게이트는 디코더의 출력중 읽기시 로우(low)신호를 발생하는 ry1b신호를 게이트의 입력으로 하며, 드레인과 소스가 각각 비트라인과 읽기시의 데이터 비트라인(rdb/rdbb)에 연결된 PMOS와; 쓰기시 하이(high)신호를 발생하는 wy1신호를 게이트의 입력으로 하며, 드레인과 소스가 각각 비트라인과 쓰기시의 데이터 비트라인(wdb/wdbb)에 연결된 NMOS로 구성되며, 쓰기시 읽기 경로인 읽기시의 데이터 비트라인을 균등화시키기 위해 쓰기 복귀신호(wrb) 대신 쓰기 인에이블 신호(we)를 받는 인버터의 출력을 입력으로 하는 2개의 PMOS로 구성된다.

그 동작은 제4도의 타이밍도를 통하여 설명하면, 먼저 어드레스의 출력신호(ay1,ay2)에 의해 선택된 디코더(30)의 출력을 쓰기시 하이(high)상태이고, 읽기시 로우(low)상태인 쓰기 인에이블신호(we)가 하이이면 쓰기시가 되고, 이때 NMOS는 온상태가 되고, PMOS는 오프상태가 된다. 또한 쓰기 인에이블신호(we)가 하이이므로, 읽기시의 데이터 비트 라인(rdb/rdbb)의 트랜지스터(p7,p8)는 온 되어 읽기시의 데이터 비트라인은 하이 상태로 균등화된다.

또한, 쓰기되는 입력신호(in)는 쓰기 인에이블 신호(we)의 조종을 받는 로직을 지나서 읽기시의 데이터 비트라인(wdb/wdbb)에 인가되고 이 신호는 온된 트랜지스터(N1,N2)를 통해 bit라인 및 bitb라인(bit1,bit1b)에 신호가 전달된다.

이때 PMOS가 오프되어 읽기시의 데이터 비트라인에 신호가 전달되지 않으므로 쓰기시는 신호가 읽기시의 데이터 비트라인(rdb/rdbb)에 영향을 주지는 않는다. 또한 읽기시 역시 NMOS가 오프되어 쓰기시의 데이터 비트라인(wdb/wdbb)에 읽기시의 데이터 비트라인(rdb/rdbb)신호가 전달되지 못하고, bit라인 및 bit라인(bit1/bit1b)신호가 트랜지스터(p1,p2)를 통해 읽기시의 데이터 비트라인(rdb/rdbb)에만 연결되고 이를 센스증폭기(S/A)가 받아서 속도지연 없이 출력(out)신호를 발생시킨다. 따라서, 쓰기 복귀신호(wrb)는 필요가 없어지게 되고, 그 펄스폭(Tpulse)만큼 읽기시 지연됨이 없다.

상기와 같이 이루어지는 본 발명의 읽기/쓰기 회로는 읽기/쓰기경로를 분리하여 필요한 트랜스퍼 게이트만을 사용하여 불필요한 로딩을 감소시키고, 쓰기후 읽기시 데이터 비트라인(rdb/rdbb)균등화 시간을 없앰으로써 읽기시 속도지연이 감소되는 효과를 얻을 수 있다.

Claims

메모리에서 데이터를 읽거나, 쓰기 위한 읽기/쓰기 회로에 있어서, 디코더; 상기 디코더의 출력과 쓰기 인에이블신호를 입력으로 하여 읽기시는 PMOS만을 온시키고, 쓰기시는 NMOS만을 온시키는 다수의 트랜스퍼 게이트를 포함하여 구성되는 것을 특징으로 하는 읽기/쓰기 회로.
제1항에 있어서, 상기 디코더는 어드레스의 출력신호와 쓰기시 하이(high)로 발생되는 쓰기 인에이블신호를 입력으로 하고; 읽기시에는 읽기시 트랜스퍼 게이트의 PMOS를 온시키는 신호와 쓰기시 트랜스퍼 게이트의 NMOS를 온시키는 신호가 로우이고, 쓰기시에는 읽기시 트랜스퍼 게이트의 PMOS를 온시키는 신호와 쓰기시 트랜스퍼 게이트의 NMOS를 온시키는 신호가 하이인 출력을 갖는 3입력, 2출력을 디코더인 것을 특징으로 하는 읽기/쓰기 회로.
제1항에 있어서, 트랜스퍼 게이트회로는 디코더의 출력중 읽기시 로우 신호를 발생하는 신호를 게이트의 입력으로 하며, 드레인과 소스가 각각 비트라인과 읽기시의 데이터 비트라인에 연결된 PMOS; 및 쓰기시 하여 하이신호를 발생하는 신호를 게이트의 입력으로 하며, 드레인과 소스가 각각 비트라인과 쓰기시의 데이터 비트라인에 연결된 NMOS로 구성되는 것을 특징으로 하는 읽기/쓰기 회로.
제1항에 있어서, 쓰기시 읽기 경로인 읽기시의 데이터 비트라인을 균등화시키는 회로를 더 포함하여 이루어지는 것을 특징으로 하는 읽기/쓰기 회로.
제2항에 있어서, 상기 디코더는 어드레스의 출력신호를 입력으로 하는 부정논리곱 수단; 상기 부정논리곱 수단의 출력과 쓰기 인에이블신호를 입력으로 하는 부정논리합 수단; 상기 부정논리합 수단의 출력을 입력으로 하여 읽기시 트랜스퍼 게이트의 PMOS를 온시키는 신호를 발생시키는 반전수단; 상기 부정논리곱 수단의 출력을 입력으로 하는 반전수단; 상기 반전수단의 출력과 쓰기 인에이블신호를 입력으로 하는 부정논리곱 수단; 및 상기 부정논리곱 수단의 출력을 입력으로 하여 쓰기시 트랜스퍼 게이트의 NMOS를 온시키는 신호를 발생시키는 반전수단으로 구성되는 것을 특징으로 하는 읽기/쓰기 회로.
제4항에 있어서, 쓰기시 읽기 경로인 읽기시의 데이터 비트라인을 균등화시키는 회로는 쓰기 인에이블신호를 받는 인버터의 출력을 게이트의 입력으로 하고, 소스는 전원에 연결되고, 드레인은 읽기시의 데이터 비트라인에 연결되는 2개의 PMOS트랜지스터로 이루어지는 것을 특징으로 하는 읽기/쓰기 회로.