KR100300023B1 - 쓰기복구회로 - Google Patents

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Abstract

본 발명은 쓰기 복구회로에 관한 것으로, 종래의 기술에 있어서 1메가(M)급 이상의 에스램(SRAM)에서는 쓰기 사이클 후의 균등화 펄스가 로딩(Loading) 정전용량(Capacitance)의 증가로 인하여 쓰기 디스에이블신호보다 늦게 동작하여 비트라인과 데이터라인을 균등화함으로써, 쓰기복구 타이밍이 늦어지고, 균등화제어에 어드레스 천이 검출을 이용하므로 코어구조가 복잡하게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 비트라인과 데이터 라인의 균등화 (Equalize) 타이밍을 보다 빠르게하는 장치를 제공하여 쓰기 사이클 후, 바로 쓰기제어신호를 받아 비트라인 균등화 신호와 데이터 라인 균등화 신호의 펄스를 생성함으로써, 어드레스 천이 검출신호를 이용하는 종래보다 빠르게 비트라인과 데이터 라인을 균등화시키며, 또한 균등화에 어드레스 천이검출신호를 이용하지 않고 쓰기신호를 이용함으로써, 소비전력이 감소하는 효과가 있다.

Description

쓰기 복구회로{WRITE RECOVERY CIRCUIT}
본 발명은 쓰기 복구회로에 관한 것으로, 특히 비트라인과 데이터 라인의 균등화 (Equalize) 타이밍을 보다 빠르게하여 쓰기 사이클(cycle) 후의 비트라인과 데이터라인의 복구(Recovery)를 빠르게 함으로써, 칩의 오동작을 유발하는 요소를 줄인 쓰기 복구회로에 관한 것이다.
도1은 종래 쓰기 복구회로의 구성을 보인 블록도이고, 도3은 종래 쓰기 복구회로의 동작 타이밍도로서, 이에 도시된 바와 같이 어드레스가 바뀌면서 발생된 어드레스 천이 검출(Address Transition Detect : ATD)을 이용하여 페리-톱(Peri-Top)과 페리-버텀(Peri-Bottom)에 위치한 제1,2 어드레스 천이 검출부(10, 11)에서 데이터라인 및 비트라인을 균등화시키는 펄스를 생성하고, 이 펄스들을 낸드게이트(NG)에서 낸드조합하여 출력하며, 이 출력은 인버터로 구성된 제1,제2 지연부(12, 13)를 거쳐 페리-버텀에 위치한 제2 비트라인 균등화부(15)와 데이터라인 균등화부(16)로 입력되고, 열선택부(14)에서 입력된 열선택 신호(CS)에 의해 셀의 데이터를 어드레스에서 선택된 열(Column)만 센스앰프(sense-amp)로 전송하도록 하며, 상기 제1 지연부(12)의 출력(BLEQ_E)을 입력받은 제2 비트라인 균등화부(15)와 상기 제2 지연부(13)의 출력(DLEQ_E)을 입력받은 데이터라인 균등화부(16)는 선택된 셀이 동작하지 않을 때 비트라인과 데이터라인을 균등화시킨다.
상기와 같이 종래의 기술에 있어서 1메가(M)급 이상의 에스램(SRAM)에서는 쓰기 사이클 후의 균등화 펄스가 로딩(Loading) 정전용량(Capacitance)의 증가로 인하여 쓰기 디스에이블신호보다 늦게 동작하여 비트라인과 데이터라인을 균등화함으로써, 쓰기복구 타이밍이 늦어지고, 균등화제어에 어드레스 천이 검출을 이용하므로 코어구조가 복잡하게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 어드레스 천이 검출신호를 이용하지 않고 쓰기제어신호를 이용하는 것에 의해 비트라인과 데이터 라인의 균등화 (Equalize) 타이밍을 보다 빠르게하는 장치를 제공하여 쓰기 사이클(cycle) 후의 비트라인과 데이터라인의 복구(Recovery)를 빠르게 함으로써, 칩의 오동작을 유발하는 요소를 줄이는데 그 목적이 있다.
도1은 종래 쓰기 복구회로의 구성을 보인 회로도.
도2는 본 발명 쓰기 복구회로의 구성을 보인 회로도.
도3은 본 발명과 종래의 균등화 타이밍의 비교를 보인 파형도.
도4는 본 발명의 시뮬레이션 결과 파형도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 제1 어드레스 천이 검출부 11 : 제2 어드레스 천이 검출부
12 : 제1 지연부 13 : 제2 지연부
14 : 열 선택부 15 : 제2 비트라인 균등화부
16 : 데이터라인 균등화부 17 : 제1 비트라인 균등화부
20 : 균등화제어부 NG, NG1 : 낸드게이트
I1∼I7 : 인버터 NOR1, NOR2 : 노아게이트
TG1, TG2 : 전송게이트 WL : 워드라인
상기와 같은 목적을 달성하기 위한 본 발명 쓰기 복구회로의 구성은, 입력되는 제2 쓰기제어신호 및 입력데이터(DATA IN)를 노아조합하는 제1 노아게이트와; 상기 입력 데이터(DATA IN) 신호를 반전하는 제1 인버터와; 상기 제2 쓰기제어신호와 제1 인버터에서 반전된 신호를 노아조합하는 제2 노아게이트와; 상기 제1, 제2 노아게이트의 출력신호를 각각 반전하는 제2, 제3 인버터와; 상기 제1, 제2 쓰기제어신호를 입력받아 균등화신호를 출력하는 균등화제어부와; 상기 제1 쓰기제어신호를 반전하는 제4 인버터와; 상기 제1 쓰기제어신호와 제4 인버터의 출력 신호에 의해 상기 제2 인버터의 출력과 제3 인버터의 출력을 데이터 라인 균등화부로 인가 또는 차단하는 제1, 제2 전송게이트로 구성함을 특징으로 한다.
상기 균등화제어부는 입력되는 제1, 제2 쓰기제어신호를 낸드조합하는 낸드게이트와; 상기 낸드게이트의 출력을 반전하는 제5 인버터와; 상기 제5 인버터의 출력을 각각 반전하는 제6,7 인버터로 구성함을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 쓰기 복구회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 입력되는 제2 쓰기제어신호(WCDN) 및 입력데이터(DATA IN)를 노아조합하는 제1 노아게이트(NOR1)와; 상기 입력 데이터(DATA IN) 신호를 반전하는 제1 인버터(I1)와; 상기 제2 쓰기제어신호(WCDN)와 제1 인버터(I1)에서 반전된 신호를 노아조합하는 제2 노아게이트(NOR2)와; 상기 제1, 제2 노아게이트(NOR1, NOR2)의 출력신호를 각각 반전하는 제2, 제3 인버터(I2, I3)와; 입력되는 제1, 제2 쓰기제어신호(CWEN, WCDN)를 낸드조합하는 낸드게이트(NG1), 그 낸드게이트(NG1)의 출력을 반전하는 제5 인버터(I5) 및 그 제5 인버터(I5)의 출력을 각각 반전하는 제6, 제7 인버터(I6, I7)로 구성하여 비트라인 균등화신호(BLEQ-E) 및 데이터 라인 균등화신호(DLEQ-E)를 출력하는 균등화제어부(20)와; 상기 제1 쓰기제어신호(CWEN)를 반전하는 제4 인버터(I4)와; 상기 제1 쓰기제어신호(CWEN)와 제4 인버터(I4)에서 출력한 신호에 의해 상기 제2 인버터(I2)의 출력과 제3 인버터(I3)의 출력을 데이터 라인 균등화부(16)로 인가 또는 차단하는 제1, 제2 전송게이트(TG1, TG2)로 구성한다.
균등화제어부(20)에서 입력되는 제1, 제2 쓰기제어신호(CWEN, WCDN)를 낸드조합하여 균등화신호(BLEQ_E, DLEQ_B)를 출력하면 제2 비트라인 균등화부(15)와 데이터라인 균등화부(16)로 입력되고, 열선택부(14)에서 입력되는 열선택 신호(CS)에 의해 셀의 데이터를 어드레스에서 선택된 열(Column)만 센스앰프(sense-amp)로 전송하도록 하며, 상기 균등화제어부(20)의 제6 인버터(I6)의 출력(BLEQ_E)을 입력받은 제2 비트라인 균등화부(15)와 제7 인버터(I7)의 출력(DLEQ_E)을 입력받은 데이터라인 균등화부(16)는 제1, 제2 전송게이트(TG1, TG2)에서 제1 쓰기제어신호(CWEN)와 제4 인버터(I4)에서 출력한 신호에 의해 제2 인버터(I2)의 출력과 제3 인버터(I3)의 출력을 차단하면 이 때에 비트라인과 데이터라인을 균등화시킨다.
도3은 본 발명과 종래의 균등화 타이밍의 비교를 보인 파형도이고, 도4는 본 발명의 시뮬레이션 결과 파형도로서, 이에 도시한 바와 같이 쓰기 사이클 후, 바로 균등화제어부(20)에서 쓰기제어신호(CWEN, WCDN)에 의한 균등화신호(BLEQ_E, DLEQ_E)를 제2 비트라인 균등화부(15)와 데이터라인 균등화부(16)로 전송하므로, t1보다 t2가 더 빠르게 인에이블되어 비트라인과 데이터라인을 균등화시킴을 알 수 있다.
이상에서 설명한 바와 같이 본 발명 쓰기 복구회로는 쓰기 사이클 후, 바로 쓰기제어신호를 입력받아 비트라인 균등화 신호와 데이터 라인 균등화 신호의 펄스를 생성함으로써, 어드레스 천이 검출신호를 이용하는 종래보다 빠르게 비트라인과 데이터 라인을 균등화시키며, 또한 균등화를 어드레스 천이검출회로를 이용하지 않고 쓰기제어신호를 이용하여 수행함으로써, 소비전력이 감소하는 효과가 있다.

Claims (2)

  1. 입력되는 제2 쓰기제어신호 및 입력데이터(DATA IN)를 노아조합하는 제1 노아게이트와; 상기 입력 데이터(DATA IN) 신호를 반전하는 제1 인버터와; 상기 제2 쓰기제어신호와 제1 인버터의 출력신호를 노아조합하는 제2 노아게이트와; 상기 제1, 제2 노아게이트의 출력신호를 각각 반전하는 제2, 제3 인버터와; 상기 제1, 제2 쓰기제어신호를 입력받아 낸드조합하여 비트라인 및 데이터라인 균등화신호를 출력하는 균등화제어부와; 상기 제1 쓰기제어신호를 반전하는 제4 인버터와; 상기 제1 쓰기제어신호와 제4 인버터의 출력 신호에 의해 상기 제2 인버터의 출력과 제3 인버터의 출력을 데이터라인 균등화부로 인가 또는 차단하는 제1, 제2 전송게이트로 구성하여 된 것을 특징으로 하는 쓰기 복구회로.
  2. 제1항에 있어서, 상기 균등화제어부는 입력되는 제1, 제2 쓰기제어신호를 낸드조합하는 낸드게이트와; 상기 낸드게이트의 출력을 반전하는 제5 인버터와; 상기 제5 인버터의 출력을 각각 반전하여 비트라인 균등화신호 및 데이터라인 균등화신호로 출력하는 제6, 제7 인버터로 구성된 것을 특징으로 하는 쓰기 복구회로.
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* Cited by examiner, † Cited by third party
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KR900019011A (ko) * 1989-05-16 1990-12-22 김광호 반도체 메모리장치의 라이트 드라이버

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