TW407282B - Semiconductor memory device and its data processing method - Google Patents
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Description
-40-7 2B 2_ 五、發明說明（1) 發明之詳細說明 發明所屬技術領域 本發明係有關於一種半導體記憶器裝置，尤詳而言之， 係有關於一種具有1或2週後執行寫入動作之功能，在寫入 後讀出動作執行時寫入位址與讀出位址相同情形下，可使 輸入資料旁通之半導體記憶器裝置及其裝置之資料處理方 法。 _ 習知技銜 向來，可執行1或2週後寫入動作之半導體記憶器裝置在 寫入動作執行時於裝置内部僅延遲1或2週輸入自外部之寫 入位址，輸入位址解碼器，選擇字線及數元線，自寫入位 址輸入起僅延遲1或2週傳輸輸入自外部之資料輸入信號至 寫入装動器（writedriver)，款:行1或2週後寫入動作。亦 即，1或2週後寫入動作係半導體記憶器裝置輸入寫入位 i：止，自此寫入位址輸入起僅延遲1或2週後，輸入來自外部 之寫入資料，執行寫入動作者。 發明所欲解決之問題 習知半導體記憶器裝置固然有1或2週後寫入功能，却無 多種旁通功能。具體而言，習知半導體記憶器裝置在讀出 指令之2週前有寫入指令或於讀出指令之1或2週前有寫入 指令情形下，具有不保持寫入資料於記憶單元，通過資料 翰出缓衝输出部的旁通功能3惟其詳細電路構成並未公 開。又，習知半，導體記憶器裝置並無寫入指令後馬上有讀 出指令，其寫入位址與讀出位i相同情形的旁通功能。
五、發明說明（2) 本發明目的在於提供一種例如具有多種旁通功能，可執 行1週或2週後寫入動作之半導體記憶器裝置及其裝置之資 料處理方法。 用以解決問題之手段 為達成前述目的，本發明半導體記憶器裝置之特徵在於 具備複數記憶單元；寫入驅動器，傳輸輸入前述記憶單元 之資料，感測放大器’響應感測放大is信號’放大傳輸自 前述記憶胞之資料而將其輸出；資料輸入緩衝器，缓衝來 自外部之資料輸入信號而將其輸出；寫入位址保持裝置， 於1或2週後寫入時，僅延遲1或2週來自前述位址輸入缓衝 器之寫入位址而將其輸出；選擇··裝置，選擇輸出來自前述 位址輸入缓衝器之讀出位址與來自前述寫入位址保持裝置 僅延遲1週或2週之寫入位址；di:較裝置，比較來自前述位 址輸入緩衝器之讀出位址與來自前述寫入位址保持裝置僅 廷遲1週或2週之寫入位址。若相同，即產生第丨、第2比較 信號；旁通控制信號發生裝置，前述1週後寫入動作執行 時，翰入前述第1比較信號，產生旁通1。旁通12控制信 號，前述2週後寫入動作執行時，輸入前述第1、第2比較 信號，產生旁通0、旁通1、旁通2及旁通1 2控制信號；控 制信號發生裝置，前述1週後寫入動作執行時，產生第1、 第2控制信號，前述2週後寫入動作執行時，產生第1、第 2、第3控制信號；資料輸入保持裝置，響應前述第1控制 信號，傳翰僅延，遲前述1或2週而翰入之資料輸入信號，產 生第1 、第2 .、第3信號，響應前述第2控制信號，栓鎖前述
五、發明說明（3) 4〇72b2 第2信號，響應前述第3控制信號，拴鎖前述第3信號而傳 輸至前述寫入驅動器；資料輸出選擇裝置，響應前述旁通 0控制信號，輸出前述第1信號，響應前述旁通1及1 2控制 信號，輸出前述第2信號，響應前述旁通2及1 2控制信號， 輸出前述第3信號；資料輸出缓衝器，於1或2週後寫入旁 通動作執行時，響應資料輸出缓衝器控制信號，拴來自前 述資料輸出選擇裝置之資料，將其輸出至外部；以及感測 放大器暨資料輸出緩衝器控制信號發生裝置，產生前述感 測放大器禁止信號與控制前述資料輸出缓衝器之控制信 號。 為達到前述其他目的，本發明·半導體記憶器之資斜處理 方法係於具備複數記憶跑；傳翰'資料至前述前記憶草元之 寫入驅動器；響應感測放大器制信號放大傳翰自前述複 數記憶單元之資料而將其翰出之感測放大器；缓衝來自外 部之資料輸入信號而將其翰出之位址翰入緩衝n ;以及響 應資料輸出緩衝控制信號緩衝翰出自前述感測放大器之資 料而將其翰出之資料輸出缓衝器之半導體記憶器裝置之資 料處理方法中，特徵在於具備： 1週後寫入動作執行時，僅延遲1週翰出自前这位址輸入 緩衝器之寫入位址而將其输出，於讀出指令翰入時，比較 輸入之讀出位址與前述寫入位址，若其結果相同，即產生 旁通1及旁通12控制信號，於2週後寫入動作執行時，僅延 遲'2週輸出自前述位址翰入缓衝器之-寫入位址而拜其翰 出，於讀出指令輸入時，比較輸-入之讀出位址與前述1或2
-：_40^2-82-- 五、發明說明（4) 週前寫入位址，若其結杲相同，即產生旁通〇、旁通1、旁 通2及旁通1 2控制信號之步肆；以及 前述1週後寫入動作執行時，使輸入自前述輸入緩衝器 之資料輸入信號響應第1控制信號，產生第1、第2、第3信 號，響應第2控制信號，輸出前述第2信號至前述寫入驅動 器，響應前述旁通1及旁通1 2控制信號，輸出前述第2信號 至前述資料輸出緩衝器，於前述2週後寫入動作i行時， 使輸入自前述資料輸入緩衝器之資料輸入信號產生第1、 第2、第3信號，響應前述第2或第3控制信號，輸出前述第 2或第3信號至前述寫入驅動器，響應前述旁通〇控制信 號，輸出前述第1信號至前述資料輸出缓衝器，響應前述旁 通1及旁通1 2控制信號，輸出前述第2信號至前述資料輸出 缓衝器，響應前述2及旁通1 2控，制信號，輸出前述第3信號 至前述資料輸出缓衝器之步截者。 發明之實施形態 以下參考圖式說明本發明較佳之實施形態。 第1圖係顯示本發明合適實施形態之半導體記憶器裝置 之構成之方塊圖。此半導體記憶器裝置由記憶單元1 0 - 1， 1 0 - 2， ... 1 0 - n ;預充電及等化電路1 2 - 1， 1 2 - 2， ...1 2 - η ;列位i止解碼器丨4 ;行選擇開關丨6 - 1， 1 6 - 2， ...1 6 - η ;行位i止解碼器丨8 ;寫入驅動器2 0 ;感測放大器 2 2 ;資料翰出緩衝器2 4 ;資料輸入緩衝器2 6 ;位址輸入緩 衝器2 8 ;多工器3 0 ;暫存g 3 2 ;比較電路3 4、旁通加法器 i 3 6， 3 8 ;旁通控制信號發生電路4 0 ;資料輸入暫存器控制
五、發明說明（5) 電路42 ;資料輸入暫存器44 ;傳輸閘46， 48 ;以及栓鎖器 5 0所構成。 以下說明此半導體裝置之各部功能。 記憶10-1, 10-2，...10-n響應行選擇信號Yl，Y2,...
Yn，選擇字線選擇信號WL1, WL2, . . . WLn，輸入（寫入）數 元線對BL1，BL2, BL2B， ...BLn, BLnB之資料，或於數元 線對輸出（讀出）資料。預先充電及等化電路12-1， 12-2， ...1 2 η於讀出動作時將數元線對預先充電等化。 列位址解碼器1 4對列位址X解碼而產生字線選擇信號。 行選擇開關1 6-1， 16-2， ... 16-η響應行選擇信號，控制 數元線對與資料線對DL， DLB間之資料傳輸。行位址解碼 器1 8對行位址Υ解碼而產生行選擇信號。寫入驅動器2 0傳 輸輸入之資料於資料線對。士： 感測放大器2 2放大輸出傳輸於資料線對之資料。資料輸 出缓衝器24缓衝資料而產生輸出資料DOUT。資料輸出缓衝 器2 6緩衝輸入自外部之資料D I Ν。位址輸入缓衝器2 8響應 與時脈信號XCK同步產生之信號Κ I ΝΑ。缓衝輸入自外部之 位址XA i，輸出讀出位址RA及寫入位iiWA。 暫存器32響應信號K〖NA、Pwe，栓鎖位址輸入缓衝器28 之輸入信號，僅延遲其1週產生信號WA 1，響應信號Pwe， 自僅延遲1週產生信號W A 2。亦即，信號W A 1係響應信號 K I N A、P w e 1週管線化之信號，信號W A 2係響應信號P w e 2週 管線化之信號。且，信號Pw e藉寫入-時之寫入促成信號與 時旅信號產生。 —
_40 m2_ 五、發明說明（6) 藉此，1週後寫入時信號W A 1輸出至多元器3 0，2週後寫 入時信號WA 2輸出至多工器30。多工器30響應信號Prd輸岀 讀出位址RA，響應信號P we將輸出自暫存器32之寫入位址 輸出。信號P rd藉讀出時的讀出致能信號與時脈信號產 生。 比較電路3 4比較信號W A 1與讀出位址，若兩者相同即產 生S C H R 1信號，比較信號W A 2與讀出位址，兩者若相同即產 生信號SCHR2。旁通加法器36加算讀出信號SRD與信號 SCHR1 ，產生信號SPBO。旁通加法器38加算讀出信號SRD與 信號SCHR2，產生信號SBP1。旁通控制信號發生電路40固 響應寫入促成信號，產生旁通控·制信號ΒΡΟ，BP1，BP2, BP 1 2，惟1週後寫入動作執行時產生旁通1信號ΒΡ Γ，2週後 動作執行時產生對應旁通控帝U言號。亦即，旁通控制信號 發生電路40於旁通0動作執行時產生ΒΡ0，於旁通1動作執 行時產生BP1，BP12,於旁通2動作執行時產生BP2， BP12 = 資料輸入暫存器控制電路42翰入寫入成信號WE，產生控 制信號PDIN， PDINl，PDIN2。資料輸入暫存器控制電路42 為了執行1週後寫入動作，與寫入指令1週後的時脈信號同 步產生信號P D I N，於寫入指令1週後若有讀出指令即產生 信號P D I N 1。而且，為了進行2週後的寫入動作，於寫入指 令2週後與脈信號同步產生信號P D I N，於寫入指令1週後或 2週前若有讀出指令即產生信號PDIN1 ，於1週前與2週前若 同時有寫入指令即產生信號P D I N 2。- 資料翰入暫存器44響應信號PD1 N，傳輸資料輸入信號
---- 五、發明說明（7) DIN，輸出信號DRO, DR1, DR2之至資料輸出多工器52。傳 輸閘46響應信號PDIN1傳輸信號DR1。傳輸閘68響應信號 PDIN2傳輸信號DR2。栓鎖器50栓鎖傳輸閘46，48之輸出信 號，將其輸出至寫入驅動器20。 資料輸出多工器52響應旁通控制信號BPO, BP1， BP2， BP12，將信號DRO， DR1， DR2之一輸出至資料輸出缓衝器 24。 依照第1圖之構成，暫存器3 2、比較電路34、旁通加法 器3 6， 3 8及旁通控制信號發生電路4 0係用以產生旁通控制 信號之電路構成。資料輸入暫存器控制電路、資料輸入暫 存器44、傳輸間46， 48、栓鎖器_·50及資料輸出多工器52係 直接控制旁通動作之電路構成。 第2圖係本發明合適實施形態又半導體記憶器裝置之資 料輸入暫存器4 4之電路圖。此資料輸入暫存器4 4由反相器 62， 66， 70， 80、傳翰閘 60， 6 4, 6 8， 78 及栓鎖器 72， 74， 76，82 構成。 傳輸閘60, 68響應"低"位準信號PD IN分別傳輸資料輸入 信號DI N及信號DR1。栓鎖器72， 76分別栓鎖透過傳輸閘 6 4，7 8傳翰之信號。 就第2圖所示電路而言，於信號PD丨N之”低位準期間，資 料輸入信號D I N及拴鎖器74所保持之資料分別傳輸至傳輸 閘60， 68，於"高"位準期間，拴鎖器72， 76所保持之資料 以信號DR1， DR2翰出=亦即，第2圖-所示電路於旁通0，旁 通1，旁通2之功能執行時，將信·號DRO，DR1, DR2之一翰 ill
苐10頁 五、發明說明（8) 出至資枓輸出多工 旁通0功能係 b t / 之功能，旁通1 2 Γ入心令後有相同位址之讀出指令情形 入位址與最後这^係拍依序執行寫入、讀出、讀出，寫 依序執行寫入巧出位址相同情形之功能，旁通2功能係指 同情形之功能Υ寫入、讀出指令，開始寫入與讀出位址相 號^^^―傳輪信綱卜傳輸關響應信 之輸出信號/將=^=’栓鎖器50栓鎖傳輸閘46,48 蝓入暫在^z 、，'輸出至寫入驅動器20。亦即，輸入資料 :◦係進行二以：：^’州之傳輸閘仏似栓鎖器 1 Η及z過俊寫入動作之電路。 第3圖係本發明合適實施形態之半導體記哭 料輸出緩衝器電路圖。此資料扁出緩衝器24由阀仍電晶體 90， 92’ 94’ 1〇8， 110， 116、NM0S 電晶體 96， 98， 100， 102， U2， 118、反相器104， 1〇6， 120， 122， 124， 126, 134， 138、MOR閉（反或閘）128， 130以及DAND閘（反及 問）1 3 2， 1 3 6構成。 由 PMOS 電晶體90， 92， 94 及 NMOS 電晶體96， 98， 100， 1 0 2所構成之允許電路於寫入動作執行時由於促成信號 KDPRECB為"低”位準，故PMOS電晶體9〇切斷，NMOS電晶體 1 0 0， 1 0 2切斷’使資料線對D T A，D Τ Α β成為11低'’位而维持資 斜信號DTA，DTAB =另一方面，於讀出動作執行時，南於促 成信號KDPRECB今"低’’位準’故PMOS*電晶體9〇切斷，.nmos 電晶體100, 102切斷’感測放大··器輸入信號SAS， SASB分
五、發明1¾明（9) •… —--~ - 別傳輸於資料線對DTA，DTAB。 反相器 104， 1〇6、PMOS 電晶體 108， 11〇， 114， U6、 NMOS電晶112， 1 18以及栓鎖器120， 122所構成之電路在寫 入動作執行時由於資料線對DTA，DTAB之資料全部為”低厂 位準’故P Μ 0 S電晶體1 1 〇， π 6及N Μ 0 S電晶體1 1 2， 1 1 8全部 切斷^於資料線對DTBB， DTB上維持栓鎖器12〇，’ 122所"检1 鎖之資料。另一方面，讀出動作進行時，讀出動作執行 時’分別反轉資料線對DTA，DTAB上所傳輸之資，將^傳輸 於資料線對DTAA，DTB。 〃 反相益1 24， 1 26及NOR閘1 28， 1 30所構之電路與時脈信 號XCK同步，藉由信號kd ΑΤΑ分別反轉傳輪於資料線對 DTBB， DTB之資料，將其翰出於資料線對DTC， DTCfi。亦 即，此電路於信號〇ΑΤΑ自”低^雇準轉移至高,，位準時， 分別反轉傳輸於資料線上（DTBB，DTB)之資料，將其傳翰 於資料線對DTC， DTCB。 八 " 由ΝΑ ND閘1 3 2, 1 3 6及反相器1 3 4, 1 3 8所構成之電路響應翰 出成信號0Ε，分別以傳輸於資料線對DTC，DTCB之信號為 資料輸出信號DOU, D0D而將其輸出。 15 1 第3圖所示資料翰出緩衝器2 4係本發明合適實跑形態之 半導禮記德器裝置之可進行1或2週後寫入旁通動作之電路 構成。 第4圖係本發明合適實施形態之半導體記憶器裝置之資 料輸出多工器5 2電路圖’其由反相.器丨4 0 , 1 4 4， 1 4 8， 150， 152，.. 156， 160， 162， 166' 傳翰閘142， 146 154
第12頁 ----- 五'發明說明（10) 1 64以及N’OR閘1 58構成。 傳輸閘142， 1 46分別響應旁通控制信號BP1, BP2而分別 傳輸信號DR1，DR2。拴鎖器148， 150栓鎖傳輸閘142, 146 之輪出信號。傳輸閘1 54響應旁通控制信號BP1 2，傳輸構 成拴鎖器之反相器150之翰出信號。反相器156反轉旁通控 制信號ΒΡ0。NOR閘1 58反轉反相器1 56之輸出信號與信號 KDATA之邏輯和而以信號KBYP0輸出。亦即，信號KBYP0允 許旁通控制信號ΒΡ0，在信號KDATA為”低"位準情形下變成 M高"位準，亦即變成允許狀態。 反相器1 60反轉信號DR0傳輸閘1 64響應信號KBYP0，將反 相器1 6 0之輸出信號傳輸於資料線DTB，反相器1 66反轉傳 輸於資料線DTB之信號，將其傳翰於資料線DTBB。
第5圖係本發明較佳實施形n _之半導體記憶器裝置之產 生感測放大器促成信號SAEN及資料翰出緩衝器促成信號 KDPRECB之電路之電路圖。此電路由nor閘no， 184、NAND 閘182， 190、PMOS 電晶體 172， 1 74, 1 7 6、NMOS 電晶體 1 7 8， 1 8 0 以及反相器 1 8 6， 1 8 8， 1 9 2， 1 9 4 構成。 若有讀出指令，由於允許感測放大器，故產生促成信號 SAENP °N0R閘丨70演算來自資料線對DTA, DTAB之信號邏輯 和之反轉結杲。亦即’資料線對D T A， D T A B之全部資料若 為"低”位準，即產生"高”位準信號。 NM0S電晶體1 7 8, 1 8 0響應"高”位準之促成信號SAENP與 i\0R間1 70之翰出信號予以切斷，使.P4丨0S電晶體1 78之汲極 成為M低"位準。此時轉而執行產-生用來允許感測放大器22
苐13頁 五、發明說明（11) 及資料輸出缓衝器24之信號之動作。 。此時’ NAND閘1 8 2使”低’位準信號與”高”位準信號非邏 ，相乘而產生南位準信號。N〇I^]184及反相器186， ι88 彳應信號SBPO， SBP12，其全部信號若為„低,，位準，即產 生"高"位準信號，即使其—為"高”位準，亦產生"低„位準 Μ。亦即，此構成於執行旁通動作時用來禁止感測放大 器及資料輸出緩衝器之動作。 NAND閘190及反相器190演算NAND閘丨82之輸出信號鱼反 相器188之輸^出信號之邏輯積，二信號若同時為"高"位 準，即產生高位準之感測放大器促成信號SAEN，即使其— 為低位準，亦產生"低"位準信 '.號。亦即，若N A N D間1 8 2 及反相器1 88之全部輸出信號為”高”位準，即產生."高,，位 準之感測放大器促成信號SAELv產生”低，位準之資=翰出, 缓衝器允許信號K DP RE CB ’允許感測放大器22及資料輪出 缓衝器2 4之動作。且由於有旁通功能’故反相器丨8 8之輪 出信號為11低"位準，N A N D閘1 9 0即產生”低11位準之感刻放 大器促成信號及'’高"位準之資料輸出缓衝器促成信號 Κ Ο P R E C B ’禁止感測大器2 2之動作。 以下參照第6圖之時序圖說明本發明合適實施形態之半 導體記憶器裝置之資料處理方法^ 1週後之寫入旁通動作係指寫入指令後發生讀出指令， 在此時讀出位址與1週前寫入位址相同情形下所執行之動 作。旁通動作執行時，感測放大器24之動作被禁止。 若於第1,週期翰入寫入指令’位址輸入緩衝器2 8即緩衝
苐14頁 -407^82- 五、發明說明（12) 寫入位址A1而將其輸出。暫存器32栓鎖寫入位址A1。若於 第2週期輸入讀出指令，位址輸入缓衝器2 8即缓衝讀出位 址而將其輸出。比較電路34由於暫存器32之輸出信號\ΪΑ1 之寫入位址與讀出信址相同，故產生信號SC HR 1。 旁通加法器36響應信號SRD，加算信號SCHR1而產生旁通 信號SBP0。旁通控制信號發生電路40於1週後寫入動作執 行時，輸入旁通信號，產生旁通信號BP1，BP12。 資料輸入缓衝器26於第1週期之"低”位準期間將輸入之 資料輸入信號D I N輸出至輸入暫存器4 4。資料輸入暫存器 44響應信號PDIN，產生信號DR1。資料輸出多工器52響應 旁通信號BP1， BP1 2，將信號DR1.輸出至資料翰出缓衝器24 之栓鎖器。資料翰出缓衝器24響應信號KDATA, 0E，以栓 鎖器所栓鎖之信號為資料翰出d言號DOUT，將其翰出。 亦即，1週後執行寫入旁通動作時，旁通控制信號發生 電路4 0在寫入後讀出指令時與寫入位址相同之讀出位址若 輸入，即產生旁通1信號，信號P D I .N於寫入指令1週後與時 脈信號同步允許，信號PDIN1於寫入指令1週後若有讀出指 令即允許。 又，1週後執行寫入動作時，暫存器3 2僅延遲位址輸入 缓衝器28之輸出信號1週而輸出至多工器30，資料輸入暫 存器44響應信號PDIN，使翰入自資料翰入緩衝器26之僅廷 遲1週之資料輸入信號D I N產生信號D R 1。傳輸閘4 6響應信 號P D I N 1 ，於检鎖器5 0栓鎖信號D R 1. ^將检鎖器5 0所栓鎖之 信號翰出至寫入裝動器2 0 :依此'執行1週後寫入指令。
第15頁 五、發明說明（13) 407282 第7圖係說明本發明較佳實施形態之半導體記憶器裝置2 週後寫入動作之動作時序圖。 2週後寫入旁通動作係指讀出位址與1週前之寫入位址相 同或讀出位址與2週前之寫入位址相同情形下所執行之動 作。旁通動作執行時，感測放大器2 2之動作被禁止。 首先說明旁通0動作執行情形。 於第1週期若輸入寫入指令，即響應"高"位準〃時脈信號 X C K，將寫入位址A 0輸入位址輸入缓衝器2 8。位址輸入缓 衝器28將缓衝之寫入位址A0輸出至暫存器32，暫存器32響 應信號Pwe，栓鎖位址缓衝器2 8之輸出信號，產生信號
Ml 〇 若於第2週期輸入讀出指令，即響應"高"位準時脈信號 X C K，翰入與寫入位址相同之讀：出位址A 0。如此，比較電 路3 4即比較暫存器3 2之輸出信號W A 1之位址A 0與輸入之讀 出位址A 0，產生信號S C H R 1。此信號S C H R 1係為執行旁通而 產生之信號。 旁通加法器3 6在加算S C H R 1與讀出信號而有讀出指令時 產生"高"位準信號S Β Ρ 0。旁通控制信號發生電路4 0翰入信 號S Β Ρ 0產生旁通0信號Β Ρ 0 3此時，不傳輸資料輸入信號 D I Ν至寫入驅動器2 0，可透過資料輸出多工器5 2及資料翰 出缓衝器2 4將其翰出主外部。因此，為了執行此動作，自 指令起2週後響應"低"位準之控制信號PDIN，以信號DR0翰 出貢料輸入信號D I Ν。 _ - 此信號輸出至資料輸出多工器5 2 ，資料輸出多工器5 2響
五、發明說明（14) 4〇以82 應旁通信號BPO及信號KDATA，透過第4圖所示傳輸閘1 64， 將信號DRO傳輸至第3圖所示之栓鎖器120， 122。於第7圖 中以信號DLAT-RO表示此信號。傳輸至栓鎖器之資料響應 信號KDATA及輸出促成信號OE，產生輸出信號RO。 其次說明執行旁通1動作情形。 若於第4週期輸入寫入指令，即響應"高”位準之時脈信 號XCK，將寫入位址A1輸入位址輸入缓衝器28。―位址輸入 缓衝器28將缓衝之寫入位址A1輸出至暫存器32，暫存器32 響應信號P w e，栓鎖位址緩衝器2 8之輸出信號，產生信號 WA1。 且若於第5週期輸入讀出指令·，即響應”高”位準之時脈 信號，輸入讀出位址A2。如此，比較電路34即比較暫存器 3 2之輸出信號W A 1之位址AO與瀚__入之讀出位址，結果因兩 者不同，故不產生信號SCHR 1。 且若於第6週期翰入讀出指令，即響應"高"位準之時脈 信號X C K ’輸入讀出位址A 1，此時輸入寫入位Jut A 1之貢料 D1。比較電路34比較暫存器32之輸出信號WA1之位址A 1與 讀出位址A1 ，由於其結果相同，故產生信號SCHR1。旁通 加法器36響應信號SRD，產生信號SBPO。 旁通加法器36響應信號SRD，產生信號SBPO。旁通加法 器3 6在顯示信號S C H R 1的全部數元相同之信號情形下，產 生信號SBPO。 旁通控制信號發生電路40若顯示娌制信號WC為旁通1 ， 即產生旁通1 ，信號BP 1， BP 1 2控制信號WC係為區別旁
第Γ7頁 五 407282 發明說明（15) 通。與旁^動作絮屋生之信號，讀出指令前若有寫入指 令’旁通控j信號發生電路4〇即產生旁通〇信倾〇 ,讀出 指令前若有項出指令，旁通控 ' 別信號ΒΠ，BP12。 ^現發生電路40即產生旁 資料輸二缓衝器26缓衝資制，將 44。資料輸亡暫存器44響應信號pDlN，產生信予 DR1， DR2。資料輸出多工器52傳势 。w得翰传說DR1 ’將其栓鎖於 第3圖所不之貝捅出緩衝器24之栓鎖器⑻ 緩yet綱TA, QE，產生資料輪出信^ 其-人就万通2動作之執行加以說明。 若於第3週期若寫入指令，即響應”高"位準之時脈信號 ΚΚ ’將寫入位址A2翰入位址輸入緩衝器28。位址輸入缓 衝器28將緩衝之寫入位址A2 i出-至暫存器32。塹存器32響 應信號Pwe，將翰出信號栓鎖於位址輸入緩衝哭。 且若於第4週期輸入寫入指令’即響應"高"位準之時脈 信號xck ’輸入寫入位址A1。如此，即暫存器32 库信 號he ’检鎖位址輸人緩衝器28之輸出信號。寫人^心2 之貧D2以此週期之”低"位準輸入資料翰入缓衝器26 : 若於第5週期翰入讀出指♦，即響應,，高,，位準之時狄作 號XCK，輸入讀出位址Ai 。如此暫存器32即響應信號^， 以輸出信號WA!， WA2產生寫入位址M， A2。比較電路“比 較信號WA1， WA2，結果由於信號WA2與讀出位址λ2相同， 故產生传荒SCHR 2。旁迺加法器3 8 #應信號SRD，產生信號 SBP1 。 .. - 一
第18頁 -4OT282- 五'發明說明（16) ' 旁通加法器38響應信號S*R'D，產生信號SBP1。旁通控制 信號發生電路40輸入信號SBP1，產生旁通2信號BP2， BP 1 2。資料輸入暫存器4 4自資料缓衝器2 6輸入寫入資料 D2，產生信號DRO， DR1， DR2。資料輸出多工器52響應旁 通2控制信號BP2，BP12栓鎖信號DR2於資料輸出缓衝器 24。資料輸出緩衝24響應信號KD ΑΤΑ， OE，產生資料翰出 信號R 2。 " 亦即，執行2週後寫入旁通動作時，為了執行旁通0動 作，旁通控制信號發生電路40產生信號ΒΡΟ，為了旁通1動 作，產生信號ΒΡ1， ΒΡ12，為了執行旁通2動作，產生信號 ΒΡ2，β Ρ 1 2。旁通1 2控制信號係·旁通1控制信號或旁通2控 制信號產生時一起產生的信號。 且執行2週後寫入功能時，暫，存器3 2僅延遲位址輸入缓 衝器2 8之輸出信號2週而翰出至多工器3 0，資料翰入暫存 器44響應信號PD I Ν，以輸入自資料輸入缓衝器2 6僅延遲2 週之資料輸入信號DI.N為信號DRO， DR1， DR2而將其翰出。 傳輸問48響應信號PDIN2，將信號DR2栓鎖於栓鎖50。栓鎖 器5 0將栓鎖之信號輸出至寫入驅動器。依此執行2週後寫 入動作。 上述本發明合適實施形態之半導體記憶器裝置及其裝置 之資料處理方法以數元單位處理資料。 因此，根梦本發明合適實施形態之半導體記憶器裝置及 其裝置之資料處/理方法，可執行1週後之寫入動作，1 週後之寫入旁通1動作，以及2週"後寫入旁通0， 1, 2動
第19頁 五、發明說明（π) 407282 作。 特別是，本發明合適實施形態之半導體記憶器裝置及其 裝置之資料處理方法係2週後之寫入旁通動作，追加新穎 旁通0及旁通1或其二功能之一者。 發明效杲 根據以上說明之本發明半導體記憶器裝置及其裝置之資 料處理方法，具有1週後寫入功能以及2週後寫入功能，於 藉此功能執行寫入後讀出指令時，在讀出位址與1週或2週 前之寫入位址相同情形下，可執行多種旁通寫入功能。 圖式之簡單說明 第1圖係顯示本發明合適實施形態之半導體記憶器裝置 之構成之方塊圖。 第2圖係顯示第1圖所示裝置#資料輸入暫存器構成之電 路圖。 第3圖係顯示第1圖所示裝置之資料輸出緩衝器構成之電 路圖。 第4圖係顯示第1圖所示資輸出缓衝器構成之電路圖。 第5圖係第1圖所示感測放大器及資料輸出缓衝器促成信 號之電路之電路圖。 第6圖係用以說明第1圖所示裝置中1週後寫入旁通動作 之動作時序圖3 第7圖係用以說明第1圖所示裝置之2週後寫入旁通動作 之動作時序圖3 - 符號說明： '
第20頁 五、發明說明（18) 40^282 12 - 1，12 - 2，. ..1 2 - η 預通電及等化電路 16 -1，16-2，. ..16-η 行選擇開關 14 列位址解碼 18 列位址解碼器 20 寫入驅動器 22 感測放大器 24 資料·輸出缓衝器 26 資料輸入缓衝器 28 位址輸入缓衝器 30 多工器 32 暫存器 34 比較電路 36，38 旁逼。加法器 40 旁通控制信號發生 電路 42 資料輸入暫存器控 制電路 44 資料翰入暫存器 46 傳輸閘 48 傳輸閘 50 拴鎖器 52 資料輸出多工器
第21頁
Claims (1)
- 六、申請專利範圍 1. 一種半導體記憶器裝置，其特徵在於具備： 複數個記憶單元； 寫入葜動器，傳送輸入前述記憶單元之資料； 感測放大器，響應感測放大器控制信號，放大傳送自 前述記憶單元之資料； 資料輸入缓衝器，緩衝來自外部之資料輸入信號並將 其輸出； 位址輸入缓衝器，緩衝來自外部之位址輸入信號並將 其輸出； 寫入位址保持裝置，1或2週後寫入時，僅延遲1或2週 來自前述位址輸入緩衝器之寫入·位址而將其輸出； 輸出選擇裝置，選擇來自前述位址輸入缓衝器之讀由 位址以及來自前述寫入位址保>持裝置之僅延遲1或2週之寫 入位址； 比較裝置，比較來自前述位址輸入缓衝器之讀出位垃 以及來自前述寫入位址保持裝置之延遲1或2週之寫入位 址，若其結果相同，即產生第1 、第2比較信號； 旁通控制信號發生裝置，前述1週後寫入動作執行 時，翰入前述第1比較信號，產生旁通0控制信號，前述2 週後執行寫入動作時，翰入前述第1 、第2比較信號，產生 旁通0、旁通1、旁通2及旁通12控制信號； 控制信號發生裝置，前述1週後寫入動作執行時，產 生第1 、第2控制信號，前述2週後寫·入動作執行時，產生 第1、第2 ·、第3控制信號； - | _____ 1 丨 第22頁 六、申請專利範圍 資料輸入保持裝置，響應前述第1控制信號，僅延遲前 述第1或第2週，傳入輸入之資料輸入信號，產生第1、第 2、第3信號，響應前述第2控制信號，栓鎖前述第2信號， 響應前述第3控制信號，栓鎖前述第3信號，傳翰至前述寫 入驅動器； 資料輸出選擇裝置，響應前述旁通0控制信號，輸出前 述第1信號，響應前述旁通1及1 2控制信號，輸出前述第2 信號，響應前述旁通2及1 2控制信號，輸出前述第3信號； 資料輸出缓衝器，於丨或2週後寫入動作執行時，響應 資料翰出缓衝控制信號，栓鎖來_前述資料輸出選擇裝置 之資料；以及 感測放大器暨資料輸出缓衝器控制信號發生裝置，產 生前述放大器及前述資料輸出>缓衝器控制用控制信號。 2. 如申請專利範圍第1項之半導體記憶器裝置，其中前 述控制信號發生裝置於寫入指令起1週後與時脈信號同步 產生前述第1控制信號，丨週前若有寫入指令即產生第2控 制信號，於前述2週後寫入動作執行時，在寫入指令起2週 後與前述時脈信號同步產生前述第1控制信號，在讀出指 令前1及2週前若有讀出指令即產生前述第2控制信號1在 讀出指令前1及2週前若同時有寫入指令即產生前述第3控 制信號。 3. 如申請專利範圍第1項之半導體記憶器裝置，其中前 迷寊料輸入保持裝置具借： -- 第1傳扁裝置，響應前述第Γ控制信號，傳翰來自前述第23頁 六、申請專利範圍 資料輸入缓衝器之資料輸入信號； 第1拴鎖器，栓鎖前述第1傳輸裝置之翰出信號，產生 前述第1信號； 第2傳輸裝置，響應前述反轉之第1控制信號，傳輸前 述第1信號； 第2栓鎖器，拴鎖前述第2傳輸裝置之輸出信號，產生 前述第2信號；y " 第3傳輸裝置，響應前述第1控制信號，傳翰前述第2 信號； 第3栓鎖器，栓鎖前述第3傳輸裝置之輸出信號； 第4傳輸裝置，響應前述反轉之第1控制信號，傳輸前 述第3栓鎖器之輸出信號； 第4栓鎖器，栓鎖前述第t傳輸裝置之輸出信號，產生 第3信號.； 第5傳輸裝置，響應前述第2控制信號，傳翰前述第2 信號； 第6傳輸裝置，響應前述第3控制信號，傳輸前述第3 信號；以及 第5栓鎖器，栓鎖來自前述第5或第6傳輸裝置之信 號。 4.如申請專利範圍第1項之半導體記憶器裝置，其中前 述資料翰出缓衝器具備： 資料輸出緩/衝器允許裝置，響應前述資料翰出缓衝器 控制信號」相對於第1輸出資料輸出前述感測放大器翰出 A 第24頁 40T2BS 々、申請專利範圍 信號； 反轉及拴鎖裝置，將輸出自前述資料輸出缓衝器允許 裝置之第1輸出資料對反轉栓鎖，輸出至第2輸出資料對； 以及 資料輸出裝置，反轉前述反轉及栓鎖裝置之輸出信 號，產生最終資料輸出信號對。 5.如申請專利範圍第1或4項之半導體記憶器裝置，其中 前述資料輸出選擇裝置具備： 第7傳輸裝置，響應前述旁通1控制信號，傳輸前述第 2信號； 第8傳輸裝置，響應前述旁通2控制信號，傳輸前述第 3信號； 第6栓鎖器，栓鎖前述第仫、/第8傳輸裝置之輸出信 第9傳輸裝置，響應前述旁通1 2控制信號，傳輸前述 第6栓鎖器栓鎖反轉之信號至前述資料輸出缓衝器之第2輸 出資料對；以及 第1 0傳翰裝置，響應相當於前述旁通0控制信號之反 轉信號與前述時脈信號之邏輯和之反轉之信號，傳翰前述 第1信號反轉之信號至前述資料輸出緩衝器之第2輸出資料 對。 6.如申請夢利範圍第1或4項之半導體記憶器裝置，其中 前述感測放大器/及資料輪出缓衝器控制信號發生裝置具 備： 。 …第25頁 六、申請專利範圍 第1反轉邏輯和裝置，演算來自前述資料輸出緩衝器 之第1輸出資對之信號邏輯和之反轉； 感測放大器允許裝置，響應感測放大器促成信號及前 述第1反轉邏輯和裝置之輸出信號，傳送"低''位準信號， 響應前述第1反轉邏輯和裝置之輸出信號或前述感測放大 器致能信號，傳送"高"位準信號； 反轉裝置，反轉前述感測放大器致能裝置之輸出信 號； 第2反轉邏輯和裝置，演算前述旁通〇與旁通1 2控制信 號邏輯和之反轉； 感測放大器控制信號發生裝_置，藉前述反轉裝置與第 2反轉邏輯和裝置之翰出信號邏輯積控制前述感測放大 器；以及 > _ 資料輸出缓衝器控制信號發生裝置，藉前述感測放大 器控制信號之反轉控制前述資料輸出缓衝器。 7. —種半導體記憶器裝置，其係具備： 複數個記憶單元； 寫入驅動器，傳送資料於前述記憶單元； 感測放大器，響應感測放大器控制信號，放大傳輸自 前述記憶器之資料； 輸入缓筒器，鼓衝來自外部之貢#4翰入信號而蔣其输 出： . 位址翰入缓衝器，缓衝來.自外部之位址輪入信號而將 其輸出；以及 …第26頁 40T^82 六、申請專利範圍 資料輸出缓衝器，響應資料輸出缓衝器控制信號，缓 衝輸出自前述感測放大器之資料而將其輸出者；其特徵在 於具備： 旁通控制信號發生裝置，於1週後寫入動作執行 時，僅延遲1週輸出自前述位址輸入缓衝器之寫入位址而 將其輸出，讀出指令輸入時，比較輸入的讀出位址與前述 寫入位址，其結果若相同，即產生旁通1及旁逐12控制信 號，2週後寫入動作執行時，僅延遲2週輸出自前述位址輸 入緩衝器之寫入位址而將其輸出，讀出指令輸入時，比較 翰入之讀出位址與前述1或2週前之寫入位址，其結杲若相 同，即產生旁通0、旁通1、旁通·2及旁通1 2控制信號； 旁通控制裝置，前述1週後寫入動作執行時，使翰 入自前述資料输入缓衝器之資>轉輸入信號響應第1控制信 號，產生第1 、第2及第3信號，響應第2控制信號，翰出前 述第2信號至前述寫入缓衝器，響應前述旁通1及旁通1 2控 制信號，輸出前述第2信號至前述資料輸出缓衝器，前述2 週後寫入動作執行時，使翰入自前述資料輸入缓衝II之f 料輸入信號響應前述第1控制信號，產生前述第1、第2及 第3信號，響應前述第2或第3控制信號，翰出前述第2或第 3信號至前述寫入驅動器，響應前述旁通0控制信號，輸岀 前述第1信號至前述資料翰出缓衝器，響應前述旁通1及旁 通12控制信號，翰出前述第2信號至前述資料翰出缓衝 器，響應前述旁通2及旁通12控制仡號，输出前述第3信號 至前述資料翰出缓衝器。 …第27頁 六、申請專利範圍 407282 8. 如申請專利範圍第7項之半導體記憶器裝置，其中前 述旁通控制信號發生裝置具備： 寫入位址保持裝置，前述1或2週後寫入時，僅延遲1 或2週來自前述位址輸入缓衝器之寫入位址而將其輸出； 選擇裝置，選擇輸出來自前述位址輸入緩衝器之讀出 位址以及來自前述寫入位址保持裝置之僅延遲1或2週之寫 入位址； 比較裝置，比較來自前述位址輸入缓衝器之讀出位址 與來自前述寫入位址保持裝置之僅延遲1或2週之寫入位 址，若其結杲相同，即產生第1及第2比較信號；以及 旁通控制信號產生裝置，前述1週後寫入動作執行 時，輸入前述第1比較信號，產生旁通0控制信號，前述2 週後寫入動作執行時，輸入煎^述第1 、第2比較信號，產生 旁通0、旁通1、旁通2及旁通1 2控制信號。 9. 如申請專利範圍第7項之半導體記憶器裝置，其中前 述旁通控制裝置具備： 控制信號發生裝置，前述1週後寫入動作執行時，產 生前述第1及第2控制信號，前述2週後寫入動作執行時， 產生前述第1 、第2、第3控制信號； 資料翰入保持裝置，響應前述第1控制信號，傳翰前述 僅延遲第1或第2週而輸入之資料輸入信號，產生第1、2、 3信號，響應前述第2控制信號，拴鎖前述第2信號，響應 前述第3控制信號，栓鎖前述第3信4虎而傳送至前述寫入.IS 動器； .. …第28頁 六、申請專利範圍 資料輸出選擇裝置，響應前述旁通〇控制信號，輸出 前述第1信號，響應前述旁通1及12控制信號，翰出前述第 2信號，響應前述旁通2及1 2控制信號，輸出前述第3信 號；以及 感測放大器及資料輸出缓衝器控制信號發生裝置，產 生前述感測放大器及前述資料輸出緩衝器控制用控制信 號。 1 0 ·如申請專利範圍第9項之半導體記憶器裝置，其中前 述控制信號發生裝置於寫入指令起1週後與時脈信號同步 產生前述第1控制信號，於1週前若有寫入指令即產生前述 第2控制信號，於前述2週後寫入動作執行時，在寫入指令 起2週後，與前述時脈信號同步產生前述第1控制信號，於 讀出指令之1或2週前若有讀出β指令即產生前述第2控制信 號，於讀出指令之1或2週前若同時有寫入指令即產生前述 第3控制信號。 1 1.如申請專利範圍第8項之半導體記憶器裝置，其中前 述貢料輪入保持裝置具備： 第1傳輸裝置，響應前述第1控制信號，傳輸來自前述 貢料輸入緩衝§5之貧料輸入信號， 第1栓鎖器，拴鎖前述第1傳輸裝置之輸出信號，產生 前述第1信號； 第2傳輸裝置，響應前述反轉之第1控制信號，傳輸前 述第1信號； _ - 第2栓.鎖器，栓鎖前述第2傳…輸裝置之輸出信號，產生第29頁 _407282_ 六、申請專利範圍 前述第2信號； 第3傳輸裝置，響應前述第1控制信號，傳輸前述第2 信號； 第3栓鎖器，栓鎖前述第3傳輸裝置之輸出信號； 第4傳輸裝置，響應前述反轉之第1控制信號，傳輸前 述第3栓鎖器之輸出信號； 第4栓鎖器，栓鎖前述第4傳輸裝置之輸出信號，產生 第3信號； 第5傳輸裝置，響應前述第2控制信號，傳翰前述第2 信號； 第6傳輸裝置，響應前述第3控制信號，傳輸前述第3 信號；以及 第5拴鎖器，栓鎖來自前逑/第5或第6傳輸裝置之信 號。 1 2.如申請專利範圍第7項之半導體記憶器裝置，其中前 述資料輸出緩衝器具備： 資料輸出缓衝器允許裝置，響應前述資料翰出缓衝器 控制信號，輸出前述感測放大器輸出信號於第1輸出資料 對； 反轉及栓鎖裝置，反轉拴鎖輸出自前述資料輸出緩衝 器致能裝置之第1翰出資料對而翰出於第2翰出資料對；以 及 資料翰出裝置，反轉前述反轉及拴鎖裝置之輸出信 號，產生最终資料輸出信號對。#第30頁 _407282__ 六、申請專利範团 ' 1 3.如申請專利範圍第7項之半導體記憶器裝置，其中前 述資料輸出選擇裝置具備： 第7傳輸裝置，響應前述旁通1控制信號，傳輸前述第 2信號； 第8傳輸裝置，響應前述旁通2控制信號，傳輸前述第 3信號； . 第6栓鎖器，拴鎖前述第7及第8傳輸裝置之翰出信 號； 第9傳輸裝置，響應前述旁通1 2控制信號，傳翰前述 第6栓鎖器所栓鎖反轉之信號於前述資料輸出緩衝器之第2 翰出資料對；以及 第1 0傳輸裝置，響應相當於前述旁通0控制信號之反 轉信號與前述時脈信號之邏之反轉之信號，將前述第 1信號反轉之信號傳翰至前述資料輸出缓衝器之第2翰出資 料對。 1 4.如申請專利範圍第9或丨2項之半導體記憶器裝置，其 中前述感測放大器及資料翰出緩衝器控制信號發生裝置具 備： 第1反轉邏輯和裝置，演算來自前述資料輸岀緩衝器 之第1輸出資料對之信號之邏輯和之反轉； 感測放大器允許裝置，響應感測放大器控制信號及前 述第1反轉邏輯和裝置之輸出信號，傳輸"低”位準信號' 響應前述第1反轉邏輯和裝置之翰I信號或前述感測放大 器控制信號，傳翰"高π位準信號7_ ;第31頁 -40?&82- 六、申請專利範圍 反轉裝置，反轉前述感測放大器允許裝置之輸出信 號； 第2反轉邏輯和裝置，演算前述旁通〇及旁通1 2控制信 號之邏輯和之反轉； 感測放大器控制信號發生裝置，演算前述反轉裝置及 第2反轉邏輯和裝置之輸出信號，產生前述感測放大器控 制信號；以及 - 資料輸出缓衝器控制信號發生裝置，反轉前述感測放 大器控制信號，產生前述資料輸出緩衝器控制信號。 15. —種半導體記憶器裝置之資料處理方法，其係具備 以下部件之半導體記憶器裝置之資料處理方法： 複數記憶單元； 感測放大器，響應感測放^太器控制信號，放大傳翰自 前述複數記憶單元之資料； 位址輸入緩衝器，缓衝來自外部之資料輸入信號而將 其輸出；以及 資料輸出缓衝器，響應資料輸出控制信號，緩衝輸出 自前述感測放大器之資料而將其翰出，特徵在於具備以下 步驃： 1週後寫入動作執行時，僅延遲1週輸出自前述位址 翰入緩衝器之寫入位址而將其輸出，讀出指令輸入時，比 較輸入之讀出位址與前述寫入位址，若其結果相同，即產 生旁通1及旁通Γ2控制信號，2 ,遇後名入動作時，僅廷遲2 週翰出自前述位址輸入緩衝器之…寫入位址而將其輸出，讀第32頁 六、申請專利範圍 40^262 出指令輸入時，比較輸入之讀出位址與前述1或2週前之寫 入位址，其結果若相同，即產生旁通〇、旁通1、旁通2及 旁通12控制信號之步驟；以及 前述1週後寫入動作執行時，使自前述資料輸入缓 衝器輸入之資料輸入信號響應第1控制信號，產生第1、第 2、第3信號，響應第2控制信號，輸出前述第2信號至前述 寫入驅動器，前述2週後寫入動作執行時，使輸·入自前述 資料輸入緩衝器之資料輸入信號響應前述第1控制信號， 產生第1、第2、第3信號，響應第2控制信號，翰出前述第 2信號至前述寫入驅動器，響應前述旁通1及旁通1 2控制信 號，輸出前述第2信號至前述資料輸出緩衝器，前述2週後 寫入動作執行時，使翰入自前述資料翰入緩衝器之資料翰 入信號響應前述第1控制信號ά :產生第1 、第2、第3信號， 響應前述第2或苐3控制信號，輸出前述第2或第3信號至前 述寫入.驅動器，響應前述旁通0控制信號，輸出前述第1信 號至前述資料輸出緩衝器，響應前述旁通1及旁通12控制 信號，翰出前述第2信號至前述資料輸出緩衝器，響應前 述旁通2及旁通12控制信號於翰出前述第3信號至前述資料 输出缓衝器之步翁。苐33頁
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