JPS60502178A - Ｃｍｏｓ　ｆｅｔ及びその製造方法 - Google Patents

Ｃｍｏｓ　ｆｅｔ及びその製造方法

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JPS60502178A JP59500531A JP50053184A JPS60502178A JP S60502178 A JPS60502178 A JP S60502178A JP 59500531 A JP59500531 A JP 59500531A JP 50053184 A JP50053184 A JP 50053184A JP S60502178 A JPS60502178 A JP S60502178A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ラッチ・アップ免疫性多連行ウェル 高密度ＣＭＯ３ＦＥＴ 発明の背景 １、発明の分野 本発明は、高密度ＣＭＯ８ＦＥＴ及び集積回路、及びそのような構成に係り、特 に動作中、ラッチ・アップの発生を本質的に排除する多連行ドーピング・プロフ ィール・ウェル構造に形成されたソース及びトレイン領域ｉ域と特に関連ザろ残 余欠陥を有づる高密度ＯＮ・ＩＱｓ　ＦＥＴに関ゴるヮ２、従来技術の説明 ０ＭＯ８ＦＥＴデバイスをＶＩＳＩ集積回路に適用するために、特にサイズの縮 小（スケーリング）が必要である。
スクールされた、故に高包：鳴のＣ〜ＩＯＳテハ１′スは、ラッチアップとして 知られる状態によって悩ませられる。動作中遭遇されるラッチ・アップは、該デ バイスか、全回路か適当に作用覆ること及び、完全な破壊Ｃないと１７でも、デ バイスがタメーシを受けることから典型的に妨げる唯一の電気的状態に最終的に ラッチされる高電流状態を言う。
上記ラッチ・アップ状態は一般に、ＣＭ　ＯＳ　Ｆ　Ｅ　Ｔ構造に生１号的に形 成されるパラスティック・バイポーラ・１〜ランジスタの存在及び不所望の作用 に帰けられる。上記パラ２λデインク・バイポーラ・１ヘランシスク（ｉ、１以 上の利１１をｄｌ！３目的に有号る閉ルーゾ帰趨経路が存在りろよう４ム構成て ある。
１ざ２・）で、ランタムな、不規則な動作トＩ（態とど、った時、デバイスの電 気的状態の結果どしてのラッチ−・アップと共に電気的な過渡電流のような、再 生帰）王ｈ＼生ずる。
ＣＭＯＳラッチ・アップは、一般に認められた問題である。
例えば、１９８０年１１月の防御先進研究プロジェクト区間＜Ｄｅｆｅｎｓｅ　 Ａｄｖａｎｃｅｄ　Ｒｅ５ｅａｒｃｈ　Ｐｒａｊｅｃｔｓ　Ａｇｅｎｃｙ　）５ ｊｊ約Ｎｏ、　Ｄ　Ａ　Ａ　Ｇ−〇７−ｃ−２６８４（７）下に準備されたチー ・ビー・ニス１〜リツチ（Ｉ）　、　Ｂ　、　Ｅ　５ｔｒｅｉｃｈ　）のｒ’） 二ｈルーレボ−１−ｒＣＭＯ３集積回路に於けるラッートアップの１め即行性及 びモデリング」、集（６回路及びシステムのコンビ１−タ援助デザインのｌ　Ｅ ＥＥ会報、　Ｖｏｌ、　ＣＡＤ−１、Ｎｏ、４゜１９８２年１０月、第１５７頁 乃至第１６２頁、チー・ビー・エストリッチ及びアール・タブリトデュトン（Ｒ ，Ｗ。
Ｄｕｔｔｏｎ　）のｒｃＭＯ８集梢回路のラッチ・アップのモデリングｊの要約 、゛電子Ｙバイスの１［「口会卯、゛、’　Ｏ：、　Ｅ　Ｄ　−２８、Ｎｏ、１ ０．１９８１年１０月、第１１１５頁乃至第１１１９頁、アール・デー・ラング （Ｒ，Ｄ、　Ｒｕｎｇ　）等の「高Ｂζ度ＣＭＯ８のための逆行Ｐ・り」ルｊ、 米国特許第’１．３１８．７５０号「ラッチ・アップ効果に対する放剣線硬化半 ＞９体デバイス及び集積回路のための方法」、及びエレク［〜ロニクス誌、Ｖｏ １．５６．Ｎｏ、１６．１９８３年８月１１［ｌ、第１３６頁乃至第１４０頁の Ｔル・つ７づルネマン（Ｌ。
Ｗａｌｎｅｍａｎ　）のｒｓｃＲラッチ・アップに対するシリコン・グー１〜Ｃ −〜ＩＯＳチップス・ノミイン鉛疫・［′１でを参照されたい。
相応して、多種多様のバラスディック・ループ利得をｉ残少する））ン人が・提 起されてきている。これらは、テ゛イーブ・ピーク（′１逆行１・−ピング・プ ロフィール・ウェル領域を利用づ−ろＣＭＯ３ｙ′ＭＯＳデバイスＰ〜１０Ｓと Ｎ１＼、４０　Ｓ　Ｆ　Ｅ丁１ヘランジスタとの間に挿入されたが−Ｉ〜・リン グ考１′４造物をブロックする、即ちショー１〜？ｌるパラスティック電流の供 給、中性子及び陽子のような高エネルギー分子のＣｆｖｌ　ＯＳデバイスへの敢 射、及び０ＭＯ８構造への低抵抗率の埋込み層の供給を最も顕著に含む。しかし ながら、これらの方法は、実質上増加されたデバイス構造及び製造工程のｊり唯 さ、再生の低程度、実質上指された漏れ電流を含むデハーｒスの動ｒ「特性の過 度の低下、及び特に１以下にパラスティック帰還ループ利得を減することの失敗 等のために、区々（４不都合である。
発明の要約 従つＣ１本発明の総括的な目的（よ、Ｃ１＼ｉ　Ｃ）　Ｓ−、ｉ−ハイス（７＋ ｉ　ｉ告、即ちラッチ・アップに対して本質的に免疫である構造、及び該構造の 製造方法を提供づることである。
これは、基板表面内に及び該表面に隣接した、多連行ドーピング密度プロフィー ルで提供されるつ■ル領域を提Ｉ３％　？ｌることによって、及び上記基板表面 に隣接して上記ウェル領域内にまたソース及びトレイン領域を提供することによ って、本発明で成し遂げられるもので、上記ソース及び１−シ・イン領域は、上 記ウェル領域中の残余欠陥の平均密度より大きいそれらと特に関連しており、且 つ上記ソース及びトレイン領域の最深部及び上記ウェル領域の隣接して下にある 部分とぞれぞれ一般的に関連しでいる７ 従って、本発明の効果は、パラスティツィノ帰還ループ利得がパラスティック・ バイポーラ・トランジスタの動作の制限された明正によりほぼ１ｇ、士に減ぜら れるということである。
本発明の他の効果は、本発明に従って提供されるＣＭＯＳデバイスの所望の動作 時ｔ（ｔに千人な不都合な影響がないということ（′ある。
本弁明のさらなる効果は、それがとの高滓、ζ度ＣＮ−・１０Ｓ製造１程にし能 率良く組込まれることができるということである。
本発明のさらに別の効果は、本発明に従って提供されるＣ　ＭＯＳデバイスが、 基板表面Ｊすｊ］を要求する付加の構造を含むことを必要とするよ゛）なｆ１Ｊ ′インのとのＪうな修正もく１しに、直接スケールされる（−とがでさるという ことてあンξ）っ図面の簡ｑｉ　４；説明 本発明の他の効果及びさらなる特徴は、添１ｊｉｉ図面に１１１って熟考された 時、発明の詳細な説明を参照することに」ン〕で、Ｊ、り良く理解されるのど同 好に、筒中に明らかになるであろう。添ド［４図面（ま即ち、 第１図は、パラスティック・バイポーラトランジスタ対及○・それらの千人な相 互連結の回路図かオーバレイどして示されている水発明か好ましく適用されたＣ 　Ｍ　ＯＳテ′バイス構造の断面図であり、及び 第２図は、本発明の好ＪＬシい丁型逆行つＪ九の例のソース又（１、トし・ｒン 領時、つ１ル（：膨１・・？、及び基板を通１ｙ　−ｃ　Ｂ２られたドーピング 密度プ［１フイールのグラフ（ある。
発明の詳細な説明 参照番号６により概して示されているＣ　ＭＯ３ＦＥＩＩＭ造の断面か、第１図 に示されている。このＣべ・１０Ｓ構造は、本発明の！ｌ？　ｊ、しい実施例を 構成する。上記Ｃｌｖｌ　ＯＳ　’＋笥造６の製造方法及びその動作は、共に本 発明の詑受入に譲渡８れた、１９８１年８月３１日に出願さねＩｔ米国特許出願 番号第２９７．９０３号、及び１９８３　’１８月１５日に出願された出願番号 用５２３，８１５号（こ」−分に開示されＣいる１、これらの出願は、参照によ って本明細書に特に組込、Ｌれる。しかしながら、明瞭のために、上記ＣＭ　Ｏ Ｓ　＋ＡＡＣ３千人な特ｉ？Ｖ及びその製ｊ貫のために必要な特定のスフツブは 、以トに説明される。
上記ＣＭＯ８ＦＥＴ積１）青６は非像ｆホ塁（反１２を○むものて、該基板はほ ぼ５Ｘ　１０”　ｃｍ’の温石て燐をさｊ−形導電率にたやすくドープされたシ リコンであることか好ましい。
アクティブ・デバイス・つｘ、　Ｊし１４．１６は、上部即（反面に隣接して上 記基板１２中に提供される。上記つ［ル１４゜１６は、補足的なＰ及びＮ形つェ ルを形成するために、むじろホ・り索又は燐をそれぞれ、上記基（秋１２より多 く１〜−プされている。よりドープされた１つ“及びへ＋チャネル・スト・ツブ ２６，２８は、上記対のウェル１４，１６を分＋ｉ＋ｌＩザる。より１〜−プさ れたＮ＋ソース及びドレイン領域１８．２０、グー　１〜０炙　化　１クク　層 　ご３２　、グ　−　［へ　３４　、及　Ｇ・　ソ　−　ス　領　１ｉ・ｌ・　 二１　〕２　イＺ　・ン　１−４０を含む概して参照番号３）−Ｃ示された＼： チャネル・アクディプ・デバイスは、上記Ｐつ１ル１４の表面に形成される。
Ｊ：リドーブされＩＪＰ＋形トレイトレインース領域２２，２４゜ゲート酸化物 層３６、グー１〜３８、及びソース領域コンタク１〜４２を含む慨して参照番号 １０で示された補足的なＰチャネル・アクディプ・デバイスは、十記ト１つ■ル １６の表面に形成される。上記ＣＭＯ８ＦＥＴ構造６の補足的な電気的な動作は 、入力信号Ｖ＋が印加される上記２つのゲート３４゜３８間の電気的な相互連結 ４６の提供により、及び出力１３号Ｖｏが得られる共通ドレイン・コンタク１− ４４の提供により、保証される。
１−記ＣＭ　ＯＳ　Ｆ　Ｅ　Ｔ構造６が、十ｊホの従来の出願に従って形成され る工程は、以下のよってある。すなわち、（、ａ）　上記半導体基板１２の表面 に形成された酸化物層にＮ及びＰの両チャネルのための開［１を設ける。
（＋）　）　上記Ｐチャネル・デバイス・エリアを覆うマスクを形成し、上記Ｎ チャネル・デバイス（即ち、上記Ｐウェル１４とＰ＋チャネル・ス１〜ツブ２６ ）を形成りるためにイオンを注入する。
（Ｃ）　上記マスクと上記Ｎチャネル・デバイス・エリアの両方上に金属層を蒸 着させる。
（ｄ）　上記マスクを覆う上記金属層のそれらの部分を成長させる。
（ｅ）　マスクとして１−記金属層の残余部分を使用りる上記Ｐチャネル・デバ イスＮつ■ル１６と上記ｉｌｌ＋チャネル・ストップ２８を形成す−るためにイ オンを４１人する。
（ｆ）上記金属層のＦ記残余部分を取除く。
（ＣＩ）　上記Ｐ及びＮつ■ル１／１．１６の」−記露光された表面部分上にゲ ート酸化物を形成する。
（ｈ）　ポリシリコンをデポジットし、その中にＮ形（例えば、燐）不純物原子 を拡散する。
（り　上記Ｎチャネル８とＰチャネル１０の両方のためにポリシリコン・グー１ 〜の範囲を画定し、全てのソース及びドＬ／−１’：、／　１８．２０．２２． ２４（７）タメＩＺＰ形（ｉｒ、］工ｆ、ｔ：、・１、つ索）イオンを注入する 。
（ｊ）　上記Ｎチャネル・デバイス８のためにソース及びドレイン１８．２０の 範囲を画定し、予め注入されたホウ索原子を過袖、ｔＥｉ　ｊることにより上記 Ｎソース及びトレイン領域１８．２０のためにＮ形（例えば、砒素）イオンを多 量に注入り−る。
（ｋ）　上記ソース及び１〜レイン領域１８，２０，２２゜２４のそれぞれにコ ンタク１〜・ホールの範囲を画定し、全屈コングクト４０，４２．４４を形成す る１第１図の０ＭＯ３ＦＥＴＭＩｉ造６の構造に固有のもの（Ｊ、上記図式のオ ーバーレイにより実質上示されたような、２つのバイポーラ・トランジスタ５０ ．５２である。縦形バイポーラ・トランジスタ５０１ま典型的に、コレクタとし ての上記Ｎ形基板１２、ベースとしての上記Ｐウェル１４、及び上記金属コンタ ク１〜４０を介してグランドに本質的に結合されるエミッタとしての上記Ｎ形ト レイン領域′１８を有するＮ　Ｐ　Ｎデバイスである。、他のバイポーラ・トラ ンジスタ５２は典型的に、エミッタとしての上記Ｐ　Ｊｌｊトレイン領１ｐ　２ ４　、ベースとしＣの」−記Ｎウェル及び特に−ト記ト記基板１２　、及びコレ クタとしての上記Ｐ＋チャネル・ストップ２６とＰウェル１４を有する横形ＰＮ Ｐ構成のものである。従って、上記パラスティック・バイポーラ・トランジスタ ５０．５２は、電流帰）！ループを本質的に生ずる伝導経路５４．５６を介して 伝導的に接続されている。上記帰還ループの電流利得は正であり、上記パラステ ィック・バイポーラ・１−ランジスタ５０゜５２のそれぞれの上記電流ゲインの 積に比例するもので、即ちβＰ＝βｎｐｎ　ｘβｐｎｐである。
ラッチ・アップは、上記Ｐチャネル・デバイス・ソース・コンタクト４２にＶＤ Ｄとして供給された他のｄｃ電圧電（＜。
の大きな電圧スパイクのような瞬間的な状態に応じて典型的に生ずる。それ故に 、人さｌｄ−電流が、ラッチ・アップの間１−記バラスティック・バイポーラ・ トランジスタ５０，５２により形成されたネットワークを介して上記ソース２４ と上記ソース１８との間に流れ始める。上記（’：　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ−７ −バイス６が所定の動作を止め、もし上記デバイス６が速く取除かれ／よいなら ば、回復不可能なダメージか生ずるかもしれないし、す（型的に生ずる。
バラスディック・バイポーラ・ネットワークの存在は、第１図の上記ＣＭ　ＯＳ 　Ｆ　Ｅ　Ｔ構造６に独特のものではイ【い。
それはまｌご、シリコン基板（こ形成され六：Ｃ５，１０Ｓ　Ｆ　Ｅ　Ｔ構造に 特有のものでも４「い１３」４記バラスティック・Ｉ゛＼＼イポーラネツ１〜ワ ーク在は、対ウェルＣＮ・ＩＯ８ＦＥＴ構造【こちまた特有のものではない。上 記パラスティック・バイポーラ・トランジスタ・ネットワークは、伝導竹二しビ クニ↑シｐ）し又は大部分の基板物質にさえたやすく、連続的に形成されたいず れのＣＮ＝ＩＯ３ＦＥＴにも生ずるもので、上記構造は、後のウェルを拡散する ことなしに、イオン注入により形成されるような浅いウェル領域を有するとさら に言える。一般に、上記構造か提供される上記半導体物質のそれと反対の導電率 形を有するウェル領域がある限りは、上記縦形及び横形べ′ラスティック・バイ ポーラ・トランジスタの両方が、生育的に提供される。従って、Ｐ導電率構造の 補足的な場合のために、Ｎウェルは、横形ＮＰＮバイポーラ・ｌ−ランジスタと 寄生的に結合された縦形ＰＮＰバイポーラ・１〜ランジスタの固有の構成の結果 としての上記ＰチャネルＦＦＴデバイスを提供するＩ−めに必須である。
パラスティック・バイポーラ・ネジ１〜Ｆノークを含まず、目つ本発明が適用さ れることかてきない唯＝知られたＣ　Ｍ　ＯＳＦ　Ｅ　Ｔ、構造は、補足的なＮ 及びＰヂャネルトＥ］が、二酸化シリ−Ｊン、半絶縁砒化ガリウム、又はリーフ ァイア７の」；うむ絶縁物質によりお互いから電気的に絶縁された半導体アイラ ンドで別／２に提供される峙、生ずる。
上記ラッチ・アップの問題に対づる解答どしで、本発明は、１以下に上記バラス ティック・Ｉ＼イボーラ・トランジスタの電流和ｒ７稀βＰを効果的に１ｌ＝Ｊ ｉ　Ｕ　、そ４−Ｈに、Ｉ、ってラッチ・アップに本？↑的に色度であるＣへ・ １０ＳＦＦ−ｉＮＩＸ造／、、：　ｐ　１％　１１ろブｊｒ！へ提供づる５、本 発明は、バラスミーイック・バーｒポーラ・才・ソ１−ワー／／４生１１？的に 所有する、前）ホされノ：士う／」“、仝でのぞ（ハＪ、うなＯＮ・１０Ｓ　Ｆ Ｆ丁（吊ｊ告に１西用できる。
必須のつ■小領域（ｊ４仮のそれと反対の）９電；仝−形）が提供されるＴ５法 に」、す、及びその中に上記ソース及びドレイン領域が１；？惧され月つ−その 後熱的に条１′１ｆｔ　ｔｊられろ）ノテ法に」す、本発明の動電が（４ｙられ る。従っ−Ｃ１前述され且つ第１図に示されたＪうな構造の製造と一致するなら 、本発明のθｊ′ましい実施例の１〕つ［小領域１１は、・１くつ素の−１、う 乙３“１〕形不紳物の複数のイオン注入により好ましく１〒１共される。注入量 及び（′Ｕ−人工ネルＡ゛−・レベルは、上記基板１２へ基板表面から１１）直 （こ測定されたようなキＶ・リフ７ン閃磨１＼１＋）−＼へニブ「１フｒ−ルの 分前し／こ目つ明瞭イｆビークを提供するＪ、）に選択されろｂので、逆行ピー ク（上、比較的低いキ（・リアＣＢの領域により分向ｌされ（いる。この結果、 どの−１、う・ニート）、（）、あい−＜−Ｖリア濃度ブ［］フｒ−ルは、多連 行１−−ピンク・ブ［］フーｒ−ルとしＣ定ｉ（される。（１００）方位を有す る露）１１されたシリ−コン面に注入されたホウ素のために、多注入は、Ｎ形シ リコン基板の多連行ＰつＩルを形成するためにほぼ１Ｘ１０１］と５Ｘ　１０” 　ｃｍ°２の間の線量をそれぞれ提供ηる」−うに、はぼ１００ど６００　ｋｅ Ｖの間のレンジのエネルギーてｌ’（Ｊ、しくｉテなわれる。ドーピング密度プ ロフィールの逆行ピークの対応する数を提供りるのに適当な特定のエネル↓−注 入及び線６ｊ　！直は、簡単な活通の計陣と、特定の注入形式及び使用される草 根物質（Ｊ関して実行された実験どにより：ノコ定されることがてきる。
本発明の好まし、い実施例に於いで、ぞれぞ拉第２１−７１１−弘されるような 二手逆行ドーピング密αブ［１ツイールをｌｆ　ｌ’！’ｊ　’Ｊろように、２ つのＰつ■ル注入か行４１′４っれる。第１の）１人は、はぼ１×１０１３と５ 　Ｘ　１Ｑ　１３０ｍ４の線量テ、（まぼ１２０と２００ｋｅＶの間のＪネルニ キ゛−で、θ■′土しいイオン形ヱ（どしてホウ素を使用して１１なわれるっ注 〕（形式どしでホウ素を」：だ好ましく使用覆る第２の注入は、はぼ１×１０１ ３と５×１０”　ｃｎｒ２の間の線量で、はぼ３４０と５Ｑ○ｋｅＶの間のエネ ルギーで行なわれる。
上記Ｐウェルの形成に従う上記Ｐウェル１４の上にある基（反１２の表面は、Ｎ チャネル・デバイス８のソース及び１〜し・イン領＋ｔ１８．２０の形成のため のへ通の方法ｃ１′「製される。
好ましくは、Ｐ形不紳物か、上記「）チトネルｌ−Ｅ　Ｔ　１０のソース及び［ ヘレイン領＋４２２，２４０昆洪の一部かとじ（、上記Ｎヂセネル「［王８のソ ース及び１ヘレイン領ｌ或１８．２（−）丁リアに注入されないということに注 意されたい、１不必要な工程変史にもかかわらず、これは、上記Ｎ＋ソース及び １・し・イン領域１８．２０を提供する上記Ｐ形不純物を過補は１ろ必要を回避 することにより上記工程を筒中にりる。これらの領域１８．２０は、Ｎ形不純物 の高線量、イ［（エニンルキー（−１人【こＪ：り好ましく提供される。はぼ４ ０ＯＡのグー１〜酸化物層を通して注入された好ましい砒素不純物のために、上 記注入］ネルキーは好ましくは、はぼ５　Ｘ　１０１５　ｃｍ−２の線量を提供 づるように行なわれるほぼ３０と１５０ｋｅＶの間であろ」二記ソース及びドレ イン領域１８．２０は次に、アニール工程ステップにか（Ｊられる。このアニー ルが行なわれる温度及び時間は、上記ソース及びトレイン領域１８．２０のイオ ン注入により生じたガラス欠陥が、ただ一部のみ取除かれるように選択される。
これは、はぼ１５と３０分の総時間の間はぼ８００と８７５℃で低温炉アニール の使用、又はほぼ２と２０秒の間の総則間の間、はぼ９００と１０００℃の間に 上記基板１２の温度を−Ｌけるために、Ｅビーム、レーザー。
又はストロボを利用１１−る晴間的なアニール工程を含む多種多様の方法で成し 遂げられることができる。
上記ＣＮ４０　Ｓ　Ｆ　Ｅ　Ｔ　６は、前）小の出願に一致マＪる第１図に示さ れた構造を最終的に得るために、上記ソース及び［・レイン・コンタク１−４０ ．４２．４４を提ｊｌりる上記ソース及びドレイン領域１８．２０，２２．２４ の表面部を露光することにより好ましく仕上げ゛られる。
本発明は、はぼ１又はそれ以ト（こ上記バラスフィック・／入イボーラ・］ヘヘ ラレジスタ５０．Ｅ２の両１ノの小流利得積βＰを減する上記縦形ハイ・↓く一 部・１〜ランシスタ５）０の電流ｆｌＪ得を実質−１減（５２、ぞれによってう ・・ｌｆ−・７ツプに対重る免疫を保証４［るようにＩｌｌ　、＜。１記縦形バ イポーラ・１−ラ〕７・シ人りし）０の電数（り賃１（よ、十詔パ〕［，１１７ 領１或１４へ及びそれを通−）で−１記ソース陣戚１８からの電子の注７匁効率 に直接的に１ム＃木するも！’、ｉ）−’ｒ−，、［記縦形バイポーラ・Ｉ−ラ ンシスタ１〕Ｃ）は少ゐシキＸ・リフ−′・−Ｆ！＼ぞスてあ０、電子（し＼ニ ド１＼バ１′・ｊ：　”、ニアぜし青ｒ７）／しろしｌ−，１１・’　”４−” 　Ｌ’）”、）、ｊ？ｌｌ　”−Ｆ＋、　／　ｊ、）に、本発明は、−こ１１　 ａ）不完全なアニールの結果として上記シース領域１８と関連する残余欠陥のた めに提供される。これらの残余欠陥の正ｉｆｆ　Ｚａ分布が知られていないとは いえ、実質のみシの小人へ“欠陥は、上記ソース領域′１８（及び１〜レイン領 域２０）の最も深い部分、及び上記Ｐウェル１４のすく下にある部分に存在する 。動作に於いて、これらの残余欠陥は、少数電荷キレリア再結合センターとして 働き、それによって上記Ｐウェル１４への少ｚシキャリア注入効率を効果的に減 する。
残余欠陥の分布か、上記ソース及び］・レイン１８．２０注入の間、上記ゲート ３４の存在のため上記Ｎ　−Ｆ　［Ｔデバイス８のゲート３４の下にあるチャオ ル領戚内に、生得的に存在しないということに、注意されたい。さらに、欠陥の 最も高い密度か上記ソース及びトレイン領域１８．２０の表面に初めに存在する とはいえ、不完全なアニールは、ぞれらの表面カラス欠陥を取除くτの最大の幼 果を相応して有りる。ｆＭって、千人４１数の残余ｌ（面欠陥かない。また、大 部分のキｉ・リア・デバイスのような、上記Ｎヂトネネルｆ−Ｅ　Ｔ　ｌ・ラン シス９８は、へイボーラ・ｌ・ランシスリ」、り残余欠陥の存（Ｅ　Ｉこ比較的 敏感でない。イれ故、上記ＮｆＸ−ネ）ｉ、　Ｆ’　［Ｔｉ゛ハイス８の電気的 な動作は実質上、残余欠陥ｔ、ｌ　、１．っＣ完全に影響を受けでいろと（−て ら、本弁明に１．１つ−Ｃ導かれる。
↓−八へ（［′・う丁ル領域の多連ｂ　ｌ・−ピンク・／”１１フイールは、い くらかの方法てそれを通る少数４〜・リアの運１１ｎ　ｉ）＋　ｓ’ｒを）（！ ｉ　−Ｊるよ−う（二１÷）ｊぐ−１−５１２少故Ｆ　、ｔ・リア運１１１′ｆ 効・ｔ′は、１配置−−−ビ〕。
クー　／’　に：　、、ｒ　ｒ−１１、の’１ｉｆｉ　ｌ＋　Ｌニー勺””　Ｚ 　’ｈ　ｆ　’Ｆ（！−閉；：ｉｉ　（ｉ−’：、７（ｉ　ＪｂＡ　ｔ−より直 接減ぜられる。好ましい二重逆行ドピング・プロフィールに関して第２図にグラ フ的に示されたように、電場Ｆ１は、最も浅い逆行ピークと関連している。Ｅｌ の極性は、ＮＰＮパラスティック・バイポーラ・トランジスタ５０の場合には、 基板１２に正である。上記電場Ｅ１は、位置的に一様でない（逆行）ドーピング ・プロフィールの結果として発生ずる局部空間電荷差の固有の結果である。よっ て、第２の電場Ｅ２は、上記ドーピング・プロフィールの第２の逆行ピークに関 連している。勿論、付加の電場は、多ぎヤつこうング・プロフィールＰウェルの さらなる逆行ピークとそれぞれ関連している。
多電場の存在のため、必須のウェル領域を通る少数キトリアの運搬は、それぞれ の場が遭遇されるから、逐次遅らせられる。それ故に、上記少数キャリア（縦形 ＮＰＮバラスティック・１−ランラスタの場合にあっＣは電子）が再び結合する 見込みは、電場の数と強度の増大に比例して増大される。さらに、再び結合する ための少数電荷キャリア電子のための殿舎は、上記Ｐウェル１４のドーピング密 ｌプロフィールの逆行ピークの数を増大することにより提供されるウェル深さの 増大と同様に、比較的高い平均ドーピング密廉だけ増大される。明らかであるべ きであるように、これらの効果は、正味の効果が実質上域ぜられた上記Ｐウェル １４を通る少数電荷キャリア運搬効率であるような累積である。
第１図に示され、且つ第２図に示された二重逆行ドーピング密度プロフィールを 有する構造のＣＭ　ＯＳ　Ｆ　Ｅ　Ｔデバイスは、本発明に従って製造されてい る。上記Ｐウェルは、それぞれほぼ１Ｘ１０”’ｃｔ２に、ぽぼ１２０ｋｅＶで の第１と、はぼ３４０　ｋｅＶでの第２との２つの連続するイオン注入により提 供される。４００人の薄さのシリコン酸化物ゲート酸化物層とドープド・ポリシ リコン・ゲートの構成に従う砒素が次に、上記ＮチャネルＦＥＴデバイスのソー ス及びドレイン領域を形成するために、５ｘ１Ｑ１５ｃｍ’　に８０ｋｅＶと１ ５０ｋｅＶで注入される。瞬間的なアニールが次に、上記デバイス基板を素早く ラスタ・スキャンすることにより行なわれ、それによってほぼ１０秒の期間の間 はぼ１０００’Ｃに基板を暖める。第１図に示されたように仕上げられた構造を 得るためのデバイスの伯の全ての工程は、前述されたそれに従って行なわれる。
提供されたデバイスは、基板表面下に、はぼ１．１μｍのＰウェル深さと、はぼ ０．２μｍのソース及びドレイン領域深さと、はぼ０．４と０．７μｍに逆行ピ ークとを有する。
Ｐ＋ソース領域２２間の間隔は、その最も近い接近て、上記Ｐウェル１４から互 いに間隔を置いて、はぼ２μｍである。
逆行ピークのそれぞれに関連する電場は、Ｅ＋＝７００Ｖ　′ｃｍ且つＥ２＝３ ５０Ｖ／ｃｍとして概算される。
デバイスの検査に於いて、ＰＮＰ横形バイポーラ・バラスティック・トランジス タの電流利得は、はぼ０．１乃至０．２になるように決定される。縦形ＮＰＮベ ラステｒツク。
バイポーラ・１〜ランジスタの電流利得は、はぼ２．５になるｊ：うに決定され る。それ故に、デバイスの電流利得積は、はぼ０．２５と０．５の間にあり、０ ４よって定義によりラッチ・アップに生得的に免疫である。
従って、ラッチ・アップに対して本質的に免疫である高密度Ｃ〜ＩＱｓ　ＦＥＴ 構造が、述べられている。さらに、上記構造を提供する方法、即ち必須のウェル 領域ソース及びトレイン領域がイオン注入されるクラスを特徴とする高密度ＣＭ Ｏ８ＦＦＴ製造工程の広い変化に適用できる方法もまた、述べられている。
勿論、本発明の多くの変更修正が、前述の教えに鑑みて可能である。特に、それ ぞれカリウム砒素やサファイア上のシリコンのような異なった基板物質や基板構 造を利用するような修正が、予期される。イオン・チャネリングの使用や、上記 必須のウェル領域とソース及びドレイン領域を注入りる集中されたイオン・ビー ム注入テクニックのような、本発明と一致した構造を製造でる方法の変更もまた 、予期される。基板がＰ形導電率を持ち、且つ必須のウェル領域がＮ形導電率を 持つ本発明の実施例もまた予期される。ゆえに、添附の請求の範囲の範囲内に、 本発明が、とりわけ述べられたようなより別なふうに実行されることができると いうことが理解される。
ヲ冗τ（μｍ） 国際調査報告

Claims (1)

    【特許請求の範囲】
  1. １．　ａ）　基板と； ｂ）　前記基板の表面内の及び該表面にＫ　Ｉｇした多逆行ドーピング密度プロ フィールを有するウェル領域と；Ｃ）　前記ウェル領域内の旧つ前記基板の表面 に隣接したソース及びトレイン領域で、該ソース及び１ヘレーｒン領域は前記つ ｒル領域内の平均より高い残余欠陥の左ｊ度と関連しでおり、前記欠陥は前記ウ ェル領民ソース及びトレイン領域の最深部分と前記ウェル領域のり−ぐ下にある 部分とにそれぞれ眠して関連している、ソース及びドレイン領域とを見１＠づる Ｃ〜＋　ＯＳ　Ｆ　ＦＥ　Ｔ。 ２、　前記残余欠陥（、（、前記ＣＭ○ＳＦ［−Ｅ丁の動作か実ＩＷ　ｌ−影響 を受けないように、ｎｉ＋記つＬルミ；Ｈ−＋域ソース及び［−シ・イン領域と 前記つ１ルダｉ域のすく干にある部分とにのみ実質−に存在覆る請求の範囲第１ １Ｑに記載のＣＮ−ｉ　ｏ　Ｓ　Ｆ　ＩＥ　Ｔ。 ３　前記つ］−小領域の深さと［１０δピウ■ル領ｌ吹の平均１−−ピング密瓜 の（凸は、はば１．０ＸＩＯ”　ｃｒｒｒ２より人さく、前記つ１ル領域のεに さは、はぼ３　、　Ｑ　、（ｌ　ｒｎより小さい請求の範囲第２項に記載のＣＮ ・＋　ＯＳ　Ｆ　Ｅ　”ｒ　。 ４　前記・’］ｖ　）ｌ、ＢＳｊ団の５逆１１ドーピング密暖１０フィールの一 ε１′１そ机の逆ｉｊビー′パのノニ、ぬ１，１１′・記つ７．　＋シ、　Ｑｑ ｊｉとにＬ←りされた電場の総揚強度はそれぞれ、（よぼ８００　Ｖ　′ｃ　ｍ 　、、ｔ：り犬さい請求の範囲第３項に記載のＣＭＯＳ　ＦＥＴ０５、　前記ウ ェル領域の前記多逆行１・−ピング密度プロフィールは、２つの逆行ピークを有 することをさらに特徴と覆る請求の範囲第４項に記載のＣＭＯＳ　ＦＥＴ。 ６、　それぞれ第１及び第２の５９゛電率形の動作的（Ｊ関連づるアクティブ・ ヂャネルを有し、前記第１の）り電４形の閣（ｒこの表面に形成された少なくと も第１及び第２のアクティブ・デバイスを含む０ＭＯ８ＦＦＴであり、前記第１ のアクティブ・デバイスは前記第２の導電率形のウ−・小領域の表面にさらに形 成されており、前記第１及び第２のアクティブ・デバイスは前記第１のアク７ィ ブ・デバイスに関連りる縦形バラズｊイック・バイポーラ・トラシシスて）（− よ０及Ｇ’　ｆ’Ｊ得すにｊフループの前記第２のアクティン・７−ハイスに関 連する横形パラスティック・バイポーラ・トランジスタにより電気的に結合され る」、うに前記基板の表面に接近しＣ配買されＣ１（５す、前記改良は、 ａ）　多逆行ドーパン１〜・プ［Ｊフィールを有づる前記つＴ小領域ど； ｂ）　前記第１のアク■イノパｉハイスのｉｉｉ記ソース及びｌ’レイン領域中 に、及び前記帰３！ループの利得が実質上減せられるような前記第１のアクティ ブ・アバイスの前記ソース及びトし・インｊ）Ｈｌ伎の１・り■ν、二ｉｔ；ｉ るＩ）’」’　Ｖ已・１ノ丁ル２自１銭のニの部分中に分缶された、゛献前キレ リア再、情合センター、ピＩ７て１＠＜残余欠陥と ヲＩＡ　Ｉａ　Ｊ　ルＣＭ　ＯＳ　Ｆ　Ｅ　Ｔ。 ７、　上配多逆行ドーピング密度プロフィールのそれぞれの逆行ピークに関連す る電場の累積強度、及び前記残余欠陥の密度は、はぼ１又はそれ以下に、前記帰 還ループの利得を減するのに十分である請求の範囲第６項に記載のＣＭＯＳＦＥ Ｔ。 ８、　前記ウェル領域の前記多連行ドーパント・プロフィール（よ、二手逆行ド ーパント・プロフィールを含むこと／！：さらに特徴とする請求の範囲第７項に 記載のＣ１＼ｌ　ＯＳ　Ｆ　Ｕ　Ｔ　。 ９、　単板の表面にＣ〜Ｉ　ＯＳ　Ｆ　Ｆ　Ｔの袈３４に；Ｊ′≧い−Ｃラノヂ ・アップ免疫を提供する方法で、 ａ）　前記基板の表面に複数のウェル免疫イオン注入を行なうステップで、前記 注入のそれぞれは多連で１免疫ドーピング・プロフィールを有する前記基板中に ウェル領域を提供するように異なった注入Ｊネルキーで行なわねるステップと： ｂ）　前記ウェル領域にソース及びトレイン領域を提供するように前記基板の表 面にソース及び１こレイン免疫のイオン注入を行なうステップと； Ｃ）　残余欠陥の実ｆ９的な密度が０ａ記ソース及びドレイン領域の最深部分と 前記ウーＬル領域のそれぞれすく下にある部分とに残り月っ一般的に関連りろ」 −う（二１う１ｊ記ウニ１し領域ソース及０’　トレイン領域の不完全なアニー ルを行なうス１０、前記不完全なアニールは、はぼ２と２０秒の間の「１間の期 間の間、はぼ９００°Ｃと１０００’Ｃの間の温度範囲内に前記基板を暖めるス テップを含む請求の箱［！Ｉ第９頃に記載の　方　ン人　。 １１　前記不完全なアニールは、はぼ１５と３０秒の間の。　時間の期間の間、 はぼ８００と８７５℃の間の温度範囲内に前記基板を暖めるステップを含む請求 の範ｒＨＪ第９項に記載の方法。 １２、前記暖めステップは、はぼ１０秒の時間期間の間、□　は°は１０００’ Ｃの溜１度て行なわれる請求の範囲第１０項（４二記戒の方法。 １３、前記複数のウェル免疫イオン１人は、はぼ１”００乃至２００ｋｅＶの注 入エネルギー範囲内で・行なわれる浅い注入と、はぼ３４０乃至５００　ｋｅＶ の注入エネルギー範囲内で行なわれる比較的深い注入との少イ了くと５２つの注 入を含む請求の範囲第９項に記載の方法。 １４、８）前記Ｍ阪はシリコンであり；ｂ）前記複数のウェル免疫注入は、それ ぞれ燻イオンのほぼｌＸ１０１３ｃｍ’の線量を旧バする、はぼ１２０ｂｅｙで 行なわれる第１の注入と、はぼ３４　、、Ｏｋｅ　ｙで行なわれる第２の注入と の２つの注入から成る 請求の範囲第１３項に記載の方法。
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