JPH0669463A - Lddセルを有するnorタイプrom - Google Patents
Lddセルを有するnorタイプromInfo
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- JPH0669463A JPH0669463A JP18449093A JP18449093A JPH0669463A JP H0669463 A JPH0669463 A JP H0669463A JP 18449093 A JP18449093 A JP 18449093A JP 18449093 A JP18449093 A JP 18449093A JP H0669463 A JPH0669463 A JP H0669463A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/387—Source region or drain region doping programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 濃度勾配を有する拡散プロフィールの接合を
有するメモリセルは良好な長期間の信頼性を保証する。
本発明は従来より容易に実施でき付加的なマスクを必要
としないROMメモリセルをプログラムし及び製造する
方法及び該メモリセルを提供することを目的とする。 【構成】 通常の方法で半導性基板1上に該基板と逆の
導電性を有するよう形成されたドレーン領域5の一部に
その導電性を補償し反転させて前記基板と同一の導電性
とするために十分な量のドーパント(例えば硼素)のイ
ンプラントを行う。
有するメモリセルは良好な長期間の信頼性を保証する。
本発明は従来より容易に実施でき付加的なマスクを必要
としないROMメモリセルをプログラムし及び製造する
方法及び該メモリセルを提供することを目的とする。 【構成】 通常の方法で半導性基板1上に該基板と逆の
導電性を有するよう形成されたドレーン領域5の一部に
その導電性を補償し反転させて前記基板と同一の導電性
とするために十分な量のドーパント(例えば硼素)のイ
ンプラントを行う。
Description
【0001】
【産業上の利用分野】本発明は、LDD(弱くドープさ
れたドレーンの一般に使用される頭字語)、装置及び/
又はドレーン勾配拡散を有するMOS又はCMOS技術
で形成されるROMタイプメモリセルを製造しプログラ
ムするための方法に関する。プログラミングは共通ソー
スコンフィギュレーションを有するROMマトリクス
(通常NORタイプROMとして知られる)の全ての
「プログラムされた」セルを永続的に非通電とすること
により行われる。
れたドレーンの一般に使用される頭字語)、装置及び/
又はドレーン勾配拡散を有するMOS又はCMOS技術
で形成されるROMタイプメモリセルを製造しプログラ
ムするための方法に関する。プログラミングは共通ソー
スコンフィギュレーションを有するROMマトリクス
(通常NORタイプROMとして知られる)の全ての
「プログラムされた」セルを永続的に非通電とすること
により行われる。
【0002】ROMメモリはMOS又はCMOS技術で
形成されるマイクロプロセッサーを基にするシステムで
広く使用され、特定の適用に対応するある程度の情報を
プログラミングすることはROMメモリセクションを含
む集積回路の製造プロセスの間に起こる。この理由のた
め顧客の注文と生産管理の観点から、デバイスの製造段
階でROMメモリの最終的なプログラミングに導くプロ
セスステップを可能な限り前進させた形で行うことを可
能にすることから誘導される利点があることは明らかで
ある。シングルROMメモリセルはn−チャンネル又は
p−チャンネルトランジスタから一般に構成され、メモ
リセルマトリクスの読出回路及び同じチップ上に集積さ
れた他の回路も電力消費を減少させるという明白な理由
でより一般的にはCMOS技術で製造される。
形成されるマイクロプロセッサーを基にするシステムで
広く使用され、特定の適用に対応するある程度の情報を
プログラミングすることはROMメモリセクションを含
む集積回路の製造プロセスの間に起こる。この理由のた
め顧客の注文と生産管理の観点から、デバイスの製造段
階でROMメモリの最終的なプログラミングに導くプロ
セスステップを可能な限り前進させた形で行うことを可
能にすることから誘導される利点があることは明らかで
ある。シングルROMメモリセルはn−チャンネル又は
p−チャンネルトランジスタから一般に構成され、メモ
リセルマトリクスの読出回路及び同じチップ上に集積さ
れた他の回路も電力消費を減少させるという明白な理由
でより一般的にはCMOS技術で製造される。
【0003】薄いゲート酸化物層の形成の代わりにこれ
らの位置に厚い電界酸化物層の形成を生じさせるマトリ
クスの予備設定された位置にあるセルの形成を全て除外
するセルの活性エリアを限定するために使用されるマス
クを意図的に修正することによるROMメモリのプログ
ラミングは依然として広く利用される技術である。しか
しこのアプローチは集積回路の製造プロセスの比較的初
期のフェーズで行われ、従って製造プロセスの後の方の
ステップの間に実施できる他のプログラミングの方法が
あればより好ましい。他の既知のアプローチによると、
n−チャンネルメモリセルのプログラミングは「プログ
ラムされる」べきマトリクスのセルのスレッショルド電
圧を上昇させるに十分な量の硼素を専用プログラミング
マスクの孔を通してインプラントすることにより行われ
る。
らの位置に厚い電界酸化物層の形成を生じさせるマトリ
クスの予備設定された位置にあるセルの形成を全て除外
するセルの活性エリアを限定するために使用されるマス
クを意図的に修正することによるROMメモリのプログ
ラミングは依然として広く利用される技術である。しか
しこのアプローチは集積回路の製造プロセスの比較的初
期のフェーズで行われ、従って製造プロセスの後の方の
ステップの間に実施できる他のプログラミングの方法が
あればより好ましい。他の既知のアプローチによると、
n−チャンネルメモリセルのプログラミングは「プログ
ラムされる」べきマトリクスのセルのスレッショルド電
圧を上昇させるに十分な量の硼素を専用プログラミング
マスクの孔を通してインプラントすることにより行われ
る。
【0004】他の既知の解決法は、プログラムされるべ
きセルのソースゾーン中に硼素を独占的にインプラント
しかつその後ゲート構造の下にそれを拡散させることか
ら成っている。これによると、セルのドレーン接合の近
傍のチャンネルのドーピングレベルによりブレークダウ
ン電圧が影響を受けるため該ブレークダウンのかなりの
低下なしに、スレッショルド電圧をサプライ電圧以上に
増加させることが可能である。それにもかかわらずこの
プロセスも常に満足できるわけでなく、そして特にRO
Mメモリマトリクスの構造の共通ソースタイプを有する
VLSIデバイスには適用できない。
きセルのソースゾーン中に硼素を独占的にインプラント
しかつその後ゲート構造の下にそれを拡散させることか
ら成っている。これによると、セルのドレーン接合の近
傍のチャンネルのドーピングレベルによりブレークダウ
ン電圧が影響を受けるため該ブレークダウンのかなりの
低下なしに、スレッショルド電圧をサプライ電圧以上に
増加させることが可能である。それにもかかわらずこの
プロセスも常に満足できるわけでなく、そして特にRO
Mメモリマトリクスの構造の共通ソースタイプを有する
VLSIデバイスには適用できない。
【0005】本願の出願人による先に特許されたイタリ
ア特許第1,217,372 号に記載されたプロセスによると、
プログラムされるべきマトリクスのセルの既に形成され
たゲート構造に隣接するソース及び/又はドレーンエリ
アをマスキングすることにより、ソース及びドレーン領
域をインプラントするために使用される同じマスクの使
用により、ROMメモリのセルのプログラミングを都合
良く行うことができ、これによりそれぞれのゲート構造
からのソース及びドレーン領域のバッキングオフにより
ゲートとソース及びドレーン領域間のデカップリングを
得ることができる。
ア特許第1,217,372 号に記載されたプロセスによると、
プログラムされるべきマトリクスのセルの既に形成され
たゲート構造に隣接するソース及び/又はドレーンエリ
アをマスキングすることにより、ソース及びドレーン領
域をインプラントするために使用される同じマスクの使
用により、ROMメモリのセルのプログラミングを都合
良く行うことができ、これによりそれぞれのゲート構造
からのソース及びドレーン領域のバッキングオフにより
ゲートとソース及びドレーン領域間のデカップリングを
得ることができる。
【0006】これらの全てのプログラミングプロセスは
標準構造、つまりゲート構造と自己整列的に行われる2
回の別個のインプランテーションステップを通して得ら
れる濃度勾配を有する拡散プロフィールを有するソース
及びドレーン接合の形成を意図しない構造を有するメモ
リセルに本質的に適用できる。ゲート構造を限定した直
後の第1の比較的弱いインプランテーションと前記ゲー
ト構造の側面に沿って所謂絶縁スペーサーを形成した後
の第2の比較的強いインプランテーションである。他
方、濃度勾配を有する拡散プロフィールの接合を有する
メモリセルは良好な長期間の信頼性を保証し、一般にこ
の技術は特にROMメモリマトリクスとともに同じチッ
プ上の領域に通常集積される回路中で改良された電気的
パラメーターを有する高度に信頼性のあるMOSトラン
ジスタを形成するための高密度集積プロフィールで広く
使用されている。
標準構造、つまりゲート構造と自己整列的に行われる2
回の別個のインプランテーションステップを通して得ら
れる濃度勾配を有する拡散プロフィールを有するソース
及びドレーン接合の形成を意図しない構造を有するメモ
リセルに本質的に適用できる。ゲート構造を限定した直
後の第1の比較的弱いインプランテーションと前記ゲー
ト構造の側面に沿って所謂絶縁スペーサーを形成した後
の第2の比較的強いインプランテーションである。他
方、濃度勾配を有する拡散プロフィールの接合を有する
メモリセルは良好な長期間の信頼性を保証し、一般にこ
の技術は特にROMメモリマトリクスとともに同じチッ
プ上の領域に通常集積される回路中で改良された電気的
パラメーターを有する高度に信頼性のあるMOSトラン
ジスタを形成するための高密度集積プロフィールで広く
使用されている。
【0007】
【発明の目的】本発明の目的は、濃度勾配を有する拡散
部(LDD)の接合を有するセルのROMメモリマトリ
クスの製造及びプログラミングプロセスを提供すること
であり、これは非常に簡単に実施でき、かつ同じチップ
上に存在する付属の外部回路中でn−チャンネル及びp
−チャンネルLDDタイプトランジスタが使用される際
には、標準的なプロセスの流れと比較して付加的なマス
クを必要としない。
部(LDD)の接合を有するセルのROMメモリマトリ
クスの製造及びプログラミングプロセスを提供すること
であり、これは非常に簡単に実施でき、かつ同じチップ
上に存在する付属の外部回路中でn−チャンネル及びp
−チャンネルLDDタイプトランジスタが使用される際
には、標準的なプロセスの流れと比較して付加的なマス
クを必要としない。
【0008】基本的に本発明のプログラミングプロセス
は、全てのセルのドレーン領域の第1のLDDインプラ
ンテーションを行うときに、半導性基板中に同じエリア
上にインプラントされる第1のドーパントにより生成さ
れるものと逆のタイプの導電性を生成するために適した
タイプの第2のドーパントを、前もって形成されたゲー
ト構造の端部に対して自己整列条件で重要でないマスク
により限定されるエリアにインプラントすることから成
る。このような第2のドーパントのインプランテーショ
ンは、プログラムされるべきセルのゲート構造に直接隣
接するセルのドレーン領域の部分中に前記第1のドーパ
ントにより生成される導電性のタイプを完全に補償しか
つ反転させるために十分な量を行う。勿論「第1」及び
「第2」のドーパントは反転されるインプランテーショ
ンの特定の順序を意味しない。
は、全てのセルのドレーン領域の第1のLDDインプラ
ンテーションを行うときに、半導性基板中に同じエリア
上にインプラントされる第1のドーパントにより生成さ
れるものと逆のタイプの導電性を生成するために適した
タイプの第2のドーパントを、前もって形成されたゲー
ト構造の端部に対して自己整列条件で重要でないマスク
により限定されるエリアにインプラントすることから成
る。このような第2のドーパントのインプランテーショ
ンは、プログラムされるべきセルのゲート構造に直接隣
接するセルのドレーン領域の部分中に前記第1のドーパ
ントにより生成される導電性のタイプを完全に補償しか
つ反転させるために十分な量を行う。勿論「第1」及び
「第2」のドーパントは反転されるインプランテーショ
ンの特定の順序を意味しない。
【0009】最も一般的な場合のn−チャンネルセルで
は、通常セルドレーンエリアの典型的にはリンを使用す
る第1のn−タイプLDDインプランテーションは、ゲ
ート構造に近接するセルのドレーンエリアの部分で前も
って形成されたゲート構造に自己整列的に行われるプロ
グラミング(LDD)の硼素インプランテーションによ
りプログラムされるべきセル中で「補償」されかつ「反
転」される。本発明の第1の態様によると、プログラミ
ングインプランテーションステップ(例えば硼素インプ
ラント)は、この引き続くインプランテーションの間に
意図的に修正された(LDD)マスクを使用することに
よりマトリクスの全てのメモリセルのドレーンエリアを
マスクすることにより、ゲート構造の側面に絶縁スペー
サーを形成することを進行させる前でかつn−タイプの
導電性を卓越したものにすることができるドーパント例
えばリン自身あるいはより一般的には砒素によりソース
エリア中の横方向のスペーサーが装着されたゲート構造
に自己整列的に行われる第2の(LDD)インプランテ
ーションの前に行われる。
は、通常セルドレーンエリアの典型的にはリンを使用す
る第1のn−タイプLDDインプランテーションは、ゲ
ート構造に近接するセルのドレーンエリアの部分で前も
って形成されたゲート構造に自己整列的に行われるプロ
グラミング(LDD)の硼素インプランテーションによ
りプログラムされるべきセル中で「補償」されかつ「反
転」される。本発明の第1の態様によると、プログラミ
ングインプランテーションステップ(例えば硼素インプ
ラント)は、この引き続くインプランテーションの間に
意図的に修正された(LDD)マスクを使用することに
よりマトリクスの全てのメモリセルのドレーンエリアを
マスクすることにより、ゲート構造の側面に絶縁スペー
サーを形成することを進行させる前でかつn−タイプの
導電性を卓越したものにすることができるドーパント例
えばリン自身あるいはより一般的には砒素によりソース
エリア中の横方向のスペーサーが装着されたゲート構造
に自己整列的に行われる第2の(LDD)インプランテ
ーションの前に行われる。
【0010】n−チャンネル及びp−チャンネルトラン
ジスタの両者を含む集積回路中つまりCMOSプロセス
では、補償−反転硼素インプランテーション用に使用さ
れるプログラミングマスクは、特定の用途用にメモリセ
ルのマトリクス中に永続的に記録されるべきデータに従
って実際に修正されたメモリマトリクス以外の付属回路
のp−チャンネルトランジスタのドレーン及びソースエ
リアへの硼素LDDインプランテーションを行うために
使用されるものと同じマスクを都合良く使用できる。
ジスタの両者を含む集積回路中つまりCMOSプロセス
では、補償−反転硼素インプランテーション用に使用さ
れるプログラミングマスクは、特定の用途用にメモリセ
ルのマトリクス中に永続的に記録されるべきデータに従
って実際に修正されたメモリマトリクス以外の付属回路
のp−チャンネルトランジスタのドレーン及びソースエ
リアへの硼素LDDインプランテーションを行うために
使用されるものと同じマスクを都合良く使用できる。
【0011】次いでスペーサーが装着されたゲート構造
と自己整列的に行われる砒素又はリンによる外部回路の
n−チャンネルデバイスのソース及びドレーンエリアの
インプランテーションの第2のステップが、メモリセル
のマトリクスにより占有されるエリア中でこの目的のた
めに使用されるマスクを修正することにより行われ、マ
トリクスの全てのメモリセルのドレーンエリアをマスク
する。外部読出回路及び同じメモリデバイス中に集積さ
れた他のシステムが一般にCMOS構造(つまりn−チ
ャンネルトランジスタ及びp−チャンネルトランジス
タ)を使用するという事実から、本発明の製造方法が付
加的なプロセスステップを必要としないことによりそれ
自身を極度に有利なものとする。勿論本発明の同じプロ
セスは、n−チャンネルLDDトランジスタのみを含む
デバイス中のn−チャンネルLDDセルでROMメモリ
をプログラムするためにも使用できる。この場合には、
繰り返しのn−タイプドーパントのインプランテーショ
ンが通常マスクを使用することなく行われ、従って第1
のLDDインプランテーションステップの間にn−タイ
プドーパント(典型的にはリン又は砒素)により半導体
中に生成される導電性のタイプを反転させるために十分
な量の硼素をインプラントしなければならない、マスク
により限定されるドレーンエリアの一部をプログラムさ
れるべきマトリクスのセルのエリア内で限定するための
専用プログラミングマスクを使用することが必要であ
る。
と自己整列的に行われる砒素又はリンによる外部回路の
n−チャンネルデバイスのソース及びドレーンエリアの
インプランテーションの第2のステップが、メモリセル
のマトリクスにより占有されるエリア中でこの目的のた
めに使用されるマスクを修正することにより行われ、マ
トリクスの全てのメモリセルのドレーンエリアをマスク
する。外部読出回路及び同じメモリデバイス中に集積さ
れた他のシステムが一般にCMOS構造(つまりn−チ
ャンネルトランジスタ及びp−チャンネルトランジス
タ)を使用するという事実から、本発明の製造方法が付
加的なプロセスステップを必要としないことによりそれ
自身を極度に有利なものとする。勿論本発明の同じプロ
セスは、n−チャンネルLDDトランジスタのみを含む
デバイス中のn−チャンネルLDDセルでROMメモリ
をプログラムするためにも使用できる。この場合には、
繰り返しのn−タイプドーパントのインプランテーショ
ンが通常マスクを使用することなく行われ、従って第1
のLDDインプランテーションステップの間にn−タイ
プドーパント(典型的にはリン又は砒素)により半導体
中に生成される導電性のタイプを反転させるために十分
な量の硼素をインプラントしなければならない、マスク
により限定されるドレーンエリアの一部をプログラムさ
れるべきマトリクスのセルのエリア内で限定するための
専用プログラミングマスクを使用することが必要であ
る。
【0012】本発明方法は、高エネルギーインプランテ
ーションプロセスを使用することにより、より進展した
製造プロセスステップとしてプログラミングのインプラ
ンテーションを行う代替の形態で実行することもでき
る。この場合には専用のプログラミングマスク及び専用
のプログラミングインプランテーションステップが必要
になるが、この付加的なコストは集積回路の製造プロセ
スの遙に進展したステップ中でROMメモリマトリクス
のプログラミングを許容する大きな利点により十分にバ
ランスする。実際にプログラミングインプランテーショ
ンは、半導性基板中の接合の形成を完了した後にそして
望ましくは接点を「開口」した後で第1の金属層を付着
する前に、通常付着される中間絶縁分離層の厚さを通し
て高運動エネルギーで硼素をインプラントすることによ
り行われる。
ーションプロセスを使用することにより、より進展した
製造プロセスステップとしてプログラミングのインプラ
ンテーションを行う代替の形態で実行することもでき
る。この場合には専用のプログラミングマスク及び専用
のプログラミングインプランテーションステップが必要
になるが、この付加的なコストは集積回路の製造プロセ
スの遙に進展したステップ中でROMメモリマトリクス
のプログラミングを許容する大きな利点により十分にバ
ランスする。実際にプログラミングインプランテーショ
ンは、半導性基板中の接合の形成を完了した後にそして
望ましくは接点を「開口」した後で第1の金属層を付着
する前に、通常付着される中間絶縁分離層の厚さを通し
て高運動エネルギーで硼素をインプラントすることによ
り行われる。
【0013】本発明のシングルメモリセルの構造は濃度
勾配のある拡散プロフィール(LDD)のソース接合を
有し、一方、メモリセルのドレーンエリア中ではゲート
構造の側面上に絶縁スペーサーを形成した後に引き続く
インプランテーションを行わないため、ドレーン接合は
第1のLDDインプランテーション及び拡散を通して得
られるような比較的弱いドーピングレベルを有するドレ
ーン領域を含んで成るコンフィギュレーションを有して
いる。実際にメモリセルのドレーン領域は比較的低い固
有のドーピングレベルを保持し、しかしこれはセルの電
気的性能を認識できる程度には修正しないことが見出さ
れた。これは2種の因子のためであり、つまり第1の因
子は弱くドープされたドレーン領域の抵抗がいずれの場
合にもトランジスタの直列抵抗に対して実質的に小さい
という事実であり、第2の因子は金属の付着前にドレー
ン接点孔を通して接点エリアのインプランテーションと
拡散を行うことにより低ドーピングドレーン領域の残り
の横方向の広がりが極度に小さくなり従ってセルのドレ
ーン領域を通る抵抗降下が実際に無視できるという事実
である。
勾配のある拡散プロフィール(LDD)のソース接合を
有し、一方、メモリセルのドレーンエリア中ではゲート
構造の側面上に絶縁スペーサーを形成した後に引き続く
インプランテーションを行わないため、ドレーン接合は
第1のLDDインプランテーション及び拡散を通して得
られるような比較的弱いドーピングレベルを有するドレ
ーン領域を含んで成るコンフィギュレーションを有して
いる。実際にメモリセルのドレーン領域は比較的低い固
有のドーピングレベルを保持し、しかしこれはセルの電
気的性能を認識できる程度には修正しないことが見出さ
れた。これは2種の因子のためであり、つまり第1の因
子は弱くドープされたドレーン領域の抵抗がいずれの場
合にもトランジスタの直列抵抗に対して実質的に小さい
という事実であり、第2の因子は金属の付着前にドレー
ン接点孔を通して接点エリアのインプランテーションと
拡散を行うことにより低ドーピングドレーン領域の残り
の横方向の広がりが極度に小さくなり従ってセルのドレ
ーン領域を通る抵抗降下が実際に無視できるという事実
である。
【0014】本発明の異なった特徴及び利点が添付図面
を参照して行う数種の態様の引き続く説明により更に明
らかになるであろう。図1から6は、本発明の製造及び
プログラミングプロセスを例示する部分概略断面図であ
り、図7は、本発明方法に従って形成されるセルの概略
平面図であり、図8は、NORタイプROM中のセルの
組織を示す電気的ダイアグラムであり、そして図9から
14は、本発明の代替態様による製造及びプログラミング
を例示する部分概略断面図である。
を参照して行う数種の態様の引き続く説明により更に明
らかになるであろう。図1から6は、本発明の製造及び
プログラミングプロセスを例示する部分概略断面図であ
り、図7は、本発明方法に従って形成されるセルの概略
平面図であり、図8は、NORタイプROM中のセルの
組織を示す電気的ダイアグラムであり、そして図9から
14は、本発明の代替態様による製造及びプログラミング
を例示する部分概略断面図である。
【0015】次に本発明方法を図面を参照しながら説明
する。本発明を、メモリセルがp−タイプの導電性を有
する半導性基板領域に実現されたn−チャンネルトラン
ジスタであるCMOS又はMOSプロセスに具現化され
たものとして説明する。この選択は、ホールと比較して
電子の大きな移動度のため一般に好ましい。勿論この好
ましい態様に関連してここで説明することは全ての導電
性及びそれに対応する極性の全てが反転した場合にも完
全に有効である。
する。本発明を、メモリセルがp−タイプの導電性を有
する半導性基板領域に実現されたn−チャンネルトラン
ジスタであるCMOS又はMOSプロセスに具現化され
たものとして説明する。この選択は、ホールと比較して
電子の大きな移動度のため一般に好ましい。勿論この好
ましい態様に関連してここで説明することは全ての導電
性及びそれに対応する極性の全てが反転した場合にも完
全に有効である。
【0016】一連の図面つまり図1から6及び図9から
14に示された断面は、図7に特定された断面A−Aに関
するもので、これらはマトリクスの同じ列(ビットライ
ン)に属するサイドが接触する(つまり接触するドレー
ン領域を有する)1対のセルの製造ステップを示し、こ
こで図面中の左側のセルは「プログラムされた」セルと
仮定する。
14に示された断面は、図7に特定された断面A−Aに関
するもので、これらはマトリクスの同じ列(ビットライ
ン)に属するサイドが接触する(つまり接触するドレー
ン領域を有する)1対のセルの製造ステップを示し、こ
こで図面中の左側のセルは「プログラムされた」セルと
仮定する。
【0017】図1に示した通り、メモリセルは、通常の
CMOS又はn−MOS製造プロセスの標準的な操作順
序に従って、p−タイプの導電性を有する半導性基板領
域1中に形成される。これは、ゲート酸化物層2の活性
エリアの成長と、それぞれが通常マトリクスの同じ行中
に配置された全てのセルのゲートを構成する(行ライン
又はしばしば「ワードライン」と呼ばれる)複数の平行
なストリップとしてパターン化されたドープされたポリ
シリコンであるシングルセルのゲート電極3の活性エリ
ア上での成長を導く。製造プロセスのこの時点で、CM
OSプロセスの場合のROMメモリマトリクスの全ての
活性エリア中だけでなくn−MOSプロセスの場合又n
−チャンネルトランジスタの活性エリア中でも、インプ
ラントされたドーパントの拡散後に半導体領域中にn−
タイプの導電性を生成するために適したドーパントの所
謂LDDインプランテーションが行われる。ドーパント
は砒素又はより一般的にはリンである。
CMOS又はn−MOS製造プロセスの標準的な操作順
序に従って、p−タイプの導電性を有する半導性基板領
域1中に形成される。これは、ゲート酸化物層2の活性
エリアの成長と、それぞれが通常マトリクスの同じ行中
に配置された全てのセルのゲートを構成する(行ライン
又はしばしば「ワードライン」と呼ばれる)複数の平行
なストリップとしてパターン化されたドープされたポリ
シリコンであるシングルセルのゲート電極3の活性エリ
ア上での成長を導く。製造プロセスのこの時点で、CM
OSプロセスの場合のROMメモリマトリクスの全ての
活性エリア中だけでなくn−MOSプロセスの場合又n
−チャンネルトランジスタの活性エリア中でも、インプ
ラントされたドーパントの拡散後に半導体領域中にn−
タイプの導電性を生成するために適したドーパントの所
謂LDDインプランテーションが行われる。ドーパント
は砒素又はより一般的にはリンである。
【0018】インプランテーション及び引き続く拡散
は、基板1と同じp−タイプの導電性を有するチャンネ
ル領域により互いに分離されかつ意図的に比較的低く維
持されたドーピングレベルをそれぞれ有するソース及び
ドレーン領域4及び5を生成する。LDDリンインプラ
ンテーションは、本質的に予備限定されたゲート構造
(又はライン)3と自己整列的に行われる。少なくとも
n−チャンネルメモリセルマトリクスにより占有される
エリア内では、リンインプランテーションは実質的に全
てのセルの活性エリア上で行われる「ブランケット」
(マスクレス)インプランテーションである。
は、基板1と同じp−タイプの導電性を有するチャンネ
ル領域により互いに分離されかつ意図的に比較的低く維
持されたドーピングレベルをそれぞれ有するソース及び
ドレーン領域4及び5を生成する。LDDリンインプラ
ンテーションは、本質的に予備限定されたゲート構造
(又はライン)3と自己整列的に行われる。少なくとも
n−チャンネルメモリセルマトリクスにより占有される
エリア内では、リンインプランテーションは実質的に全
てのセルの活性エリア上で行われる「ブランケット」
(マスクレス)インプランテーションである。
【0019】図2を参照すると、フォトレジストマスク
M1の使用により、プログラムされるべきセル(例えば
図1〜6の左側のセル)がつまり永続的に非通電とされ
るドレーンエリアの一部が限定される。本質的にプログ
ラミングマスクM1により限定されるドレーンエリアの
一部は、プログラムされるべきセルのゲート構造3に直
接隣接するエリアつまりそれぞれのチャンネル領域に隣
接するドレーン領域の一部と一致する。マスクM1の開
口を通して、前述の通り一般にソース及びドレーン接合
の濃度勾配のあるドーパント拡散プロフィールを実現す
るために比較的低いドースで行われるリンのLDDイン
プラントを補償するために十分な量の硼素(又はB
F3 )のインプラントを行い、最終的にはプログラムさ
れたマトリクスのセルのチャンネル領域及びドレーン領
域間にp−タイプの導電性と仮定された分離領域を構成
するこの領域6の導電性のタイプを「反転」する。明ら
かなように、リン及び砒素の2種類のインプランテーシ
ョンステップを1及び2として説明したような順序で行
うことは厳格に必要なことではない。実際のところ、順
序を反転し、従って硼素インプランテーションを第1に
行い続いてブランケットLDDリンインプランテーショ
ンを行うことも可能である。
M1の使用により、プログラムされるべきセル(例えば
図1〜6の左側のセル)がつまり永続的に非通電とされ
るドレーンエリアの一部が限定される。本質的にプログ
ラミングマスクM1により限定されるドレーンエリアの
一部は、プログラムされるべきセルのゲート構造3に直
接隣接するエリアつまりそれぞれのチャンネル領域に隣
接するドレーン領域の一部と一致する。マスクM1の開
口を通して、前述の通り一般にソース及びドレーン接合
の濃度勾配のあるドーパント拡散プロフィールを実現す
るために比較的低いドースで行われるリンのLDDイン
プラントを補償するために十分な量の硼素(又はB
F3 )のインプラントを行い、最終的にはプログラムさ
れたマトリクスのセルのチャンネル領域及びドレーン領
域間にp−タイプの導電性と仮定された分離領域を構成
するこの領域6の導電性のタイプを「反転」する。明ら
かなように、リン及び砒素の2種類のインプランテーシ
ョンステップを1及び2として説明したような順序で行
うことは厳格に必要なことではない。実際のところ、順
序を反転し、従って硼素インプランテーションを第1に
行い続いてブランケットLDDリンインプランテーショ
ンを行うことも可能である。
【0020】プログラムされるべきセル(一連の図1〜
6中の左側のセル)のゲート構造3の直下に位置するチ
ャンネル領域からのドレーン領域5の実質的で永続的な
デカップリングをこのように実現した後に、本製造方法
は、絶縁物質(酸化物)層を整合するよう付着すること
によりゲート構造3の側面に沿って絶縁スペーサー7を
形成するためのステップ及び引き続く強く異方性のエッ
チング条件下でエッチングするステップを通して進行す
る。本方法のこの時点では、半導性基板表面は再酸化さ
れて再度絶縁ゲート層2’を形成する。その後「ROM
保護」フォトレジストマスクM2が形成され、本質的に
これはメモリセルマトリクスにより占有されるエリア内
で保持され、かつ図4の部分拡大図に示されたように全
てのメモリセルのドレーンエリアをマスクする。
6中の左側のセル)のゲート構造3の直下に位置するチ
ャンネル領域からのドレーン領域5の実質的で永続的な
デカップリングをこのように実現した後に、本製造方法
は、絶縁物質(酸化物)層を整合するよう付着すること
によりゲート構造3の側面に沿って絶縁スペーサー7を
形成するためのステップ及び引き続く強く異方性のエッ
チング条件下でエッチングするステップを通して進行す
る。本方法のこの時点では、半導性基板表面は再酸化さ
れて再度絶縁ゲート層2’を形成する。その後「ROM
保護」フォトレジストマスクM2が形成され、本質的に
これはメモリセルマトリクスにより占有されるエリア内
で保持され、かつ図4の部分拡大図に示されたように全
てのメモリセルのドレーンエリアをマスクする。
【0021】マスクM2はゲートラインから他のライン
へ広がり、これによりマトリクスの同じ列(ビットライ
ン)に沿って配置された各セル対の連続的ドレーンエリ
アを被覆する。LDD−CMOSプロセスでは、このマ
スクM2が、砒素によりn−チャンネルトランジスタの
ソース及びドレーンエリアをインプラントするために使
用されるマスクと同じマスクとすることができる。勿論
このマスクはマトリクスのエリア内で適切に再限定され
ることを必要としている。メモリセルマトリクスの特殊
な共通ソース構造によると、それぞれセルのレイアウト
及びメモリマトリクスの組織を例示する図7及び8に示
されるように、ゲートライン(行ライン)3の各対に平
行かつ交互に伸びるラインと一致しあるいはこれらを含
んで成るn+ ソース領域4’を形成するために、ゲート
ラインの側面に形成された絶縁スペーサー7と自己整列
するよう、マスクM2の開口を通して砒素がインプラン
トされる。前記複数のソースラインは次いでマトリクス
エリアの外で共通接続される。
へ広がり、これによりマトリクスの同じ列(ビットライ
ン)に沿って配置された各セル対の連続的ドレーンエリ
アを被覆する。LDD−CMOSプロセスでは、このマ
スクM2が、砒素によりn−チャンネルトランジスタの
ソース及びドレーンエリアをインプラントするために使
用されるマスクと同じマスクとすることができる。勿論
このマスクはマトリクスのエリア内で適切に再限定され
ることを必要としている。メモリセルマトリクスの特殊
な共通ソース構造によると、それぞれセルのレイアウト
及びメモリマトリクスの組織を例示する図7及び8に示
されるように、ゲートライン(行ライン)3の各対に平
行かつ交互に伸びるラインと一致しあるいはこれらを含
んで成るn+ ソース領域4’を形成するために、ゲート
ラインの側面に形成された絶縁スペーサー7と自己整列
するよう、マスクM2の開口を通して砒素がインプラン
トされる。前記複数のソースラインは次いでマトリクス
エリアの外で共通接続される。
【0022】ソースエリアのつまりソースラインのn+
インプランテーションは、濃度勾配のある拡散プロフィ
ールを有するソース接合の形成を決定する上に、マトリ
クスのソースラインに沿って抵抗降下を減少させる。前
記製造プロセスは、図7及び8に示すように、分離絶縁
層8の付着、マトリクスと金属ライン(ビットライン)
の同じ列に沿て配置された隣接セル対の連続的ドレーン
領域との電気的接触を確立するドレーン接点9の限定及
び開口を有する標準的順序に従って進行する。本発明の
プログラミングプロセスは代替の形態での実施にも役立
ち、CMOS製造プロセスの場合にも必要な専用プログ
ラミングマスクとインプラントステップは残るが、それ
によると実際に製造とデリバリ時間管理を容易にするこ
とに関して明瞭な利点を有し、第1の金属層付着前に集
積デバイスの製造プロセスの遙に良好なフェーズでプロ
グラミングを行うことを許容する。
インプランテーションは、濃度勾配のある拡散プロフィ
ールを有するソース接合の形成を決定する上に、マトリ
クスのソースラインに沿って抵抗降下を減少させる。前
記製造プロセスは、図7及び8に示すように、分離絶縁
層8の付着、マトリクスと金属ライン(ビットライン)
の同じ列に沿て配置された隣接セル対の連続的ドレーン
領域との電気的接触を確立するドレーン接点9の限定及
び開口を有する標準的順序に従って進行する。本発明の
プログラミングプロセスは代替の形態での実施にも役立
ち、CMOS製造プロセスの場合にも必要な専用プログ
ラミングマスクとインプラントステップは残るが、それ
によると実際に製造とデリバリ時間管理を容易にするこ
とに関して明瞭な利点を有し、第1の金属層付着前に集
積デバイスの製造プロセスの遙に良好なフェーズでプロ
グラミングを行うことを許容する。
【0023】本発明方法のこの代替の態様は一連の図1
から6に関して既に述べたものと同じ状況を示す一連の
図9から14に概略的に示している。本発明の製造−プロ
グラミングプロセスの2種の態様の代替性を強調する目
的で一連の図9から14で同じ符号及び数字は同じ部材を
特定するものとして使用している。図9及び10に示した
ように、全てのマトリクスのセルのソース及びドレーン
エリアの第1のLDDインプランテーション後でかつゲ
ート酸化物2の層を除去した後に、絶縁スペーサー7を
ゲートライン3の側面に沿って形成する。図11に示した
ように、全てのセルのドレーン及びソースエリアを再酸
化した後に従ってゲート酸化物層2’を再度形成した後
に、全てのメモリセルのドレーンエリアを、前述した方
法の場合には第2のリンインプランテーションあるいは
より好ましくは全てのn−チャンネルデバイス中の砒素
インプランテーションを実施するために使用したものと
同じマスクであることができるマスクM2でマスクす
る。このマスクM2を通して、マトリクスセルのソース
エリアが比較的強いドープを有するソース領域4’を形
成するためにインプラントされる。
から6に関して既に述べたものと同じ状況を示す一連の
図9から14に概略的に示している。本発明の製造−プロ
グラミングプロセスの2種の態様の代替性を強調する目
的で一連の図9から14で同じ符号及び数字は同じ部材を
特定するものとして使用している。図9及び10に示した
ように、全てのマトリクスのセルのソース及びドレーン
エリアの第1のLDDインプランテーション後でかつゲ
ート酸化物2の層を除去した後に、絶縁スペーサー7を
ゲートライン3の側面に沿って形成する。図11に示した
ように、全てのセルのドレーン及びソースエリアを再酸
化した後に従ってゲート酸化物層2’を再度形成した後
に、全てのメモリセルのドレーンエリアを、前述した方
法の場合には第2のリンインプランテーションあるいは
より好ましくは全てのn−チャンネルデバイス中の砒素
インプランテーションを実施するために使用したものと
同じマスクであることができるマスクM2でマスクす
る。このマスクM2を通して、マトリクスセルのソース
エリアが比較的強いドープを有するソース領域4’を形
成するためにインプラントされる。
【0024】図12に示すように、前記プロセスは、既知
技術による平面化プロセスを受けることのある中間絶縁
層8の付着で進行する。前記プロセスは中間絶縁層8を
通して接点孔を形成するための、特にROMマトリクス
のドレーン接点孔9内でマスキング及びエッチングステ
ップを有する製造ステップの標準的順序で進行すること
ができる。リン又は砒素を、比較的高い(n+ )ドーピ
ングレベルを有するドレーン接点領域10を形成するため
に比較的強いドースでドレーン接点孔9を通してインプ
ラントする。
技術による平面化プロセスを受けることのある中間絶縁
層8の付着で進行する。前記プロセスは中間絶縁層8を
通して接点孔を形成するための、特にROMマトリクス
のドレーン接点孔9内でマスキング及びエッチングステ
ップを有する製造ステップの標準的順序で進行すること
ができる。リン又は砒素を、比較的高い(n+ )ドーピ
ングレベルを有するドレーン接点領域10を形成するため
に比較的強いドースでドレーン接点孔9を通してインプ
ラントする。
【0025】この時点で、プログラミングマスクM1
が、プログラミングされるべきセル(一連の図中の左側
のセル)のドレーンエリア中で、ゲート構造に隣接する
ドレーン領域の一部を限定するために形成される。硼素
を、マスクM1の開口を通してそして中間分離層8の厚
さを通して半導性基板中でインプラントされ、その後第
1のLDDリンインプラントによりここに生成した(n
- )導電性と比較できる反転(p- ) した導電性を有す
る分離領域を形成するために拡散する。中間絶縁層8を
通して実行されるこのプログラミング硼素インプランテ
ーションは、硼素イオンを加速することのできる約350
から400 KeVまでの運動エネルギーのものを使用する
ことにより実行できる。これらのエネルギーは硼素原子
の「ダブル」イオン化を行うことにより通常のタイプの
インプラントマシーンを使用しても得ることができる。
更にこの場合に硼素イオンをMeVのオーダーの運動エ
ネルギーまで加速でき従って第1の金属層も通過させる
ことのできるインプラントマシーンを使用して第1の金
属層(図14の11)を付着しパターン化した後にプログラ
ミング硼素インプランテーションを行うことができる。
その代わりに、永続的にプログラムされるべきセル中の
下に位置するドレーン分離ゾーンの導電性のタイプを反
転するためのプログラミング硼素インプランテーション
をそれを通して最終的に行うエリアを被覆しないよう
に、前記第1のレベルの金属層を意図的にパターン化す
ることもできる。この最後の解決法はセルのレイアウト
を複雑にしがちでかつ占有エリアに関して不利を生じさ
せる傾向にある。
が、プログラミングされるべきセル(一連の図中の左側
のセル)のドレーンエリア中で、ゲート構造に隣接する
ドレーン領域の一部を限定するために形成される。硼素
を、マスクM1の開口を通してそして中間分離層8の厚
さを通して半導性基板中でインプラントされ、その後第
1のLDDリンインプラントによりここに生成した(n
- )導電性と比較できる反転(p- ) した導電性を有す
る分離領域を形成するために拡散する。中間絶縁層8を
通して実行されるこのプログラミング硼素インプランテ
ーションは、硼素イオンを加速することのできる約350
から400 KeVまでの運動エネルギーのものを使用する
ことにより実行できる。これらのエネルギーは硼素原子
の「ダブル」イオン化を行うことにより通常のタイプの
インプラントマシーンを使用しても得ることができる。
更にこの場合に硼素イオンをMeVのオーダーの運動エ
ネルギーまで加速でき従って第1の金属層も通過させる
ことのできるインプラントマシーンを使用して第1の金
属層(図14の11)を付着しパターン化した後にプログラ
ミング硼素インプランテーションを行うことができる。
その代わりに、永続的にプログラムされるべきセル中の
下に位置するドレーン分離ゾーンの導電性のタイプを反
転するためのプログラミング硼素インプランテーション
をそれを通して最終的に行うエリアを被覆しないよう
に、前記第1のレベルの金属層を意図的にパターン化す
ることもできる。この最後の解決法はセルのレイアウト
を複雑にしがちでかつ占有エリアに関して不利を生じさ
せる傾向にある。
【0026】一連の図1から6及び9から14に示された
態様は、左側(図面に向かって)のセルがプログラムさ
れたセルつまり永続的に導電されないセルで一方右側の
セルは永続的にはプログラムされていないセルである特
殊な状況を示している。従って図示の態様のメモリの動
作の読出フェーズの間は、左側のセルがP- 分離領域6
により非導電の状態にされているため、ドレーン接点11
は図示の1対のセルの右側のセルのみに関する電気を導
く。
態様は、左側(図面に向かって)のセルがプログラムさ
れたセルつまり永続的に導電されないセルで一方右側の
セルは永続的にはプログラムされていないセルである特
殊な状況を示している。従って図示の態様のメモリの動
作の読出フェーズの間は、左側のセルがP- 分離領域6
により非導電の状態にされているため、ドレーン接点11
は図示の1対のセルの右側のセルのみに関する電気を導
く。
【0027】ドレーン接点ホール中に充填剤物質を付着
させる前に接点エリア9の下の半導性基板一般にリンで
好適にインプラントされ、接点抵抗を減少させる目的で
つまり所謂オーム接触を形成するためのn+ 接点領域10
を形成し、これにより接点が非オーム接触特性を生成す
ることができる比較的低いドーピングレベル(n- e/
o p- )を有する半導体(接点ダイオード)の領域に
設定されることを防止する。これは図中の右側のセル
(トランジスタ)つまり導電セルのドレーン領域の横方
向の広がりを減少させる効果も有し、これは本発明によ
ると第1のLDDインプランテーションのみで決定でき
る比較的弱いドーピングレベルを保持するセルのドレー
ン領域の固有の抵抗を実質的に無視できる程度にするこ
とに寄与する。
させる前に接点エリア9の下の半導性基板一般にリンで
好適にインプラントされ、接点抵抗を減少させる目的で
つまり所謂オーム接触を形成するためのn+ 接点領域10
を形成し、これにより接点が非オーム接触特性を生成す
ることができる比較的低いドーピングレベル(n- e/
o p- )を有する半導体(接点ダイオード)の領域に
設定されることを防止する。これは図中の右側のセル
(トランジスタ)つまり導電セルのドレーン領域の横方
向の広がりを減少させる効果も有し、これは本発明によ
ると第1のLDDインプランテーションのみで決定でき
る比較的弱いドーピングレベルを保持するセルのドレー
ン領域の固有の抵抗を実質的に無視できる程度にするこ
とに寄与する。
【0028】図7の平面図に集積構造の特徴の代表的限
定プロフィールを示してある。当業者に周知な構造に従
って同じ列に沿って配置されたセルのドレーン接点(対
で)と一連のワードラインWLを共に接続する一連のビ
ットラインBLを通してそれぞれがアドレスされるメモ
リセルのマトリクスの機能的な電気的ダイアグラムが示
されている。実際に全てのソースラインつまりマトリク
スのメモリセルの全てのソース領域は共通に相互接続さ
れ、グラウンドノードつまりメモリ回路の仮想グラウン
ドノードを機能的に構成している。
定プロフィールを示してある。当業者に周知な構造に従
って同じ列に沿って配置されたセルのドレーン接点(対
で)と一連のワードラインWLを共に接続する一連のビ
ットラインBLを通してそれぞれがアドレスされるメモ
リセルのマトリクスの機能的な電気的ダイアグラムが示
されている。実際に全てのソースラインつまりマトリク
スのメモリセルの全てのソース領域は共通に相互接続さ
れ、グラウンドノードつまりメモリ回路の仮想グラウン
ドノードを機能的に構成している。
【0029】本発明方法により得られるセルの構造は比
較的強いドーピングレベルを揺するソース接合と第1の
LDDリンインプラントのみで決定される該ソース接合
より比較的弱いドーピングレベルのドレーン接合を提示
し、その後のスペーサーの形成のインプラントは行わな
い。これはセルの電気的挙動を悪化させない。実際にセ
ルの全てのドレーンエリアが(対応する金属ビットライ
ンに)並列に接続されかつ高インピーダンスの電流経路
を形成しないNOR型のメモリマトリクスでは、全ての
マトリクスのセルに共通なソース「ノード」が個々のソ
ース接合の信頼できるグラウンドポテンシャルレファレ
ンスを提示することが重要である。従ってソース領域の
(つまりシングルセルの接合領域の及び相互接続ライン
の)比較的強いドーピングはインピーダンスを最小に維
持する。他方、シングルセルのドレーン接点エリアで行
われる強い接点領域インプランテーションは接触抵抗を
減少させるために半導性シリコン基板の表面層のドーパ
ントの局部的富化に加えて、セルのドレーン領域の残り
の直列抵抗も効果的に減少させる。実際にプログラムさ
れていないセルの製造プロセスの最後に第1のLDDイ
ンプランテーションのみによりドープされたままのドレ
ーン領域は、セルの各対の連続的ドレーン領域の広がり
に対して中心位置のドレーン接点の下の比較的強いドー
ピングレベルを有するゾーンの形成によりかなり減少し
た(残りの)横方向の広がりを有している。
較的強いドーピングレベルを揺するソース接合と第1の
LDDリンインプラントのみで決定される該ソース接合
より比較的弱いドーピングレベルのドレーン接合を提示
し、その後のスペーサーの形成のインプラントは行わな
い。これはセルの電気的挙動を悪化させない。実際にセ
ルの全てのドレーンエリアが(対応する金属ビットライ
ンに)並列に接続されかつ高インピーダンスの電流経路
を形成しないNOR型のメモリマトリクスでは、全ての
マトリクスのセルに共通なソース「ノード」が個々のソ
ース接合の信頼できるグラウンドポテンシャルレファレ
ンスを提示することが重要である。従ってソース領域の
(つまりシングルセルの接合領域の及び相互接続ライン
の)比較的強いドーピングはインピーダンスを最小に維
持する。他方、シングルセルのドレーン接点エリアで行
われる強い接点領域インプランテーションは接触抵抗を
減少させるために半導性シリコン基板の表面層のドーパ
ントの局部的富化に加えて、セルのドレーン領域の残り
の直列抵抗も効果的に減少させる。実際にプログラムさ
れていないセルの製造プロセスの最後に第1のLDDイ
ンプランテーションのみによりドープされたままのドレ
ーン領域は、セルの各対の連続的ドレーン領域の広がり
に対して中心位置のドレーン接点の下の比較的強いドー
ピングレベルを有するゾーンの形成によりかなり減少し
た(残りの)横方向の広がりを有している。
【図1】本発明のデバイスの製造及びプログラミングの
第1の態様の一連の順序の第1のステップを例示する部
分概略断面図。
第1の態様の一連の順序の第1のステップを例示する部
分概略断面図。
【図2】同じく第2のステップを例示する部分概略断面
図。
図。
【図3】同じく第3のステップを例示する部分概略断面
図。
図。
【図4】同じく第4のステップを例示する部分概略断面
図。
図。
【図5】同じく第5のステップを例示する部分概略断面
図。
図。
【図6】同じく第6のステップを例示する部分概略断面
図。
図。
【図7】本発明方法に従って形成されるセルを例示する
概略平面図。
概略平面図。
【図8】NORタイプROM中のセルの組織を示す電気
的ダイアグラム。
的ダイアグラム。
【図9】本発明のデバイスの製造及びプログラミングの
第2の態様の一連の順序の第1のステップを例示する部
分概略断面図。
第2の態様の一連の順序の第1のステップを例示する部
分概略断面図。
【図10】同じく第2のステップを例示する部分概略断面
図。
図。
【図11】同じく第3のステップを例示する部分概略断面
図。
図。
【図12】同じく第4のステップを例示する部分概略断面
図。
図。
【図13】同じく第5のステップを例示する部分概略断面
図。
図。
【図14】同じく第6のステップを例示する部分概略断面
図。
図。
1・・・半導性基板 2・・・ゲート酸化物層 3・
・・ゲート電極 4・・・ソース領域 5・・・ドレー
ン領域 6・・・分離領域 7・・・絶縁スペーサー
8・・・分離絶縁層 9・・・ドレーン接点 10・・・
ドレーン接点領域 11・・・金属層
・・ゲート電極 4・・・ソース領域 5・・・ドレー
ン領域 6・・・分離領域 7・・・絶縁スペーサー
8・・・分離絶縁層 9・・・ドレーン接点 10・・・
ドレーン接点領域 11・・・金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 9054−4M H01L 27/08 321 E (72)発明者 ジュセッペ・メローニ イタリア国 アグラーテ・ブリアンツァ 20041 ヴィア・ヴェルディ 36 (72)発明者 ダニロ・レ イタリア国 ベルナレッジョ 20044 ヴ ィア・エミリア 4 (72)発明者 リヴィオ・バルディ イタリア国 アグラーテ・ブリアンツァ 20041 ヴィア・ダンテ 26/28
Claims (7)
- 【請求項1】 第1のタイプの導電性の半導性基板中に
形成され、上部にゲート構造を有する前記半導性基板の
チャンネル領域により分離された前記第1のタイプの導
電性とは逆の導電性を有するソース領域及びドレーン領
域を含んで成るROMメモリセルのプログラム方法にお
いて、 前記チャンネル領域に隣接する前記ドレーン領域の一部
に前記半導性基板の導電性と同じタイプの導電性を生成
するために適したドーパントを前記ドレーン領域の前記
一部の導電性のタイプを反転させるために十分な量をイ
ンプラントし拡散することにより前記ドレーン領域を前
記チャンネル領域からデカップリングすることを特徴と
する方法。 - 【請求項2】 それぞれが半導性基板中に上部にゲート
構造を有するチャンネル領域により分離されたLDDソ
ース及びドレーン領域を有する行及び列に配置されたセ
ルのマトリクスを含んで成るROMメモリの製造の際
に、第1のタイプの導電性を有する半導性基板上に前記
ゲート構造を形成し、前記ソース及びドレーン領域中に
前記基板の導電性のタイプと逆のタイプの導電性を生成
するために適したドーパントの前記ゲート構造と自己整
列的な第1のインプランテーションを行い、前記ゲート
構造の側面に沿って絶縁スペーサーを形成し、かつ前記
領域のドーピングレベルを増加させるために適したドー
パントの前記スペーサーで提供される前記ゲート構造と
自己整列的な第2のインプランテーションを行う各ステ
ップを含んで成るROMメモリの製造方法において、 (a) それを永続的に非通電とすることにより少なくとも
プログラムされるべきメモリセルのドレーンエリアの前
記ゲート構造に隣接する部分を第1のマスクで限定し、 (b) 少なくともセルのドレーン領域の前記ゲート構造に
隣接する部分の前記第1の自己整列的インプランテーシ
ョンの効果を完全に補償しかつ反転させるために十分な
量の前記半導性基板の導電性と同じタイプの導電性を生
成させるために適したドーパントを前記マスクを通して
インプラントし、 (c) マトリクスの全ての前記のドレーンエリアを第2の
マスクでマスキングし、 (d) 全てのマトリクスのセルのソース領域中のドーピン
グレベルを増加させるために適した前記ドーパントを前
記第2のマスクを通してインプラントし、 (e) 分離絶縁層を形成し、 (f) 該絶縁層を通して各マトリクスセルのドレーン領域
と接触させるための孔を限定しかつ開口し、 (g) 接点エリアの下に位置する領域のドーピングレベル
を増加させるために適したドーパントをインプラントし
かつドレーン接点を形成する、 各ステップを含んで成ることを特徴とするROMメモリ
の製造方法。 - 【請求項3】 各ステップが、 (c)、 (d)、 (e)、
(f)、 (g)、 (a)、 (b)の順序で行われ、かつステップ
(b) で行われる前記インプランテーションが高運動エネ
ルギーインプランテーションである請求項2に記載の方
法。 - 【請求項4】 前記基板がp−タイプの導電性を有しか
つ前記ソース及びドレーン領域が前記ゲート構造と自己
整列的にリンをインプラントすることにより得られるn
−タイプの導電性を有し、かつ硼素がプログラムされる
べきセルのドレーン領域の前記一部に前記第1のマスク
を通してインプラントされ、砒素が前記マトリクスの全
てのセルのソースエリア中に前記第2のマスクを通して
インプラントされる請求項2又は3に記載の方法。 - 【請求項5】 第1のリンインプランテーション及び第
2の硼素インプランテーションがn- タイプ及びp+ タ
イプのLDDインプランテーションであり、前記砒素イ
ンプランテーションが標準的なLDD−MOS製造プロ
セスのn−チャンネルデバイスのソース及びドレーン接
合インプランテーションである請求項4に記載の方法。 - 【請求項6】 第1のタイプの導電性の半導性基板中に
形成された行及び列に配置され、各セルがゲート構造を
その上部に有する前記半導性基板のチャンネル領域によ
り分離され前記半導性基板の導電性と逆の導電性のタイ
プを有するソース領域及びドレーン領域を含んで成り、
かつ前記セルのソース領域が前記マトリクスの全てのセ
ルに共通なパターン化された独自のソース領域の一部で
あるメモリセルのマトリクスにおいて、 各セルの前記ソース領域が少なくとも前記分離チャンネ
ル領域に向かう濃度勾配のあるプロフィールを有し、か
つ第1のゾーン内に実質的に含まれる第2のゾーンより
比較的弱いドーピングレベルを有しかつ前記第1のゾー
ンより強いドーピングレベルを有する前記チャンネル領
域に近接する第1のゾーンを含んで成り、非永続的にプ
ログラムされたメモリセルの前記ドレーン領域が前記ゾ
ーン領域の前記第1のゾーンのそれと同じドーピングレ
ベルを有し、 各ドレーン領域が、その中に形成されるドレーン領域よ
り強いドーピングレベルを有する接点及び接点領域を通
して接触していることを特徴とするメモリセルのマトリ
クス。 - 【請求項7】 セルの前記マトリクスの同じ列に沿って
配置された隣接するセル対が共通のドレーン領域を共有
し、かつシングルセルが隣接するセルの各対の前記共通
ドレーン領域の中間位置に形成されている請求項6に記
載の構造。
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EP92830337 | 1992-06-26 | ||
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EP92830552A EP0575688B1 (en) | 1992-06-26 | 1992-10-01 | Programming of LDD-ROM cells |
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Publications (1)
Publication Number | Publication Date |
---|---|
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18449093A Pending JPH0669463A (ja) | 1992-06-26 | 1993-06-28 | Lddセルを有するnorタイプrom |
Country Status (3)
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---|---|
US (2) | US5407852A (ja) |
EP (1) | EP0575688B1 (ja) |
JP (1) | JPH0669463A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9057413B2 (en) | 2009-04-30 | 2015-06-16 | Sunstar Engineering Inc. | Floating brake disk assembling method |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6870884B1 (en) * | 1992-01-29 | 2005-03-22 | Mitsubishi Denki Kabushiki Kaisha | High-efficiency encoder and video information recording/reproducing apparatus |
US6278162B1 (en) * | 1993-06-30 | 2001-08-21 | Integrated Device Technology, Inc. | ESD protection for LDD devices |
US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
US5920296A (en) * | 1995-02-01 | 1999-07-06 | Pixel International | Flat screen having individually dipole-protected microdots |
JP3193845B2 (ja) * | 1995-05-24 | 2001-07-30 | シャープ株式会社 | 半導体装置及びその製造方法 |
JPH09312399A (ja) * | 1995-07-14 | 1997-12-02 | Seiko Instr Inc | 半導体装置とその製造方法 |
IT1289540B1 (it) * | 1996-07-10 | 1998-10-15 | Sgs Thomson Microelectronics | Metodo per trasformare automaticamente la fabbricazione di una cella di memoria eprom nella fabbricazione di una cella di memoria |
US5789312A (en) * | 1996-10-30 | 1998-08-04 | International Business Machines Corporation | Method of fabricating mid-gap metal gates compatible with ultra-thin dielectrics |
FR2755299B1 (fr) * | 1996-10-31 | 1998-11-20 | Sgs Thomson Microelectronics | Memoire rom et procede de fabrication correspondant en technologie mos |
DE19732871C2 (de) * | 1997-07-30 | 1999-05-27 | Siemens Ag | Festwert-Speicherzellenanordnung, Ätzmaske für deren Programmierung und Verfahren zu deren Herstellung |
US5940332A (en) * | 1997-11-13 | 1999-08-17 | Stmicroelectronics, Inc. | Programmed memory with improved speed and power consumption |
US6452276B1 (en) | 1998-04-30 | 2002-09-17 | International Business Machines Corporation | Ultra thin, single phase, diffusion barrier for metal conductors |
US6084275A (en) * | 1998-05-04 | 2000-07-04 | Texas Instruments - Acer Incorporated | Double coding mask read only memory (mask ROM) for minimizing band-to-band leakage |
US6207999B1 (en) * | 1998-05-04 | 2001-03-27 | Texas Instruments-Acer Incorporated | Double coding mask read only memory (mask ROM) for minimizing band-to-band leakage |
EP0957521A1 (en) | 1998-05-11 | 1999-11-17 | STMicroelectronics S.r.l. | Matrix of memory cells fabricated by means of a self-aligned source process, comprising ROM memory cells, and related manufacturing process |
US6380016B2 (en) * | 1998-06-23 | 2002-04-30 | Ross Alan Kohler | Method for forming programmable CMOS ROM devices |
DE69833247D1 (de) * | 1998-10-02 | 2006-04-06 | St Microelectronics Srl | Verfahren zur Herstellung eines Mehrpegel ROM Speichers in einem Doppelgate CMOS Prozess und entsprechende ROM Speicherzelle |
US6576517B1 (en) | 1998-12-31 | 2003-06-10 | Stmicroelectronics S.R.L. | Method for obtaining a multi-level ROM in an EEPROM process flow |
US6614082B1 (en) * | 1999-01-29 | 2003-09-02 | Micron Technology, Inc. | Fabrication of semiconductor devices with transition metal boride films as diffusion barriers |
DE19929675A1 (de) * | 1999-06-28 | 2001-04-12 | Infineon Technologies Ag | Verfahren zur Herstellung von ROM-Speicherzellen |
US6323091B1 (en) * | 1999-07-16 | 2001-11-27 | Zilog, Inc. | Method of forming semiconductor memory device with LDD |
US6468869B1 (en) * | 2001-05-11 | 2002-10-22 | Macronix International Co., Ltd. | Method of fabricating mask read only memory |
US6645806B2 (en) * | 2001-08-07 | 2003-11-11 | Micron Technology, Inc. | Methods of forming DRAMS, methods of forming access transistors for DRAM devices, and methods of forming transistor source/drain regions |
TW533585B (en) * | 2002-05-02 | 2003-05-21 | Macronix Int Co Ltd | Structure of two-bit mask read-only memory device and fabricating method thereof |
JP5179692B2 (ja) * | 2002-08-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
US7232729B1 (en) * | 2003-05-06 | 2007-06-19 | Spansion Llc | Method for manufacturing a double bitline implant |
US6885044B2 (en) * | 2003-07-30 | 2005-04-26 | Promos Technologies, Inc. | Arrays of nonvolatile memory cells wherein each cell has two conductive floating gates |
KR100546360B1 (ko) | 2003-08-06 | 2006-01-26 | 삼성전자주식회사 | Nor형 마스크 rom 소자 및 이를 포함하는 반도체소자의 제조 방법 |
KR100701697B1 (ko) * | 2005-06-29 | 2007-03-29 | 주식회사 하이닉스반도체 | 듀얼 폴리사이드 게이트를 갖는 씨모스 소자의 제조방법 |
US20070052021A1 (en) * | 2005-08-23 | 2007-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, and display device, electronic device, and semiconductor device using the same |
KR100750195B1 (ko) * | 2006-09-21 | 2007-08-17 | 삼성전자주식회사 | 노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법 |
CN101826525B (zh) * | 2009-03-06 | 2011-10-05 | 宜扬科技股份有限公司 | 具有双重离子注入的nor型闪存结构及其制造方法 |
CN101826524B (zh) * | 2009-03-06 | 2012-05-23 | 宜扬科技股份有限公司 | 具有高掺杂漏极区的nor型闪存结构及其制造方法 |
US9048137B2 (en) * | 2012-02-17 | 2015-06-02 | Flashsilicon Incorporation | Scalable gate logic non-volatile memory cells and arrays |
US9450079B2 (en) | 2014-04-09 | 2016-09-20 | International Business Machines Corporation | FinFET having highly doped source and drain regions |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4059826A (en) * | 1975-12-29 | 1977-11-22 | Texas Instruments Incorporated | Semiconductor memory array with field effect transistors programmable by alteration of threshold voltage |
US4225875A (en) * | 1978-04-19 | 1980-09-30 | Rca Corporation | Short channel MOS devices and the method of manufacturing same |
US4208780A (en) * | 1978-08-03 | 1980-06-24 | Rca Corporation | Last-stage programming of semiconductor integrated circuits including selective removal of passivation layer |
US4376947A (en) * | 1979-09-04 | 1983-03-15 | Texas Instruments Incorporated | Electrically programmable floating gate semiconductor memory device |
US4514897A (en) * | 1979-09-04 | 1985-05-07 | Texas Instruments Incorporated | Electrically programmable floating gate semiconductor memory device |
JPS583192A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | 読み出し専用メモリ |
US4599118A (en) * | 1981-12-30 | 1986-07-08 | Mostek Corporation | Method of making MOSFET by multiple implantations followed by a diffusion step |
US5141890A (en) * | 1982-02-01 | 1992-08-25 | Texas Instruments Incorporated | CMOS sidewall oxide-lightly doped drain process |
JPS58148448A (ja) * | 1982-03-01 | 1983-09-03 | Nippon Denso Co Ltd | 半導体romの製造方法 |
US4536944A (en) * | 1982-12-29 | 1985-08-27 | International Business Machines Corporation | Method of making ROM/PLA semiconductor device by late stage personalization |
JPH0626246B2 (ja) * | 1983-06-17 | 1994-04-06 | 株式会社日立製作所 | 半導体メモリの製造方法 |
US4513494A (en) * | 1983-07-19 | 1985-04-30 | American Microsystems, Incorporated | Late mask process for programming read only memories |
US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
US4649638A (en) * | 1985-04-17 | 1987-03-17 | International Business Machines Corp. | Construction of short-length electrode in semiconductor device |
US4649629A (en) * | 1985-07-29 | 1987-03-17 | Thomson Components - Mostek Corp. | Method of late programming a read only memory |
US4956308A (en) * | 1987-01-20 | 1990-09-11 | Itt Corporation | Method of making self-aligned field-effect transistor |
IT1186430B (it) * | 1985-12-12 | 1987-11-26 | Sgs Microelettrica Spa | Rpocedimento per la realizzazione di memorie a sola lettura in tecnologia nmos programmate mediante impiantazione ionica e memoria a sola lettura ottenuta mediante tale procedimento |
US4805143A (en) * | 1986-01-16 | 1989-02-14 | Hitachi Ltd. | Read-only memory |
JPS6364361A (ja) * | 1986-09-03 | 1988-03-22 | Sharp Corp | マスクromの製造方法 |
US5024960A (en) * | 1987-06-16 | 1991-06-18 | Texas Instruments Incorporated | Dual LDD submicron CMOS process for making low and high voltage transistors with common gate |
US4852062A (en) * | 1987-09-28 | 1989-07-25 | Motorola, Inc. | EPROM device using asymmetrical transistor characteristics |
IT1217372B (it) * | 1988-03-28 | 1990-03-22 | Sgs Thomson Microelectronics | Procedimento per la programmazione di memorie rom in tecnologia mos ecmos |
JPH0748503B2 (ja) * | 1988-11-29 | 1995-05-24 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
US4874713A (en) * | 1989-05-01 | 1989-10-17 | Ncr Corporation | Method of making asymmetrically optimized CMOS field effect transistors |
JPH0821687B2 (ja) * | 1989-05-31 | 1996-03-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
EP0416141A1 (de) * | 1989-09-04 | 1991-03-13 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines FET mit asymmetrisch angeordnetem Gate-Bereich |
IT1239707B (it) * | 1990-03-15 | 1993-11-15 | St Microelectrics Srl | Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain |
KR930000581B1 (ko) * | 1990-04-04 | 1993-01-25 | 금성일렉트론 주식회사 | 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 |
US5032881A (en) * | 1990-06-29 | 1991-07-16 | National Semiconductor Corporation | Asymmetric virtual ground EPROM cell and fabrication method |
US5117389A (en) * | 1990-09-05 | 1992-05-26 | Macronix International Co., Ltd. | Flat-cell read-only-memory integrated circuit |
US5200802A (en) * | 1991-05-24 | 1993-04-06 | National Semiconductor Corporation | Semiconductor ROM cell programmed using source mask |
-
1992
- 1992-10-01 EP EP92830552A patent/EP0575688B1/en not_active Expired - Lifetime
-
1993
- 1993-06-28 US US08/084,971 patent/US5407852A/en not_active Expired - Lifetime
- 1993-06-28 JP JP18449093A patent/JPH0669463A/ja active Pending
-
1996
- 1996-12-23 US US08/772,301 patent/US5793086A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9057413B2 (en) | 2009-04-30 | 2015-06-16 | Sunstar Engineering Inc. | Floating brake disk assembling method |
Also Published As
Publication number | Publication date |
---|---|
EP0575688A2 (en) | 1993-12-29 |
US5407852A (en) | 1995-04-18 |
EP0575688A3 (ja) | 1994-03-16 |
US5793086A (en) | 1998-08-11 |
EP0575688B1 (en) | 1998-05-27 |
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