JPH0669463A - Ｌｄｄセルを有するｎｏｒタイプｒｏｍ - Google Patents

Ｌｄｄセルを有するｎｏｒタイプｒｏｍ

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JPH0669463A
JPH0669463A JP18449093A JP18449093A JPH0669463A JP H0669463 A JPH0669463 A JP H0669463A JP 18449093 A JP18449093 A JP 18449093A JP 18449093 A JP18449093 A JP 18449093A JP H0669463 A JPH0669463 A JP H0669463A
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JP18449093A
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Emilio G Ghio
エミリオ・ジャンバチスタ・ギオ
Giuseppe Meroni
ジュセッペ・メローニ
Danilo Re
ダニロ・レ
Livio Baldi
リヴィオ・バルディ
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STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/387—Source region or drain region doping programmed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 濃度勾配を有する拡散プロフィールの接合を
有するメモリセルは良好な長期間の信頼性を保証する。
本発明は従来より容易に実施でき付加的なマスクを必要
としないＲＯＭメモリセルをプログラムし及び製造する
方法及び該メモリセルを提供することを目的とする。 【構成】 通常の方法で半導性基板１上に該基板と逆の
導電性を有するよう形成されたドレーン領域５の一部に
その導電性を補償し反転させて前記基板と同一の導電性
とするために十分な量のドーパント（例えば硼素）のイ
ンプラントを行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ（弱くドープさ
れたドレーンの一般に使用される頭字語）、装置及び／
又はドレーン勾配拡散を有するＭＯＳ又はＣＭＯＳ技術
で形成されるＲＯＭタイプメモリセルを製造しプログラ
ムするための方法に関する。プログラミングは共通ソー
スコンフィギュレーションを有するＲＯＭマトリクス
（通常ＮＯＲタイプＲＯＭとして知られる）の全ての
「プログラムされた」セルを永続的に非通電とすること
により行われる。
【０００２】ＲＯＭメモリはＭＯＳ又はＣＭＯＳ技術で
形成されるマイクロプロセッサーを基にするシステムで
広く使用され、特定の適用に対応するある程度の情報を
プログラミングすることはＲＯＭメモリセクションを含
む集積回路の製造プロセスの間に起こる。この理由のた
め顧客の注文と生産管理の観点から、デバイスの製造段
階でＲＯＭメモリの最終的なプログラミングに導くプロ
セスステップを可能な限り前進させた形で行うことを可
能にすることから誘導される利点があることは明らかで
ある。シングルＲＯＭメモリセルはｎ−チャンネル又は
ｐ−チャンネルトランジスタから一般に構成され、メモ
リセルマトリクスの読出回路及び同じチップ上に集積さ
れた他の回路も電力消費を減少させるという明白な理由
でより一般的にはＣＭＯＳ技術で製造される。
【０００３】薄いゲート酸化物層の形成の代わりにこれ
らの位置に厚い電界酸化物層の形成を生じさせるマトリ
クスの予備設定された位置にあるセルの形成を全て除外
するセルの活性エリアを限定するために使用されるマス
クを意図的に修正することによるＲＯＭメモリのプログ
ラミングは依然として広く利用される技術である。しか
しこのアプローチは集積回路の製造プロセスの比較的初
期のフェーズで行われ、従って製造プロセスの後の方の
ステップの間に実施できる他のプログラミングの方法が
あればより好ましい。他の既知のアプローチによると、
ｎ−チャンネルメモリセルのプログラミングは「プログ
ラムされる」べきマトリクスのセルのスレッショルド電
圧を上昇させるに十分な量の硼素を専用プログラミング
マスクの孔を通してインプラントすることにより行われ
る。
【０００４】他の既知の解決法は、プログラムされるべ
きセルのソースゾーン中に硼素を独占的にインプラント
しかつその後ゲート構造の下にそれを拡散させることか
ら成っている。これによると、セルのドレーン接合の近
傍のチャンネルのドーピングレベルによりブレークダウ
ン電圧が影響を受けるため該ブレークダウンのかなりの
低下なしに、スレッショルド電圧をサプライ電圧以上に
増加させることが可能である。それにもかかわらずこの
プロセスも常に満足できるわけでなく、そして特にＲＯ
Ｍメモリマトリクスの構造の共通ソースタイプを有する
ＶＬＳＩデバイスには適用できない。
【０００５】本願の出願人による先に特許されたイタリ
ア特許第1,217,372 号に記載されたプロセスによると、
プログラムされるべきマトリクスのセルの既に形成され
たゲート構造に隣接するソース及び／又はドレーンエリ
アをマスキングすることにより、ソース及びドレーン領
域をインプラントするために使用される同じマスクの使
用により、ＲＯＭメモリのセルのプログラミングを都合
良く行うことができ、これによりそれぞれのゲート構造
からのソース及びドレーン領域のバッキングオフにより
ゲートとソース及びドレーン領域間のデカップリングを
得ることができる。
【０００６】これらの全てのプログラミングプロセスは
標準構造、つまりゲート構造と自己整列的に行われる２
回の別個のインプランテーションステップを通して得ら
れる濃度勾配を有する拡散プロフィールを有するソース
及びドレーン接合の形成を意図しない構造を有するメモ
リセルに本質的に適用できる。ゲート構造を限定した直
後の第１の比較的弱いインプランテーションと前記ゲー
ト構造の側面に沿って所謂絶縁スペーサーを形成した後
の第２の比較的強いインプランテーションである。他
方、濃度勾配を有する拡散プロフィールの接合を有する
メモリセルは良好な長期間の信頼性を保証し、一般にこ
の技術は特にＲＯＭメモリマトリクスとともに同じチッ
プ上の領域に通常集積される回路中で改良された電気的
パラメーターを有する高度に信頼性のあるＭＯＳトラン
ジスタを形成するための高密度集積プロフィールで広く
使用されている。
【０００７】
【発明の目的】本発明の目的は、濃度勾配を有する拡散
部（ＬＤＤ）の接合を有するセルのＲＯＭメモリマトリ
クスの製造及びプログラミングプロセスを提供すること
であり、これは非常に簡単に実施でき、かつ同じチップ
上に存在する付属の外部回路中でｎ−チャンネル及びｐ
−チャンネルＬＤＤタイプトランジスタが使用される際
には、標準的なプロセスの流れと比較して付加的なマス
クを必要としない。
【０００８】基本的に本発明のプログラミングプロセス
は、全てのセルのドレーン領域の第１のＬＤＤインプラ
ンテーションを行うときに、半導性基板中に同じエリア
上にインプラントされる第１のドーパントにより生成さ
れるものと逆のタイプの導電性を生成するために適した
タイプの第２のドーパントを、前もって形成されたゲー
ト構造の端部に対して自己整列条件で重要でないマスク
により限定されるエリアにインプラントすることから成
る。このような第２のドーパントのインプランテーショ
ンは、プログラムされるべきセルのゲート構造に直接隣
接するセルのドレーン領域の部分中に前記第１のドーパ
ントにより生成される導電性のタイプを完全に補償しか
つ反転させるために十分な量を行う。勿論「第１」及び
「第２」のドーパントは反転されるインプランテーショ
ンの特定の順序を意味しない。
【０００９】最も一般的な場合のｎ−チャンネルセルで
は、通常セルドレーンエリアの典型的にはリンを使用す
る第１のｎ−タイプＬＤＤインプランテーションは、ゲ
ート構造に近接するセルのドレーンエリアの部分で前も
って形成されたゲート構造に自己整列的に行われるプロ
グラミング（ＬＤＤ）の硼素インプランテーションによ
りプログラムされるべきセル中で「補償」されかつ「反
転」される。本発明の第１の態様によると、プログラミ
ングインプランテーションステップ（例えば硼素インプ
ラント）は、この引き続くインプランテーションの間に
意図的に修正された（ＬＤＤ）マスクを使用することに
よりマトリクスの全てのメモリセルのドレーンエリアを
マスクすることにより、ゲート構造の側面に絶縁スペー
サーを形成することを進行させる前でかつｎ−タイプの
導電性を卓越したものにすることができるドーパント例
えばリン自身あるいはより一般的には砒素によりソース
エリア中の横方向のスペーサーが装着されたゲート構造
に自己整列的に行われる第２の（ＬＤＤ）インプランテ
ーションの前に行われる。
【００１０】ｎ−チャンネル及びｐ−チャンネルトラン
ジスタの両者を含む集積回路中つまりＣＭＯＳプロセス
では、補償−反転硼素インプランテーション用に使用さ
れるプログラミングマスクは、特定の用途用にメモリセ
ルのマトリクス中に永続的に記録されるべきデータに従
って実際に修正されたメモリマトリクス以外の付属回路
のｐ−チャンネルトランジスタのドレーン及びソースエ
リアへの硼素ＬＤＤインプランテーションを行うために
使用されるものと同じマスクを都合良く使用できる。
【００１１】次いでスペーサーが装着されたゲート構造
と自己整列的に行われる砒素又はリンによる外部回路の
ｎ−チャンネルデバイスのソース及びドレーンエリアの
インプランテーションの第２のステップが、メモリセル
のマトリクスにより占有されるエリア中でこの目的のた
めに使用されるマスクを修正することにより行われ、マ
トリクスの全てのメモリセルのドレーンエリアをマスク
する。外部読出回路及び同じメモリデバイス中に集積さ
れた他のシステムが一般にＣＭＯＳ構造（つまりｎ−チ
ャンネルトランジスタ及びｐ−チャンネルトランジス
タ）を使用するという事実から、本発明の製造方法が付
加的なプロセスステップを必要としないことによりそれ
自身を極度に有利なものとする。勿論本発明の同じプロ
セスは、ｎ−チャンネルＬＤＤトランジスタのみを含む
デバイス中のｎ−チャンネルＬＤＤセルでＲＯＭメモリ
をプログラムするためにも使用できる。この場合には、
繰り返しのｎ−タイプドーパントのインプランテーショ
ンが通常マスクを使用することなく行われ、従って第１
のＬＤＤインプランテーションステップの間にｎ−タイ
プドーパント（典型的にはリン又は砒素）により半導体
中に生成される導電性のタイプを反転させるために十分
な量の硼素をインプラントしなければならない、マスク
により限定されるドレーンエリアの一部をプログラムさ
れるべきマトリクスのセルのエリア内で限定するための
専用プログラミングマスクを使用することが必要であ
る。
【００１２】本発明方法は、高エネルギーインプランテ
ーションプロセスを使用することにより、より進展した
製造プロセスステップとしてプログラミングのインプラ
ンテーションを行う代替の形態で実行することもでき
る。この場合には専用のプログラミングマスク及び専用
のプログラミングインプランテーションステップが必要
になるが、この付加的なコストは集積回路の製造プロセ
スの遙に進展したステップ中でＲＯＭメモリマトリクス
のプログラミングを許容する大きな利点により十分にバ
ランスする。実際にプログラミングインプランテーショ
ンは、半導性基板中の接合の形成を完了した後にそして
望ましくは接点を「開口」した後で第１の金属層を付着
する前に、通常付着される中間絶縁分離層の厚さを通し
て高運動エネルギーで硼素をインプラントすることによ
り行われる。
【００１３】本発明のシングルメモリセルの構造は濃度
勾配のある拡散プロフィール（ＬＤＤ）のソース接合を
有し、一方、メモリセルのドレーンエリア中ではゲート
構造の側面上に絶縁スペーサーを形成した後に引き続く
インプランテーションを行わないため、ドレーン接合は
第１のＬＤＤインプランテーション及び拡散を通して得
られるような比較的弱いドーピングレベルを有するドレ
ーン領域を含んで成るコンフィギュレーションを有して
いる。実際にメモリセルのドレーン領域は比較的低い固
有のドーピングレベルを保持し、しかしこれはセルの電
気的性能を認識できる程度には修正しないことが見出さ
れた。これは２種の因子のためであり、つまり第１の因
子は弱くドープされたドレーン領域の抵抗がいずれの場
合にもトランジスタの直列抵抗に対して実質的に小さい
という事実であり、第２の因子は金属の付着前にドレー
ン接点孔を通して接点エリアのインプランテーションと
拡散を行うことにより低ドーピングドレーン領域の残り
の横方向の広がりが極度に小さくなり従ってセルのドレ
ーン領域を通る抵抗降下が実際に無視できるという事実
である。
【００１４】本発明の異なった特徴及び利点が添付図面
を参照して行う数種の態様の引き続く説明により更に明
らかになるであろう。図１から６は、本発明の製造及び
プログラミングプロセスを例示する部分概略断面図であ
り、図７は、本発明方法に従って形成されるセルの概略
平面図であり、図８は、ＮＯＲタイプＲＯＭ中のセルの
組織を示す電気的ダイアグラムであり、そして図９から
14は、本発明の代替態様による製造及びプログラミング
を例示する部分概略断面図である。
【００１５】次に本発明方法を図面を参照しながら説明
する。本発明を、メモリセルがｐ−タイプの導電性を有
する半導性基板領域に実現されたｎ−チャンネルトラン
ジスタであるＣＭＯＳ又はＭＯＳプロセスに具現化され
たものとして説明する。この選択は、ホールと比較して
電子の大きな移動度のため一般に好ましい。勿論この好
ましい態様に関連してここで説明することは全ての導電
性及びそれに対応する極性の全てが反転した場合にも完
全に有効である。
【００１６】一連の図面つまり図１から６及び図９から
14に示された断面は、図７に特定された断面Ａ−Ａに関
するもので、これらはマトリクスの同じ列（ビットライ
ン）に属するサイドが接触する（つまり接触するドレー
ン領域を有する）１対のセルの製造ステップを示し、こ
こで図面中の左側のセルは「プログラムされた」セルと
仮定する。
【００１７】図１に示した通り、メモリセルは、通常の
ＣＭＯＳ又はｎ−ＭＯＳ製造プロセスの標準的な操作順
序に従って、ｐ−タイプの導電性を有する半導性基板領
域１中に形成される。これは、ゲート酸化物層２の活性
エリアの成長と、それぞれが通常マトリクスの同じ行中
に配置された全てのセルのゲートを構成する（行ライン
又はしばしば「ワードライン」と呼ばれる）複数の平行
なストリップとしてパターン化されたドープされたポリ
シリコンであるシングルセルのゲート電極３の活性エリ
ア上での成長を導く。製造プロセスのこの時点で、ＣＭ
ＯＳプロセスの場合のＲＯＭメモリマトリクスの全ての
活性エリア中だけでなくｎ−ＭＯＳプロセスの場合又ｎ
−チャンネルトランジスタの活性エリア中でも、インプ
ラントされたドーパントの拡散後に半導体領域中にｎ−
タイプの導電性を生成するために適したドーパントの所
謂ＬＤＤインプランテーションが行われる。ドーパント
は砒素又はより一般的にはリンである。
【００１８】インプランテーション及び引き続く拡散
は、基板１と同じｐ−タイプの導電性を有するチャンネ
ル領域により互いに分離されかつ意図的に比較的低く維
持されたドーピングレベルをそれぞれ有するソース及び
ドレーン領域４及び５を生成する。ＬＤＤリンインプラ
ンテーションは、本質的に予備限定されたゲート構造
（又はライン）３と自己整列的に行われる。少なくとも
ｎ−チャンネルメモリセルマトリクスにより占有される
エリア内では、リンインプランテーションは実質的に全
てのセルの活性エリア上で行われる「ブランケット」
（マスクレス）インプランテーションである。
【００１９】図２を参照すると、フォトレジストマスク
Ｍ１の使用により、プログラムされるべきセル（例えば
図１〜６の左側のセル）がつまり永続的に非通電とされ
るドレーンエリアの一部が限定される。本質的にプログ
ラミングマスクＭ１により限定されるドレーンエリアの
一部は、プログラムされるべきセルのゲート構造３に直
接隣接するエリアつまりそれぞれのチャンネル領域に隣
接するドレーン領域の一部と一致する。マスクＭ１の開
口を通して、前述の通り一般にソース及びドレーン接合
の濃度勾配のあるドーパント拡散プロフィールを実現す
るために比較的低いドースで行われるリンのＬＤＤイン
プラントを補償するために十分な量の硼素（又はＢ
Ｆ3 ）のインプラントを行い、最終的にはプログラムさ
れたマトリクスのセルのチャンネル領域及びドレーン領
域間にｐ−タイプの導電性と仮定された分離領域を構成
するこの領域６の導電性のタイプを「反転」する。明ら
かなように、リン及び砒素の２種類のインプランテーシ
ョンステップを１及び２として説明したような順序で行
うことは厳格に必要なことではない。実際のところ、順
序を反転し、従って硼素インプランテーションを第１に
行い続いてブランケットＬＤＤリンインプランテーショ
ンを行うことも可能である。
【００２０】プログラムされるべきセル（一連の図１〜
６中の左側のセル）のゲート構造３の直下に位置するチ
ャンネル領域からのドレーン領域５の実質的で永続的な
デカップリングをこのように実現した後に、本製造方法
は、絶縁物質（酸化物）層を整合するよう付着すること
によりゲート構造３の側面に沿って絶縁スペーサー７を
形成するためのステップ及び引き続く強く異方性のエッ
チング条件下でエッチングするステップを通して進行す
る。本方法のこの時点では、半導性基板表面は再酸化さ
れて再度絶縁ゲート層２’を形成する。その後「ＲＯＭ
保護」フォトレジストマスクＭ２が形成され、本質的に
これはメモリセルマトリクスにより占有されるエリア内
で保持され、かつ図４の部分拡大図に示されたように全
てのメモリセルのドレーンエリアをマスクする。
【００２１】マスクＭ２はゲートラインから他のライン
へ広がり、これによりマトリクスの同じ列（ビットライ
ン）に沿って配置された各セル対の連続的ドレーンエリ
アを被覆する。ＬＤＤ−ＣＭＯＳプロセスでは、このマ
スクＭ２が、砒素によりｎ−チャンネルトランジスタの
ソース及びドレーンエリアをインプラントするために使
用されるマスクと同じマスクとすることができる。勿論
このマスクはマトリクスのエリア内で適切に再限定され
ることを必要としている。メモリセルマトリクスの特殊
な共通ソース構造によると、それぞれセルのレイアウト
及びメモリマトリクスの組織を例示する図７及び８に示
されるように、ゲートライン（行ライン）３の各対に平
行かつ交互に伸びるラインと一致しあるいはこれらを含
んで成るｎ+ ソース領域４’を形成するために、ゲート
ラインの側面に形成された絶縁スペーサー７と自己整列
するよう、マスクＭ２の開口を通して砒素がインプラン
トされる。前記複数のソースラインは次いでマトリクス
エリアの外で共通接続される。
【００２２】ソースエリアのつまりソースラインのｎ+
インプランテーションは、濃度勾配のある拡散プロフィ
ールを有するソース接合の形成を決定する上に、マトリ
クスのソースラインに沿って抵抗降下を減少させる。前
記製造プロセスは、図７及び８に示すように、分離絶縁
層８の付着、マトリクスと金属ライン（ビットライン）
の同じ列に沿て配置された隣接セル対の連続的ドレーン
領域との電気的接触を確立するドレーン接点９の限定及
び開口を有する標準的順序に従って進行する。本発明の
プログラミングプロセスは代替の形態での実施にも役立
ち、ＣＭＯＳ製造プロセスの場合にも必要な専用プログ
ラミングマスクとインプラントステップは残るが、それ
によると実際に製造とデリバリ時間管理を容易にするこ
とに関して明瞭な利点を有し、第１の金属層付着前に集
積デバイスの製造プロセスの遙に良好なフェーズでプロ
グラミングを行うことを許容する。
【００２３】本発明方法のこの代替の態様は一連の図１
から６に関して既に述べたものと同じ状況を示す一連の
図９から14に概略的に示している。本発明の製造−プロ
グラミングプロセスの２種の態様の代替性を強調する目
的で一連の図９から14で同じ符号及び数字は同じ部材を
特定するものとして使用している。図９及び10に示した
ように、全てのマトリクスのセルのソース及びドレーン
エリアの第１のＬＤＤインプランテーション後でかつゲ
ート酸化物２の層を除去した後に、絶縁スペーサー７を
ゲートライン３の側面に沿って形成する。図11に示した
ように、全てのセルのドレーン及びソースエリアを再酸
化した後に従ってゲート酸化物層２’を再度形成した後
に、全てのメモリセルのドレーンエリアを、前述した方
法の場合には第２のリンインプランテーションあるいは
より好ましくは全てのｎ−チャンネルデバイス中の砒素
インプランテーションを実施するために使用したものと
同じマスクであることができるマスクＭ２でマスクす
る。このマスクＭ２を通して、マトリクスセルのソース
エリアが比較的強いドープを有するソース領域４’を形
成するためにインプラントされる。
【００２４】図12に示すように、前記プロセスは、既知
技術による平面化プロセスを受けることのある中間絶縁
層８の付着で進行する。前記プロセスは中間絶縁層８を
通して接点孔を形成するための、特にＲＯＭマトリクス
のドレーン接点孔９内でマスキング及びエッチングステ
ップを有する製造ステップの標準的順序で進行すること
ができる。リン又は砒素を、比較的高い（ｎ+ ）ドーピ
ングレベルを有するドレーン接点領域10を形成するため
に比較的強いドースでドレーン接点孔９を通してインプ
ラントする。
【００２５】この時点で、プログラミングマスクＭ１
が、プログラミングされるべきセル（一連の図中の左側
のセル）のドレーンエリア中で、ゲート構造に隣接する
ドレーン領域の一部を限定するために形成される。硼素
を、マスクＭ１の開口を通してそして中間分離層８の厚
さを通して半導性基板中でインプラントされ、その後第
１のＬＤＤリンインプラントによりここに生成した（ｎ
- ）導電性と比較できる反転（ｐ- ) した導電性を有す
る分離領域を形成するために拡散する。中間絶縁層８を
通して実行されるこのプログラミング硼素インプランテ
ーションは、硼素イオンを加速することのできる約350
から400 ＫｅＶまでの運動エネルギーのものを使用する
ことにより実行できる。これらのエネルギーは硼素原子
の「ダブル」イオン化を行うことにより通常のタイプの
インプラントマシーンを使用しても得ることができる。
更にこの場合に硼素イオンをＭｅＶのオーダーの運動エ
ネルギーまで加速でき従って第１の金属層も通過させる
ことのできるインプラントマシーンを使用して第１の金
属層（図14の11）を付着しパターン化した後にプログラ
ミング硼素インプランテーションを行うことができる。
その代わりに、永続的にプログラムされるべきセル中の
下に位置するドレーン分離ゾーンの導電性のタイプを反
転するためのプログラミング硼素インプランテーション
をそれを通して最終的に行うエリアを被覆しないよう
に、前記第１のレベルの金属層を意図的にパターン化す
ることもできる。この最後の解決法はセルのレイアウト
を複雑にしがちでかつ占有エリアに関して不利を生じさ
せる傾向にある。
【００２６】一連の図１から６及び９から14に示された
態様は、左側（図面に向かって）のセルがプログラムさ
れたセルつまり永続的に導電されないセルで一方右側の
セルは永続的にはプログラムされていないセルである特
殊な状況を示している。従って図示の態様のメモリの動
作の読出フェーズの間は、左側のセルがＰ- 分離領域６
により非導電の状態にされているため、ドレーン接点11
は図示の１対のセルの右側のセルのみに関する電気を導
く。
【００２７】ドレーン接点ホール中に充填剤物質を付着
させる前に接点エリア９の下の半導性基板一般にリンで
好適にインプラントされ、接点抵抗を減少させる目的で
つまり所謂オーム接触を形成するためのｎ+ 接点領域10
を形成し、これにより接点が非オーム接触特性を生成す
ることができる比較的低いドーピングレベル（ｎ- ｅ／
ｏ ｐ- ）を有する半導体（接点ダイオード）の領域に
設定されることを防止する。これは図中の右側のセル
（トランジスタ）つまり導電セルのドレーン領域の横方
向の広がりを減少させる効果も有し、これは本発明によ
ると第１のＬＤＤインプランテーションのみで決定でき
る比較的弱いドーピングレベルを保持するセルのドレー
ン領域の固有の抵抗を実質的に無視できる程度にするこ
とに寄与する。
【００２８】図７の平面図に集積構造の特徴の代表的限
定プロフィールを示してある。当業者に周知な構造に従
って同じ列に沿って配置されたセルのドレーン接点（対
で）と一連のワードラインＷＬを共に接続する一連のビ
ットラインＢＬを通してそれぞれがアドレスされるメモ
リセルのマトリクスの機能的な電気的ダイアグラムが示
されている。実際に全てのソースラインつまりマトリク
スのメモリセルの全てのソース領域は共通に相互接続さ
れ、グラウンドノードつまりメモリ回路の仮想グラウン
ドノードを機能的に構成している。
【００２９】本発明方法により得られるセルの構造は比
較的強いドーピングレベルを揺するソース接合と第１の
ＬＤＤリンインプラントのみで決定される該ソース接合
より比較的弱いドーピングレベルのドレーン接合を提示
し、その後のスペーサーの形成のインプラントは行わな
い。これはセルの電気的挙動を悪化させない。実際にセ
ルの全てのドレーンエリアが（対応する金属ビットライ
ンに）並列に接続されかつ高インピーダンスの電流経路
を形成しないＮＯＲ型のメモリマトリクスでは、全ての
マトリクスのセルに共通なソース「ノード」が個々のソ
ース接合の信頼できるグラウンドポテンシャルレファレ
ンスを提示することが重要である。従ってソース領域の
（つまりシングルセルの接合領域の及び相互接続ライン
の）比較的強いドーピングはインピーダンスを最小に維
持する。他方、シングルセルのドレーン接点エリアで行
われる強い接点領域インプランテーションは接触抵抗を
減少させるために半導性シリコン基板の表面層のドーパ
ントの局部的富化に加えて、セルのドレーン領域の残り
の直列抵抗も効果的に減少させる。実際にプログラムさ
れていないセルの製造プロセスの最後に第１のＬＤＤイ
ンプランテーションのみによりドープされたままのドレ
ーン領域は、セルの各対の連続的ドレーン領域の広がり
に対して中心位置のドレーン接点の下の比較的強いドー
ピングレベルを有するゾーンの形成によりかなり減少し
た（残りの）横方向の広がりを有している。
【図面の簡単な説明】
【図１】本発明のデバイスの製造及びプログラミングの
第１の態様の一連の順序の第１のステップを例示する部
分概略断面図。
【図２】同じく第２のステップを例示する部分概略断面
図。
【図３】同じく第３のステップを例示する部分概略断面
図。
【図４】同じく第４のステップを例示する部分概略断面
図。
【図５】同じく第５のステップを例示する部分概略断面
図。
【図６】同じく第６のステップを例示する部分概略断面
図。
【図７】本発明方法に従って形成されるセルを例示する
概略平面図。
【図８】ＮＯＲタイプＲＯＭ中のセルの組織を示す電気
的ダイアグラム。
【図９】本発明のデバイスの製造及びプログラミングの
第２の態様の一連の順序の第１のステップを例示する部
分概略断面図。
【図10】同じく第２のステップを例示する部分概略断面
図。
【図11】同じく第３のステップを例示する部分概略断面
図。
【図12】同じく第４のステップを例示する部分概略断面
図。
【図13】同じく第５のステップを例示する部分概略断面
図。
【図14】同じく第６のステップを例示する部分概略断面
図。
【符号の説明】
１・・・半導性基板 ２・・・ゲート酸化物層 ３・
・・ゲート電極 ４・・・ソース領域 ５・・・ドレー
ン領域 ６・・・分離領域 ７・・・絶縁スペーサー
８・・・分離絶縁層 ９・・・ドレーン接点 10・・・
ドレーン接点領域 11・・・金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｅ (72)発明者 ジュセッペ・メローニ イタリア国 アグラーテ・ブリアンツァ 20041 ヴィア・ヴェルディ 36 (72)発明者 ダニロ・レ イタリア国 ベルナレッジョ 20044 ヴ ィア・エミリア ４ (72)発明者 リヴィオ・バルディ イタリア国 アグラーテ・ブリアンツァ 20041 ヴィア・ダンテ 26／28

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１のタイプの導電性の半導性基板中に
    形成され、上部にゲート構造を有する前記半導性基板の
    チャンネル領域により分離された前記第１のタイプの導
    電性とは逆の導電性を有するソース領域及びドレーン領
    域を含んで成るＲＯＭメモリセルのプログラム方法にお
    いて、 前記チャンネル領域に隣接する前記ドレーン領域の一部
    に前記半導性基板の導電性と同じタイプの導電性を生成
    するために適したドーパントを前記ドレーン領域の前記
    一部の導電性のタイプを反転させるために十分な量をイ
    ンプラントし拡散することにより前記ドレーン領域を前
    記チャンネル領域からデカップリングすることを特徴と
    する方法。
  2. 【請求項２】 それぞれが半導性基板中に上部にゲート
    構造を有するチャンネル領域により分離されたＬＤＤソ
    ース及びドレーン領域を有する行及び列に配置されたセ
    ルのマトリクスを含んで成るＲＯＭメモリの製造の際
    に、第１のタイプの導電性を有する半導性基板上に前記
    ゲート構造を形成し、前記ソース及びドレーン領域中に
    前記基板の導電性のタイプと逆のタイプの導電性を生成
    するために適したドーパントの前記ゲート構造と自己整
    列的な第１のインプランテーションを行い、前記ゲート
    構造の側面に沿って絶縁スペーサーを形成し、かつ前記
    領域のドーピングレベルを増加させるために適したドー
    パントの前記スペーサーで提供される前記ゲート構造と
    自己整列的な第２のインプランテーションを行う各ステ
    ップを含んで成るＲＯＭメモリの製造方法において、 (a) それを永続的に非通電とすることにより少なくとも
    プログラムされるべきメモリセルのドレーンエリアの前
    記ゲート構造に隣接する部分を第１のマスクで限定し、 (b) 少なくともセルのドレーン領域の前記ゲート構造に
    隣接する部分の前記第１の自己整列的インプランテーシ
    ョンの効果を完全に補償しかつ反転させるために十分な
    量の前記半導性基板の導電性と同じタイプの導電性を生
    成させるために適したドーパントを前記マスクを通して
    インプラントし、 (c) マトリクスの全ての前記のドレーンエリアを第２の
    マスクでマスキングし、 (d) 全てのマトリクスのセルのソース領域中のドーピン
    グレベルを増加させるために適した前記ドーパントを前
    記第２のマスクを通してインプラントし、 (e) 分離絶縁層を形成し、 (f) 該絶縁層を通して各マトリクスセルのドレーン領域
    と接触させるための孔を限定しかつ開口し、 (g) 接点エリアの下に位置する領域のドーピングレベル
    を増加させるために適したドーパントをインプラントし
    かつドレーン接点を形成する、 各ステップを含んで成ることを特徴とするＲＯＭメモリ
    の製造方法。
  3. 【請求項３】 各ステップが、 (c)、 (d)、 (e)、
    (f)、 (g)、 (a)、 (b)の順序で行われ、かつステップ
    (b) で行われる前記インプランテーションが高運動エネ
    ルギーインプランテーションである請求項２に記載の方
    法。
  4. 【請求項４】 前記基板がｐ−タイプの導電性を有しか
    つ前記ソース及びドレーン領域が前記ゲート構造と自己
    整列的にリンをインプラントすることにより得られるｎ
    −タイプの導電性を有し、かつ硼素がプログラムされる
    べきセルのドレーン領域の前記一部に前記第１のマスク
    を通してインプラントされ、砒素が前記マトリクスの全
    てのセルのソースエリア中に前記第２のマスクを通して
    インプラントされる請求項２又は３に記載の方法。
  5. 【請求項５】 第１のリンインプランテーション及び第
    ２の硼素インプランテーションがｎ- タイプ及びｐ+ タ
    イプのＬＤＤインプランテーションであり、前記砒素イ
    ンプランテーションが標準的なＬＤＤ−ＭＯＳ製造プロ
    セスのｎ−チャンネルデバイスのソース及びドレーン接
    合インプランテーションである請求項４に記載の方法。
  6. 【請求項６】 第１のタイプの導電性の半導性基板中に
    形成された行及び列に配置され、各セルがゲート構造を
    その上部に有する前記半導性基板のチャンネル領域によ
    り分離され前記半導性基板の導電性と逆の導電性のタイ
    プを有するソース領域及びドレーン領域を含んで成り、
    かつ前記セルのソース領域が前記マトリクスの全てのセ
    ルに共通なパターン化された独自のソース領域の一部で
    あるメモリセルのマトリクスにおいて、 各セルの前記ソース領域が少なくとも前記分離チャンネ
    ル領域に向かう濃度勾配のあるプロフィールを有し、か
    つ第１のゾーン内に実質的に含まれる第２のゾーンより
    比較的弱いドーピングレベルを有しかつ前記第１のゾー
    ンより強いドーピングレベルを有する前記チャンネル領
    域に近接する第１のゾーンを含んで成り、非永続的にプ
    ログラムされたメモリセルの前記ドレーン領域が前記ゾ
    ーン領域の前記第１のゾーンのそれと同じドーピングレ
    ベルを有し、 各ドレーン領域が、その中に形成されるドレーン領域よ
    り強いドーピングレベルを有する接点及び接点領域を通
    して接触していることを特徴とするメモリセルのマトリ
    クス。
  7. 【請求項７】 セルの前記マトリクスの同じ列に沿って
    配置された隣接するセル対が共通のドレーン領域を共有
    し、かつシングルセルが隣接するセルの各対の前記共通
    ドレーン領域の中間位置に形成されている請求項６に記
    載の構造。
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