KR930004343B1 - 래치-업이 제거된 다수의 역경사 웰을 갖는 고밀도 cmos fet 및 그 제조방법 - Google Patents

래치-업이 제거된 다수의 역경사 웰을 갖는 고밀도 cmos fet 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

래치-업이 제거된 다수의 역경사 웰을 갖는 고밀도 CMOS FET 및 그 제조방법
제1도는 본 발명이 양호하게 적용되고, 기생 바이폴라 트랜지스터 쌍 및 그들의 주요 접속부의 적층 상태로 이루어진 CMOS 장치 구조물의 종단면도.
제2도는 본 발명의 양호한 이중 역경사 웰의 실시예의 소스 또는 드레인 영역, 웰 영역, 및 기판을 통해 취해진 도우핑 밀도 프로필을 도시한 그래프도.
* 도면의 주요부분에 대한 부호의 설명
12 : 기판 14 : 웰 영역
18 : 소스 영역 20 : 드레인 영역
본 발명은 주로 고밀도 CMOS FET 장치와 집적 회로 및 그 제조방법에 관한 것으로, 특히 동작 중에 래치 업이 발생하는 것을 필수적으로 제거시키는 다수의 역경사 도우핑(doping) 프로필 웰 구조물내에 형성된 소스 및 드레인 영역과 관련된 잔류 결합(residual defect)을 갖고 있는 고밀도 CMOS FET에 관한 것이다.
형태의 크기를 감소(축소)시키는 것을 CMOS FET 장치를 VLSI 집적 회로에 응용하데 필요하다. 그러므로, 축소된 고밀도 CMOS 장치는 래치-업 상태로 인한 문제점을 안고 있다. 동작 중에 발생되는 래치-업은 장치가 역으로 단일 전기 상태로 래치되는 고전류 상태로서 특징지워지며, 이러한 상태에서는 전형적으로 전체 회로가 적절히 기능하지 못하게 되고, 완전히 파괴되지는 않지만 장치가 손상된다.
래치-업 상태는 일반적으로 CMOS FET 구조물내에 본래 형성된 기생 바이폴라 트랜지스터에 존재하는 바람직하지 못한 작용에 의해 생긴다. 기생 바이폴라 트랜지스터는 1 이상의 이득을 갖고 있는 폐쇄 루우프 궤환 경로가 존재하도록 구성된다. 그러므로, 전기적인 과도 현상과 같은 임의의 불규칙한 동작 상태가 발생되면, 재생식 궤환이 장치의 전기 상태의 합성 래치-업으로 인해 발생된다.
CMOS 래치-업은 통상적으로 인식되고 있는 문제점이다. 예를들어, 1980년 11월, 방위 개방 연구 계획국(Defense Advanced Research Projects Agency) 약정, 제DAAG-07-0-2684호하에 작성된 기술 보고서 제G-201-9호에 디. 비. 에스트라이취(D.B.Estreich)가 쓴 "CMOS 집적 회로내의 래치-업 물리학 및 모델링(Modeling)", 1982년 10월, 집적 회로 및 시스템의 컴퓨터 보조 설계에 관한 IEEE 보고서 제CAD-1권, 제4호, 157 내지 162페이지에 디. 비. 에스트라이취 및 알. 더블유. 듀톤(R.W.Dutton)이 쓴 "CMOS 집적 회로내의 래치-업 모델링", 1981년 10월, 전자 장치에 관한 IEEE 보고서 제ED-28권, 제10호, 1115 내지 1119페이지 에 알. 디. 렁(R.D.Rung) 등이 슨 "고밀도 CMOS용 역경사 P-웰", 미합중국 특허 제4,318,750호에 기술된 "반도체 장치 및 집적 회로의 래치-업 효과에 대해서 방사 경화시키기 위한 방법" 및 1983년 8월 11일자 전자 공학지 제56권, 제16호, 136 내지 140페이지에 엘. 웰네만(L.Walneman)이 쓴 "SCR 래치-업에 대한 실리콘-게이트 C-MOS 칩 이득 면역성"을 참조하면 알 수 있다.
기생 루우프 이득을 감소시키는 다수의 방법들이 제안되어 왔다. 이것들은 특히, 깊은 피이크 또는 역경사 도우핑 플로필 웰 영역을 사용하는 CMOS 장치의 상보 PMOS 및 NMOS FET 트랜지스터들 사이에 삽입된 기생 전류 차단 또는 단락 보호-링(guard-ring) 구조물을 제공하는 단계, 중성자 및 양자와 같은 고에너지 분자로 CMOS 장치를 조사시키는 단계 및 CMOS 구조물내에 저저항 매입층을 제공하는 단계를 포함한다. 그러나, 이 방법들은 증가된 장치 구조물 및 제조방법의 복잡성, 저급의 재생물, 증가된 누설전류를 포함하는 장치의 동작 특성의 과도한 감쇠 및 특히 기생 궤환 루우프 이득을 1 이하로 감소시키지 못함으로 인한 여러가지 단점들을 갖고 있다.
그러므로, 본 발명의 목적은 CMOS 장치 구조물 및 래치-업이 필수적으로 제거되는 이 구조물의 제조방법을 제공하는 것이다.
이것은 본 발명내에서, 기판 표면내에 인접하여 다수의 역경사 도우핑 밀도 프로필로 이루어진 웰 영역을 제공하고, 또한 기판 표면에 인접한 웰 영역내에 있으며, 이 웰 영역내의 잔류 결함 밀도의 평균보다 큰 잔류 결함 밀도에 특히 관련되고 소스 및 드레인 영역의 가장 깊은 부분 및 웰 영역의 아래 부분과 일반적으로 관련된 소스 및 드레인 영역을 제공함으로써 달성된다.
그러므로, 본 발명의 한가지 장점은 기생 궤환 루우프 이득이 기생 바이폴라 트랜지스터들의 동작을 국부적으로 금지함으로써 약 1 이하로 감소된다는 것이다.
본 발명의 다른 장점은 본 발명에 따라 제공된 CMOS 장치의 바람직한 동작특성에 악영향을 끼치지 않는다는 것이다.
본 발명의 또 다른 장점은 어떠한 고밀도 CMOS 제조방법에도 효율적으로 적용될 수 있다는 것이다.
본 발명의 또 다른 장점은 본 발명에 따라 제공된 CMOS 장치가 기판 표면 영역을 필요로 하는 부수적인 구조물을 포함시킬 필요가 있을 때 설계를 조정하지 않고서도 직접 축소될 수 있다는 것이다.
이제부터, 첨부한 도면을 참조하여 본 발명의 다른 장점 및 특징들에 대해서 상세하게 기술하겠다.
제1도에는 참조 번호(6)으로 표시한 CMOS FET 구조물의 횡단면도가 도시되어 있다. 이 CMOS 구조물은 본 발명의 양호한 실시예를 구성한다. 이 CMOS 구조물(6)의 제조방법 및 동작은 본 발명의 양수인에게 양도된 1981년 8월 31일자로 출원한 미합중국 특허 출원 제297,903호 및 1983년 8월 15일자로 출원한 미합중국 특허 출원 제523,815호에 충분히 기술되어 있다. 이 특허 출원들은 본 명세서에서 참조 문헌으로 사용되었다. 그러나, 명백히 기술하기 위해, CMOS 구조물(6)의 중요한 특징 및 이 구조물을 제조하는데 필요한 특정한 단계들에 대해 다음에 기술하겠다.
CMOS FET 구조물(6)은 양호하게 약 5×1014cm-3농도로 N-형 도전성의 인(phosphorous)이 희박하게 도우프된 실리콘과 같은 반도체 기판(12)로 구성된다. 능동 장치 웰(14 및 16)은 상부 기판 표면에 인접한 기판(12)내에 제공된다. 이 웰(14 및 16)은 상보(complementary) P- 및 N-형 웰을 형성하도록 기판(12) 보다 농후하게 붕소 및 인으로 각각 도우프된다. 농후하게 도우프된 P+및 N+채널(channel)의 정지부(26 및 28)은 쌍으로 된 웰(14 및 16)을 분리시킨다. 농후하게 도우프된 소스와 드레인 영역(18 및 20), 게이트(gate) 산화물층(32), 케이트(34) 및 소스 영역 접촉부(40)으로 구성되고, 참조 번호(8)로 표시된 N 채널 능동 장치는 P-웰(14)의 표면에 형성된다. 농후하게 도우프된 P+형 드레인 및 소스 영역(22 및 24), 게이트 산화물층(36), 게이트(38) 및 소스 영역 접촉부(42)로 구성되고 참조 번호(10)으로 표시된 상보 P 채널 능동 장치는 N-웰(16)의 표면에 제공된다. CMOS FET 구조물(6)의 상보 전기 동작은 입력 신호(V1)가 인가되는 2개의 게이트(34 및 38) 사이에 전기적인 상호 접속부(46)을 제공하고, 출력 신호(VO)가 얻어지는 공동 드레인 접촉부(44)를 제공함으로써 확실하게 된다.
상기의 이미 출원된 특허 출원들에 따른 CMOS FET 구조물(6)의 형성 과정은 다음과 같다.
(a) 반도체 기판(12)의 표면상에 형성된 산화물 층내의 N 및 P 채널 장치용 윈도우를 개방사키고, (b) P 채널 장치 영역을 덮도록 마스크를 형성하여, N 채널 장치[즉, P-웰(14) 및 P+채널 정지부(26)]을 형성하도록 이온들을 주입시키며, (c) 마스크와 N 채널 장치 영역상에서 금속층을 증착시키고, (d) 마스크를 덮는 금속층의 이 부분들을 제거시키며, (e) 마스크로서 금속층의 나머지 부분을 사용하여 P 채널 장치 N-웰(16) 및 N+채널 정지부(28)을 형성하도록 이온을 주입시키고, (f) 금속층의 나머지 부분을 제거시키며, (g) P-및 N-웰(14 및 16)의 노출 표면 부분상에 게이트 산화물을 형성시키고, (h) 폴리실리콘을 용착시키고 이 속에 N-형(예를들면, 인) 블순물 원자를 확산시키며, (i) N 채널(8)과 P채널(10) 장치용 폴리실리콘 게이트를 정하고, 모든 소스 및 드레인(18,20,22 및 24)용 P-형(예를들면, 붕소) 이온을 주입시키고, (j) N 채널 장치(8)용 소스 및 드레인 영역(18 및 20)을 정하고, 이미 주입된 붕소 원자를 과보상(overcompensate) 시킴으로써 N 소스 및 드레인 영역(18 및 20)용 N-형(예를들면, 비소) 이온을 농후하게 주입시키며, (k) 각각의 소스 및 드레인 영역(18,20,22 및 24)에 대한 접촉 구멍을 정하고, 금속 접촉부(40,42 및 44)를 형성한다.
제1도의 CMOS FET 구조물(6)의 구조내에는 개략적으로 위에 입혀진 것처럼 도시한 바와 같이 2개의 바이폴라 트랜지스터(50,52)가 있다. 수직 바이폴라 트랜지스터(50)은 전형적으로 콜렉터로서 N-형 기판(12)를 갖고, 있고, 베이스로서 P-웰(14)를 갖고 있으며, 에미터로서 금속 접속부(40)을 통해 접지에 필수적으로 결합된 N-형 드레인 영역(18)을 갖고 있는 NPN 장치이다. 다른 바이폴라 트랜지스터(52)는 전형적으로 에미터로서 P-형 드레인 영역(24)를 갖고 있고, 베이스로서 N-웰, 더욱 일반적으로는 기판(12)를 갖고 있으며 콜렉터로서 P+채널 정지부(26) 및 P-웰(14)를 갖고 있는 측방향 PNP 형태로 되어 있다. 그러므로, 기생 바이폴라 트랜지스터(50 및 52)는 도전 경로(54 및 56)을 통해 도전성으로 접속되어 필수적으로 전류 궤환 루우프를 발생시킨다. 이 궤환 루우프의 전류 이득은 정(+)이고, 각각의 기생 바이폴라 트랜지스터(50,52)의 전류 이득 적(product) βp=βnpn×βpnp에 비례한다.
래치-업은 전형적으로 p 채널 장치 소스 접촉부(42)에 VDD로서 제공된 dc 전압 전위내의 고압 스파이크(spike)와 가은 과도 상태에 응답하여 생긴다. 결과적으로 많은 양의 전류는 래치-업 동안 기생 바이폴라 트랜지스터(50 및 52)에 의해 형성된 회로망을 통해 소스(24)와 소스(18) 사이로 흐르기 시작하게 된다. CMOS FET 장치(6)은 예정된 바와 같이 동작을 중지하게 되고, 장치(6)의 전력이 곧 제거되지 않으며, 전형적으로 만회할 수 없는 손상이 발생된다.
기생 바이폴라 회로는 제1도의 CMOS FET 구조물에만 유일하게 존재하는 것이 아니라, 또한 이것은 실리콘 기판내에 형성된 CMOS FET 구조물에만 존재하는 것도 아니다. 또한, 기생 바이폴라 회로는 쌍-웰 CMOS FET 구조물에만 유일하게 존재하는 것이 아니다. 이 기생 바이폴라 트랜지스터 회로는 연속적이고 약간의 도전성이 있는 에피텍셜(epitaxial) 또는 벌크(bulk) 기판 물질내에 형성된 어떠한 CMOS FET 구조물내에서도 생기게 되는데, 이구조물은 후속 웰 유도(drive-in) 확산이 없이 이온 주입에 의해서 형성된 것과 같은 얕은 웰 영역을 갖는 것을 특징으로 한다. 일반적으로, 구조물이 제공되는 반도체 물질의 도전 형태와 반대인 도전 형태를 갖고 있는 웰 영역이 있는 한, 수직 및 축방향 기생 바이폴라 트랜지스터가 본래 존재하게 된다. 그러므로, p 도전성 기판의 상보 경우에 있어서, N-웰은 P 채널 FET 장치를 제공하는데 필수적인 것으로 되어 축방향 NPN 바이폴라 트랜지스터와 기생적으로 결합된 수직 PNP 바이폴라 트랜지스터를 형성하게 된다.
본래 기생 바이폴라 회로를 포함하지 않고, 본 발명이 적용될 수 없는 공지된 CMOS FET 구조물은 상보 N 및 P 채널 FET들이 이산화실리콘, 반-절연 비소화 갈륨(gallium) 또는 사파이어(sapphire)와 같은 절연 물질에 의해 서로 전기적으로 절연된 반도체 아일랜드(island)에 의해 분리되어 제공될 때 생긴다.
래치-업의 문제점의 해결 방법으로서, 본 발명은 기생 바이폴라 트랜지스터의 전류 이득적 βp를 1 이하로 효율적으로 감소시키는 장치를 제공함으로써, 래치-업이 필수적으로 제거되는 CMOS FET 구조물을 제공한다. 본 발명은 본래 기생 바이폴라 회로를 갖고 있는 상술한 바와 같은 모든 CMOS FET 구조물에 적용될 수 있다.
본 발명의 장점은 필수 웰 영역(도전 형태는 기판과 반대임)이 제공되는 방법과 소스 및 드레인 영역이 제공되어, 열적으로 상태가 조절되는 방법에 의해 얻어진다. 그러므로, 상술하고 제1도에 도시한 바와 같이 구조물의 제조방법과 일치하는 다른 방법으로, 본 발명의 양호한 실시예의 p-웰 영역(14)는 양호하게 붕소와 같은 P-형 불순물의 다수의 이온 주입에 의해 제공된다. 주입 선량 및 주입 에너지 레벨은 기판표면으로부터 수직으로 측정된 바와 같은 캐리어(carrier) 농도 ND-NA프로필내에서 분리되고 다른 피이크(peak)들을 기판(12)내에 제공하도록 선택되는데, 역경사 피이크들은 캐리어 농도가 비교적 낮은 영역에 의해 분리된다. 이러한 불균일한 캐리어 농도 프로필은 다수의 역경사 도우핑 프로필로서 정해진다. (100) 배향성을 갖고 있는 노출된 실리콘 표면내에 붕소가 주입된 경우에, N-형 실리콘 기판내에 다수의 역경사 P-웰을 형성하기 위해 약 1×1013내지 5×1013cm-2의 선량을 각각 제공하도록 약 100 내지 600KeV의 에너지로 다수의 주입이 양호하게 실행된다. 도우핑 밀도 프로필내의 역경사 피이크등의 대응 수치를 제공하기에 적합한 특정한 에너지 주입 및 선량 값은 사용하는 특정한 주입 종류 및 기판 물질에 관련해 실행된 간단하고 통상적인 계산 및 실험에 의해 결정될 수 있다.
본 발명의 양호한 실시예에서는, 제2도에 도시한 바와 같이, 이중 역경사 도우핑 밀도 프로필을 제공하도록 2가지 P-웰 주입이 실행된다. 제1주입은 약 1×1013내지 5×1013cm-2선량에서 약 120 내지 200KeV의 에너지로서, 양호한 이온 종류로서 붕소를 사용하여 실행된다. 양호하게 주입체 종류로서 붕소를 다시 사용하는 제2주입은 약 1×1013내지 5×1013cm-2사이의 선량에서 약 340 내지 500KeV의 에너지로 실행된다.
P-웰이 형성된 다음에, P-웰(14)가 위에 놓여 있는 기판(12)의 표면은 N 채널 장치(8)의 소스 및 드레인 영역(18 및 20)을 형성하기 위한 종래 방법으로 제공된다. 양호하게도, P-형 불순물들은 P 채널 FET(10)의 소스 및 드레인 영역(22 및 24)의 예비 부분으로서 N 채널 FET(8)의 소스 및 드레인 영역(18 및 20)내로 주입되지 않는다. 불필요한 프로세스 변경이지만, 이것은 N+소스 및 드레인 영역(18 및 20)의 제공시에 P-형 불순물을 과보상할 필요성을 제거함으로써 프로세스를 간략화시킨다. 이 영역(18 및 20)은 N-형 불순물의 고-선량 저에너지 주입에 의해 양호하게 제공된다. 약 400Å의 게이트 산화물층을 통해 주입된 양호한 비소 불순물의 경우에, 주입 에너지는 양호하게 약 5×1015cm-2의 선량을 제공하도록 실행된 약 30 내지 150KeV 사이이다.
그 다음, 소스 및 드레인 영역(18 및 20)은 어니얼링 처리를 받게 된다. 이 어니얼링이 실행되는 온도 및 시간은 소스 및 드레인 영역(18 및 20)의 이온 주입에 의해 생긴 결정 결합이 부분적으로만 제거되도록 선택된다. 이것은 약 15 내지 30분간 약 800°내지 875℃로 저온 로(furance) 어니얼링 처리하거나 약 2 내지 20초간 기판(12)의 온도를 약 900°내지 1000℃로 상승시키도록 E-비임, 레이저 또는 플래쉬램프를 사용하는 과도 어니어링 처리법은 사용하는 것을 포함하는 여러가지 방법들로 달성될 수 있다.
CMOS FET(6)은 상기 이미 출원된 특허들과 일치하는 제1도에 도시한 구조물을 얻도록 소스 및 드레인 접촉부(40,42 및 44)를 제공하는 소스 및 드레인 영역(18,20,22 및 24)의 표면 부분을 노출시킴으로써 양호하게 완성된다.
본 발명은 수직 바이폴라 트랜지스터(50)의 전류 이득을 상당히 감소시키도록 동작하여, 2개의 기생 바이폴라 트랜지스터(50 및 52)의 전류 이득적(βp)를 약 1 이하로 감소시킴으로써, 래치-업을 제거시킨다. 수직 바이폴라 트랜지스터(50)의 전류 이득은 소스 영역(18)로부터 웰 영역(14) 내로의 전자 주입 효율에 따라 직접적으로 변하는데, 이 수직 바이폴라 트랜지스터(50)은 소수 캐리어 장치로 되고, 전자들은 NPN 바이폴라 구조물내의 소수 캐리어로 된다. 상술한 바와 같이, 본 발명은 불완전 어니얼링 처리의 결과로서 소스영역(18)과 관련되도록 잔류 결함을 제공한다. 이 잔류 결함의 정확한 프로필은 공지되어 있지 않지만, 상당수의 결함들이 소스 영역(18)[ 및 드레인 영역(20)]의 가장 깊은 부분과 P-웰(14)의 하부 부분내에 있다. 동작시에, 이 잔류 결함들은 소수 전하 캐리어 재결합의 중심으로서 작용하여, P-웰(14)내로의 소수 캐리어 주입 효율을 효율적으로 감소시킨다.
잔류 결함의 프로필은 본래 소스 및 드레인(18 및 20)을 주입하는 동안 게이트(34)의 존재로 인해 N-FET 장치(8)의 게이트(34) 아래의 채널 영역내에 있지 않는다. 또한, 결함의 최대 밀도는 처음에 소스 및 드레인 영역(18 및 20)의 표면에 있을 수 있지만, 불완전 어니얼링은 이 표면 결정 결함을 제거할 때 최대 효과를 갖게 된다. 그러므로, 적은 수의 잔류 표면 결함만이 있다. 또한, 다수 캐리어 장치인 N 채널 FET 트랜지스터(8)은 바이폴라 트랜지스터 보다 잔류 결함의 존재에 비교적 덜 민감하다. 결과적으로, N채널 FET 장치(8)의 전기 동작을 완전하지는 않지만 본 발명에 따라 유입된 잔류 결함의 영향을 받지 않는다.
P-웰 영역의 다수의 역경사 도우핑 프로필은 다수의 방법으로 소수 캐리어의 이송 효율을 감소시키도록 작용한다. 소수 캐리어 이송 효율은 도우핑 프로필의 각각의 역경사 피이크와 관련된 전계에 의해 직접적으로 감소된다. 양호한 이중 역경사 도우핑 프로필에 관련해서 제2도에 그래프로 도시한 바와 같이, 전계 E1은 가장 낮은 역경사 피이크와 관련된다. E1의 극성은 NPN 기생 바이폴라 트랜지스터(50)의 경우에 기판(12)내에서 정극성(+)이다. 전계 E1은 국부적으로 불균일한(역경사) 도우핑 프로필의 결과로서 생기는 국부 공간 전하 차의 고유결과이다. 따라서, 제2전계 E2는 도우핑 프로필의 제2역경사 피이크와 관련된다. 당연히, 부수적인 전계는 다수의 역경사 도우핑 프로필 P-웰내의 다른 역경사 피이크들과 각각 관련된다.
다수의 전계가 존재하므로, 필수적인 웰 영역을 통한 소수 캐리어의 이송은 각각의 전계와 마주칠 때 연속적으로 지연된다. 결과적으로, 소수 전하 캐리어(수직 NPN 기생 트랜지스터의 경우에는 전자)가 재결합할 가능성은 전계의 수 및 세기의 증가에 비례하여 증가된다. 또한, 소수 전하 캐리어 전자들이 결합할 기회는 비교적 큰 평균 도우핑 밀도 뿐만 아니라 웰 깊이를 증가시킴으로서 증가되는데, 웰 깊이는 P-웰(14)의 도우핑 밀도 프로필내의 역경사 피이크 수를 증가시킴으로써 증가된다. 이 효과들은 순수 효과가 P-웰(14)를 통하는 상당히 감소된 소수 전하 캐리어 이송 효율로 되도록 누적된다.
[예]
제2도에 도시한 이중 역경사 도우핑 밀도 프로필을 갖고 있는 제1도의 구조물의 CMOS FET 장치를 본 발명에 따라 제조하였다. P-웰은 2가지 연속 이온 주입에 의해 제공되었는데, 제1이온 주입은 약 120KeV에서 실행되었고, 제2이온 주입은 약 340KeV에서 실행되었으며, 2가지 모두 선량이 약 1×1013cm-2이었다. 400Å 두께의 산화 실리콘 게이트 산화물 층 및 도우프된 폴리실리콘 게이트를 형성한 다음에, 비소가 N 채널 FET 장치의 소스 및 드레인 영역을 형성하도록 80KeV 내지 150KeV에서 5×1015cm-2의 전체 선량으로 주입되었다. 그 다음에는 과도 어니얼링이 이 장치의 기판을 고속 레스터(raster)로 주사하여 약 10초 동안 약 1000℃로 기판을 가열시킴으로써 실행되었다. 제1도에 도시한 바와 같은 완전한 구조물을 얻기 위한 장치의 그 외의 다른 처리 방법들은 모두 상술한 것에 따라 실행되었다.
제조된 장치는 약 1.1μm의 P-웰 깊이, 약 0.2μm의 소스 및 드레인 영역 깊이 및 기판의 표면 아래의 약 0.4 및 0.77μm에서 역경사 피이크들은 가졌다. P+소스 영역(22) 사이의 간격은 가장 가까운 부근에서 P-웰(14)로부터 약 2μm 분리되었다. 각각의 역경사 피이크와 관련된 전계는 E1=700v/cm 및 E2=350v/cm로서 추정되었다.
이 장치를 검사할 때, PNP 측방향 바이폴라 기생 트랜지스터의 전류 이득은 약 0.1 내지 0.2로 결정되었다. 수직 NPN 기생 바이폴라 트랜지스터의 전류 이득은 약 2.5로 결정되었다. 결과적으로, 이 장치의 전류 이득 적은 약 0.25 내지 0.5 사이이므로, 래치-업이 본질적으로 제거된다.
지금까지, 래치-업을 필수적으로 제거하는 고밀도 CMOS FET 구조물에 대해 기술하였다. 또한, 이 구조물을 제공하고, 필수 웰 영역 소스 및 드레인 영역들이 이온 주입되는 종류를 특징으로 하는 여러가지의 고밀도 CMOS FET 제조 처리방법에 적용할 수 있는 방법에 대해서도 기술하였다.
당연히, 상기 설명을 참조하여 본 발명을 여러가지고 변형 및 수정할 수 있다. 상세하게 말하자면, 비소화 갈륨 또는 사파이어 상의 실리콘과 같은 싱이한 기판 물질 또는 기판 구조물을 각각 사용하는 것과 같은 변형이 고찰된다. 필수적인 웰 영역과 소스 및 드레인 영역 주입시에 이온 채널링 및 집속 이온 비임 주입 기술을 사용하는 것과 같은, 본 발명과 일치하는 구조물을 제조하는 방법의 변경도 고려된다. 기판이 P-형 도전성을 갖고 있고 필수적인 웰 영역이 N-형 도전성을 갖고 있는 본 발명의 실시예들로 고려된다. 그러므로, 첨부한 청구범위의 영역내에서, 상세하게 기술한 내용과 다른 방법으로 본 발명을 실시할 수도 있다.

Claims (10)

  1. 기판(12), 상기 기판(12)의 표면내에 있으면서 인접하여 있고 다수의 역경사 도우핑 밀도 프로필을 갖고 있는 웰 영역(14) 및 상기 웰 영역(14) 내에 있고, 상기 기판(12)의 표면에 인접하여 있으며, 상기 웰 영역(14)내의 잔류 결함 밀도가 이의 평균 밀도보다 더 크되, 웰 영역 소스 및 드레인 영역(18 및 20)의 가장 깊은 부분 및 상기 웰 영역(14)의 하부 부분과 각각 관련된 잔류 결합 밀도를 갖고 있는 소스 및 드레인영역(18 및 20)으로 구성되는 것을 특징으로 하는 CMOS FET.
  2. 제1항에 있어서, 상기 CMOS FET의 동작이 영향을 받지 않도록 상기 잔류 결함 밀도가 상기 웰 영역 소스 및 드레인 영역(18 및 20)과 상기 웰 영역(14)의 하부 부분내에만 존재하는 것을 특징으로 하는 CMOS FET.
  3. 제2항에 있어서, 상기 웰 영역(14)의 깊이와 상기 웰 영역(14)의 평균 도우핑 밀도의 곱이 1.0×1013cm-2이상이고, 상기 웹 영역(14)의 깊이가 3.0μm 이하인 것을 특징으로 하는 CMOS FET.
  4. 제3항에 있어서, 다수의 역경사 도우핑 밀도 프로필의 각각의 역경사 피이크로 인해 상기 웰 영역(14)내에 유도된 전계의 전체 전계 세기가 800v/cm 이상인 것을 특징으로 하는 CMOS FET.
  5. 제4항에 있어서, 상기 웰 영역(14)의 상기 다수의 역경사 도우핑 밀도 프로필이 2개의 역경사 피이크를 갖는 것을 특징으로 하는 CMOS FET.
  6. 다수의 역경사 불순물 도우핑 프로필을 갖고 있는 상기 기판내에 웰 영역(14)를 제공하도록 상기 기판의 표면내에 상이한 주입 에너지로 각각 실행되는 다수의 웰 불순물 이온 주입을 행하는 단계, 상기 웰 영역(14) 내에 소스 및 드레인 영역을 제공하도록 소스 및 드레인 불순물의 이온 주입을 상기 기판(12)의 표면내에서 행하는 단계 및 실제 잔류 결함 밀도가 소스 및 드레인 영역(18 및 20)의 가장 깊능 부분에 유지되어 상기 웰 영역(14)의 하부와 관련되도록 상기 웰 영역 소스 및 드레인 영역(18 및 20)의 불완전 어니얼링 처리를 행하는 단계를 포함하는 것을 특징으로 하는 CMOS FET 제조방법.
  7. 제6항에 있어서, 상기 불완전 어니얼링 단계는 2 내지 20초 동안 900°내지 100℃ 사이의 온도로 상기 기판(12)를 가열시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제6항에 있어서, 상기 어니얼링 단계는 15 내지 30분 동안 800° 내지 875℃의 온도로 상기 기판(12)를 가열시키는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 상기 다수의 웰 불순물 이온 주입 단계가 100 내지 200KeV의 주입 에너지로 실행되는 얕은 주입 단계 및 340 내지 500KeV의 주입 에너지로 실행되는 깊은 주입 단계로 이루어지는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 기판(12)가 실리콘이고, 상기 다수의 웰 불순물 주입 단계가 1×1013cm-2의 인 이온의 선량을 각각 제공하는 120KeV에서 실행되는 제1주입 단계 및 340KeV에서 실행되는 제2주입 단계로 이루어지는 것을 특징으로 하는 방법.
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