KR100316019B1 - 반도체소자의삼중웰제조방법 - Google Patents

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Abstract

본 발명은 삼중웰을 갖는 반도체 소자에서 N웰로 둘러싸이는 P웰의 면저항을 감소시킴과 동시에 결함 밀도를 감소시켜 N웰로 둘러싸이는 P웰의 상에 형성되는 셀 트랜지스터의 접합누설전류를 감소시킬 수 있는 반도체 소자의 삼중웰 제조 방법에 관한 것으로, p형 반도체 기판에 형성되는 삼중웰에 있어서, N웰로 둘러싸이는 P웰과 N웰 간의 간격을 일정 거리 이상 확보하기 위하여, P웰 저면에 중첩되는 N웰 영역에 3 Mev로 이온을 주입하고, 결함 등을 게더링(gettering)하기 위하여 3×1014개/㎠의 이상의 농도로 P 이온을 주입함으로써 결함에 의한 누설전류 증가를 방지하는데 그 특징이 있다.

Description

반도체 소자의 삼중웰 제조 방법{METHOD FOR FORMING TRIPLE WELL OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 반도체 소자의 삼중웰(triple well) 형성 방법에 관한 것이다.
첨부된 도면 도1a 내지 도1e를 참조하여 종래의 삼중웰 제조 방법을 형성한다.
먼저, 도1a에 도시한 바와 같이 필드산화막(11) 형성이 완료된 반도체 기판(10) 상에 N웰의 제1 영역(12A)을 정의하는 제1 감광막 패턴(21)을 형성하고, 이온주입 공정을 실시하여 N웰의 제1 영역(12A) 내에 n형 불순물을 이온주입한다.
다음으로, 도1b에 도시한 바와 같이 제1 감광막 패턴(21)을 제거한 후, N웰의 제2 영역(12B) 및 제3 영역(12C)을 정의하는 제2 감광막 패턴(22)을 형성하고, 이온주입 공정을 실시하여 N웰의 제2 영역(12B) 및 제3 영역(12C)에 n형 불순물을 이온주입하여 프로파일드(profiled) N웰을 형성한다. 상기 N웰의 제3 영역(12C)은 p-채널 필드 스탑(p-channel field stop)을 위한 영역이다.
다음으로, 도1c에 도시한 바와 같이 제2 감광막 패턴(22)을 제거한 후, 제1P웰 영역 및 제2 P웰 영역을 정의하는 제3 감광막 패턴(23)을 형성하고, 이온주입 공정을 실시하여 제1 P웰 및 제2 P웰 각각의 제1 영역(13A, 14A) 및 제2 영역(13B, 14B) 내에 p형 불순물을 이온주입하여, 프로파일드 제1 P웰 및 제2 P웰을 형성한다. 상기 제1 P웰 및 제2 P웰 각각의 제2 영역(13B, 14B)은 n-채널 필드 스탑을 위한 영역이며, 상기 제1 P웰의 제1 영역(13A)및 제2 영역(13B)은 상기 N웰의 제1 영역(12A) 상에 중첩(overlap)된다.
다음으로, 도1d에 도시한 바와 같이 제3 감광막 패턴을 제거하고 열처리 공정을 실시하여 N웰(12), N웰(12)로 둘러싸인 제1 P웰(13) 및 상기 제1 P웰(13)과 N웰(12)을 사이에 두고 위치하는 제2 P웰(14)로 이루어지는 삼중웰을 형성한다.
다음으로, 도1e에 도시한 바와 같이 상기 N웰(12), 제1 P웰(13) 및 제2 P웰(14)상에 게이트 산화막(15), 게이트 전극(16), 스페이서(17) 및 소오스/드레인 영역(18)을 형성한다.
이와 같이 삼중웰을 형성함으로써, 제1 P웰(13)과 제2 P웰(14) 상에 각기 다른 특성의 NMOS 트랜지스터를 형성할 수 있으며, 특히 N웰(12)로 둘러싸인 제1 P웰(13) 상에 형성되는 셀(cell) 트랜지스터를 갑자기 유입되는 외부전압이나 잡음(noise)으로부터 보호할 수 있는 장점이 있다.
이와 같은 삼중웰의 장점을 확보하기 위해서는 셀 트랜지스터가 형성되는 제1 P웰(13)이 N웰의 제1 영역(12A) 상에 중첩하도록 p형 기판에 N웰을 형성하여야 한다. 제1 P웰(13)과 N웰의 제1 영역(12A)이 만나지 않도록 하기 위해서는 일정 크기 이상의 이온주입 에너지가 요구된다. 예를 들어, 제1 및 제2 P웰(13, 14)을 형성하기 위해11B을 300 KeV로 주입하고, N웰의 제1 영역(12A)을 형성하기 위해 3×1013개/㎠의31P를 1.2 MeV로 이온주입한 후, 950 ℃에서 30분간 열처리하였을 때 제1 P웰(13)의 면저항은 1295 Ω/㎠이며, 같은 조건에서31P을 1.0 MeV로 이온주입하면 제1 P웰(13)과 N웰(12)이 만나게 되어 제1 P웰(13)의 면저항은 1648 Ω/㎠으로 대략 20 % 증가한다. 즉, 이온주입 에너지의 크기에 따라 제1 P웰(13)의 면저항은 증가한다.
또한, 제1 P웰(13)의 면저항을 감소시키기 위해 이온주입 에너지를 증가시킬 경우에는 여러 형태 결함들의 밀도가 커져 셀 트랜지스터의 접합누설전류 특성을 열화시키게 된다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 삼중웰을 갖는 반도체 소자에서 N웰로 둘러싸이는 P웰의 면저항을 감소시킴과 동시에 결함 밀도를 감소시켜 N웰로 둘러싸이는 P웰의 상에 형성되는 셀 트랜지스터의 접합누설전류를 감소시킬 수 있는 반도체 소자의 삼중웰 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 종래 기술에 따른 반도체 소자의 삼중웰 제조 공정 단면도
도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 삼중웰 제조 공정 단면도
도3은 P웰과 중첩되는 N웰 영역의 도즈량 및 N웰 상에 중첩되는 P웰과 N웰의 거리에 따른 접합누설전류밀도 특성을 보이는 그래프
도4는 도2e의 A-A' 선을 따른 이온농도를 보이는 그래프
* 도면의 주요 부분에 대한 도면 부호의 설명
10: 반도체 기판 11: 소자분리막
12A: N웰의 제1 영역 12B: N웰의 제2 영역
12C: N웰의 제3 영역 13A: 제1 P웰의 제1 영역
13B: 제1 P웰의 제2 영역 14A: 제2 P웰의 제1 영역
14B: 제4 P웰의 제2 영역 15: 게이트 산화막
16: 게이트 전극 17: 스페이서
18: 소오스/드레인 영역 21, 22, 23: 감광막 패턴
A: 제1 P웰의 이온농도 B: N웰의 이온농도
C: 산소의 농도
상기 목적을 달성하기 위한 본 발명은 N웰, 상기 N웰로 둘러싸인 제1 P웰 및 상기 N웰과 인접하며, 상기 P웰과 이격된 제2 P웰로 이루어지는 삼중웰을 p형 반도체 기판에 형성하는, 반도체 소자의 삼중웰 제조 방법에 있어서, 상기 N웰 중 상기 제 1 P웰 하부에 중첩되는 소정 영역에 불순물농도가 가장 높은 게더링 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
본 발명은 p형 반도체 기판에 형성되는 삼중웰에 있어서, N웰로 둘러싸이는 P웰과 N웰 간의 간격을 일정 거리 이상 확보하기 위하여, P웰 저면에 중첩되는 N웰 영역에 3Mev로 이온을 주입하고, 결함 등을 게더링(gettering)하기 위하여 3×1014개/㎠의 이상의 농도로31P 이온을 주입함으로써 결함에 의한 누설전류 방지하는데 그 특징이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 소자분리막(11) 형성이 완료된 반도체 기판(10) 상에 N웰의 제1 영역(12A)을 정의하는 제1 감광막 패턴(21)을 형성하고, 이온주입 공정을 실시하여 N웰의 제1 영역(12A) 내에 n형 불순물을 이온주입한다. 이때의 이온주입 에너지 및 농도는, P웰과 중첩되는 N웰 영역의 도즈량 및 N웰 상에 중첩되는 P웰과 N웰의 거리에 따른 접합누설전류밀도 특성에 따라 결정한다. 본 발명의 일실시예에서는 N웰의 제1 영역(12A)과 중첩되는 P웰의 최대 이온 농도 피크의 간격을 2 ㎛로 유지하기 위하여 N웰의 제1 영역(12A)에 2.3 MeV 내지 3Mev 에너지로 이온을 주입하고, 결함 등을 게더링(gettering)하기 위하여 3×1014개/㎠ 내지 1×1015개/㎠ 의 농도의31P 이온을 주입한다.
다음으로, 도2b에 도시한 바와 같이 제1 감광막 패턴(21)을 제거한 후, N웰의 제2 영역(12B) 및 제3 영역(12C)을 정의하는 제2 감광막 패턴(22)을 형성하고, 이온주입 공정을 실시하여 N웰의 제2 영역(12B)에 1×1013개/㎠ 내지 5×1013개/㎠ 의 농도의31P 이온을 500 Kev 내지 1.0 MeV의 에너지로 주입하고, N웰의 제2 영역(12B) 상에 중첩되는 상기 N웰의 제3 영역(12C)에 5×1011개/㎠ 내지 1×1013개/㎠ 의 농도의31P 이온을 150 Kev 내지 300 KeV의 에너지로 주입하여 n형 불순물을 이온주입하여 프로파일드 N웰을 형성한다. 상기 N웰의 제3 영역(12C)은 p-채널 필드 스탑(p-channel field stop)을 위한 영역이다.
다음으로, 도2c에 도시한 바와 같이 제2 감광막 패턴(22)을 제거한 후, 제1 P웰 영역 및 제2 P웰 영역을 정의하는 제3 감광막 패턴(23)을 형성하고, 이온주입 공정을 실시하여 제1 P웰 및 제2 P웰 각각의 제1 영역(13A, 14A)에 1×1013개/㎠ 내지 5×1013개/㎠ 의 농도의11B 이온을 180 Kev 내지 300 KeV의 에너지로 주입한다. 이어서, 제1 P웰 및 제2 P웰 각각의 제2 영역(13B, 14B) 내에 5×1011개/㎠ 내지 1×1013개/㎠ 의 농도의11B 이온을 80 Kev 내지 100 KeV의 에너지로 주입하여 프로파일드 제1 P웰 및 제2 P웰을 형성한다.
상기 제1 P웰 및 제2 P웰 각각의 제2 영역(13B, 14B)은 n-채널 필드 스탑을 위한 영역이며, 상기 제1 P웰의 제1 영역(13A)및 제2 영역(13B)은 상기 N웰의 제1 영역(12A) 상에 중첩된다.
다음으로, 도2d에 도시한 바와 같이 제3 감광막 패턴을 제거하고 열처리 공정을 실시하여 N웰(12), N웰(12)로 둘러싸인 제1 P웰(13) 및 상기 제1 P웰(13)과 N웰(12)을 사이에 두고 위치하는 제2 P웰(14)로 이루어지는 삼중웰을 형성한다. 이때, 열처리 공정에서 게더링층이 형성된다.
상기 열처리는 관상로(furnace)를 이용하여 900 ℃ 내지 1000 ℃ 온도에서 30 분 내지 90분간 실시하거나, 900 ℃ 내지 1100 ℃ 온도에서 30 초 내지 5분간 급속열처리를 실시한다.
다음으로, 도2e에 도시한 바와 같이 상기 N웰(12), 제1 P웰(13) 및 제2 P웰(14)상에 게이트 산화막(15), 게이트 전극(16), 스페이서(17) 및 소오스/드레인 영역(18)을 형성한다.
도 3은 P웰과 N웰의 거리에 따른 접합누설전류특성을 나타낸 그래프로서, 2㎛간격을 유지할 때 낮은 접합누설전류 특성을 나타냄을 알 수 있다.
도4는 도2e의 A-A' 선을 따른 이온농도를 보이는 그래프로서, A는 제1 P웰(13)의 이온농도, B는 N웰(12)의 이온농도, C는 산소의 농도를 나타낸다. 도4를 통하여 반도체 기판(10) 내의 산소가 N웰의 제1 영역(12A)에 게더링됨을 알 수 있다.
전술한 본 발명의 일실시예에서 감광막 패턴(21, 22, 23)은 고에너지 이온주입을 위하여 그 밀도가 1 g/㎤ 내지 10 g/㎤가 되도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 삼중웰을 갖는 반도체 소자에서 N웰로 둘러싸이는 P웰과 N웰 간의 간격을 일정 거리 이상 확보하기 위하여, P웰 저면에 중첩되는 N웰 영역에 3Mev로 이온을 주입하고, 결함 등을 게더링하기 위하여 3×1014개/㎠의 이상의 농도로31P 이온을 주입함으로써, P웰의 면저항을 감소시킴과 동시에 결함 밀도를 감소시켜 N웰로 둘러싸이는 P웰의 상에 형성되는 셀 트랜지스터의 접합누설전류를 감소시킬 수 있다.

Claims (6)

  1. N웰, 상기 N웰로 둘러싸인 제 1 P웰 및 상기 N웰과 인접하며, 상기 제 1 P웰과 이격된 제 2 P웰로 이루어지는 삼중웰을 p형 반도체 기판에 형성하는 반도체 소자의 삼중웰 제조 방법에 있어서,
    상기 N웰 중 상기 제 1 P웰 하부에 중첩되는 소정 영역에 도즈량이 가장 높은 불순물농도가 가장 높은 게더링 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 삼중웰 제조 방법.
  2. 제 1 항에 있어서,
    상기 게더링 영역을 형성하기 전에,
    상기 반도체 기판내에 2.3 MeV 내지 3Mev 에너지로 3×1014개/㎠ 내지 1×1015개/㎠ 의 농도의31P 이온을 주입하여 상기 N웰의 제1영역을 형성하는 제1 단계;
    상기 N웰 제1 영역의 일부분에 순차적으로 이온 주입을 실시하여 상기 제1영역에 중첩되는 상기 N웰의 제2 영역 및 상기 N웰의 제2 영역에 중첩되는 상기 N웰의 제3 영역을 형성하는 제2 단계;
    상기 N웰의 제1 영역 및 상기 제2P웰의 소정 부분에 이온주입을 실시하여 상기 제1 P웰 영역의 제1 영역 및 상기 제2 P웰의 제1 영역을 형성하는 제3 단계;
    상기 제 1 P웰 및 제 2 P웰에 이온주입을 실시하여 상기 제 1 P웰의 제1 영역 상에 중첩되는 상기 제1 P웰 영역의 제2 영역 및 상기 제2 P웰의 제1 영역 상에 중첩되는 제2 P웰 영역의 제2 영역을 형성하는 제4 단계; 및
    열처리를 실시하여 상기 N웰, 제1 P웰 및 제2 P웰을 형성함과 동시에 상기 N웰의 제1 영역 내에 상기 게더링 영역을 형성하는 제5 단계
    를 포함하는 반도체 소자의 삼중웰 제조 방법.
  3. 제 2 항에 있어서,
    상기 N웰의 제1 영역에 주입된 이온 농도 피크와 상기 제1 P웰에 주입된 이온 농도 피크의 간격은 2 ㎛인 반도체 소자의 삼중웰 제조 방법.
  4. 제 2 항 도는 제 3 항에 있어서,
    상기 제 2 단계에서,
    상기 N웰의 제2 영역에 1×1013개/㎠ 내지 5×1013개/㎠ 의 농도의31P 이온을 500 Kev 내지 1.0 MeV의 에너지로 주입하고,
    상기 N웰의 제3 영역에 5×1011개/㎠ 내지 1×1013개/㎠ 의 농도의31P 이온을 150 Kev 내지 300 KeV의 에너지로 주입하고,
    상기 제3 단계에서 상기 제1 P웰 영역의 제1 영역 및 상기 제2 P웰의 제1 영역에 1×1013개/㎠ 내지 5×1013개/㎠ 의 농도의11B 이온을 180 Kev 내지 300 KeV의 에너지로 주입하고,
    상기 제4 단계에서, 상기 제1 P웰 영역의 제2 영역 및 상기 제2 P웰 영역의 제2 영역에 5×1011개/㎠ 내지 1×1013개/㎠ 의 농도의11B 이온을 80 Kev 내지 100 KeV의 에너지로 주입하는 반도체 소자의 삼중웰 제조 방법.
  5. 제 4 항에 있어서,
    상기 제5 단계는,
    관상로(furnace)를 이용하여 900 ℃ 내지 1000 ℃ 온도에서 30 분 내지 90분간 실시하는 반도체 소자의 삼중웰 제조 방법.
  6. 제 4 항에 있어서,
    상기 제5 단계는,
    900 ℃ 내지 1100 ℃ 온도에서 30 초 내지 5분간 급속열처리를 실시하는 반도체 소자의 삼중웰 제조 방법.
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KR1019980024752A KR100316019B1 (ko) 1998-06-29 1998-06-29 반도체소자의삼중웰제조방법

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* Cited by examiner, † Cited by third party
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US7992576B2 (en) 2006-04-26 2011-08-09 Joo San Co., Ltd. Hair extension kit and extension-hair fixing method

Citations (1)

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Publication number Priority date Publication date Assignee Title
JPH0927556A (ja) * 1995-07-11 1997-01-28 Hitachi Ltd 半導体集積回路装置およびその製造方法

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