JPS6091678A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPS6091678A JPS6091678A JP20015283A JP20015283A JPS6091678A JP S6091678 A JPS6091678 A JP S6091678A JP 20015283 A JP20015283 A JP 20015283A JP 20015283 A JP20015283 A JP 20015283A JP S6091678 A JPS6091678 A JP S6091678A
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- Japan
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- gate
- layer
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- voltage
- electrons
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Links
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- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
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- 230000008878 coupling Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＰチャンネルＭＯ３２層ゲート構造を有し・
ＴＩＬ気的に記憶、消去可能な半導体不揮発性記憶素子
に関する。
ＴＩＬ気的に記憶、消去可能な半導体不揮発性記憶素子
に関する。
電気的記憶消去可能半導体記憶素子（以下ＥＥＰＲＯＭ
という）は、従来、ＮチャンネルＭＯ８２層ゲート構造
を持つものが作られ、その需要も拡大する傾向にある。
という）は、従来、ＮチャンネルＭＯ８２層ゲート構造
を持つものが作られ、その需要も拡大する傾向にある。
この方式によるメモリセルを第１図に示す。このメモリ
セルの情報の記憶・消去の機構を説明する。コントロー
ルゲート１圧正の電圧ＶＧを印加し、ドレイン４の電圧
ＶＤを＼■にすると、７０−ティングゲート２は容量性
結合により正電位となる。電子はトンネル酸化膜３を通
して７０−ティングゲートに引き寄せられ蓄積される。
セルの情報の記憶・消去の機構を説明する。コントロー
ルゲート１圧正の電圧ＶＧを印加し、ドレイン４の電圧
ＶＤを＼■にすると、７０−ティングゲート２は容量性
結合により正電位となる。電子はトンネル酸化膜３を通
して７０−ティングゲートに引き寄せられ蓄積される。
この７０−ティングゲートは電気的にはどこにも接続さ
れておらず、まわりを８１０２膜によっておおわれてい
るため、蓄積された電子は７０−ティングゲートから見
たしきい電圧が高くなり（第２図の７）、デバイスは非
導通となる。
れておらず、まわりを８１０２膜によっておおわれてい
るため、蓄積された電子は７０−ティングゲートから見
たしきい電圧が高くなり（第２図の７）、デバイスは非
導通となる。
また、情報を消去するたゆには、ドレインに正電圧を印
加し、コントロールゲートを接地すれば、記憶の時と逆
の過程によりフローティングゲートは放電しデバイスは
導通状態（第２図の６）となり、情報は消去される。こ
うして、何度でも容易にメモリーセルを記憶・消去させ
ることができる。
加し、コントロールゲートを接地すれば、記憶の時と逆
の過程によりフローティングゲートは放電しデバイスは
導通状態（第２図の６）となり、情報は消去される。こ
うして、何度でも容易にメモリーセルを記憶・消去させ
ることができる。
この場合、情報が記憶されているが否かを読み出すには
・第２図の矢印の電圧をコントロールゲートに印加し、
このメモリーセルが導通状態か非導通状態かを判定する
。第２図より明らかなように読み出し電圧は消去状態（
第２図の６）のしきい電圧よりも高く設定しなければな
らない。しかし近年メモリセルが微細化されるに従って
、高い動作電圧はチャンネル部分のホットエレクトロン
の増大など、動作マージンを少なくするという整置が出
てきた。
・第２図の矢印の電圧をコントロールゲートに印加し、
このメモリーセルが導通状態か非導通状態かを判定する
。第２図より明らかなように読み出し電圧は消去状態（
第２図の６）のしきい電圧よりも高く設定しなければな
らない。しかし近年メモリセルが微細化されるに従って
、高い動作電圧はチャンネル部分のホットエレクトロン
の増大など、動作マージンを少なくするという整置が出
てきた。
本発明の目的は、かかる欠点を党服し、低電圧動作の可
能なＥＫＦＲＯＭセルを提供することＫある。以下、図
面を参照しながら本発明を説明するＯ 第６図は本発明によるＥＩＧＦＲＯＭセルの断面図であ
る。図中で８はコントロールゲート、９は電気的にどこ
にも接続されていない７０−ティングゲート、１０は薄
いトンネル酸化膜Ｓ １１゜１２はＰ型拡散層である。
能なＥＫＦＲＯＭセルを提供することＫある。以下、図
面を参照しながら本発明を説明するＯ 第６図は本発明によるＥＩＧＦＲＯＭセルの断面図であ
る。図中で８はコントロールゲート、９は電気的にどこ
にも接続されていない７０−ティングゲート、１０は薄
いトンネル酸化膜Ｓ １１゜１２はＰ型拡散層である。
次にこのデバイスの情報の記憶・消去の機構を説明する
。コントロールゲート８に正の電圧ｖｔを印加し、ドレ
イン１１の電圧Ｖｄを′ａｖにすると、７０−ティング
ゲート９は容量性結合により正電位となる。酸化膜１０
は十分うすいので、この時電子は酸化膜１゜を通して７
０−ティングゲートに引き寄せられ蓄積される。７０−
ティングゲートは電気的にはどこにも接続されておらず
、まわりをＳ ｉ Ｏ，膜でおおわれているため、電子
は７０−ティングゲートにとどまる。これによりコント
ロールゲートがら見たしきい電圧が変化するが、従来の
Ｎチャンネル部分：ＦＲＯＭセルとは異なり、本発明で
は、第４図に示すように、電子が蓄積される前は１４の
如くエンハンスメント状態であったデバイスが、電子が
７０−ティングゲートに蓄積されること罠よりチャンネ
ル部分に反転層が誘起されデプレッション状態１５へと
変化する。
。コントロールゲート８に正の電圧ｖｔを印加し、ドレ
イン１１の電圧Ｖｄを′ａｖにすると、７０−ティング
ゲート９は容量性結合により正電位となる。酸化膜１０
は十分うすいので、この時電子は酸化膜１゜を通して７
０−ティングゲートに引き寄せられ蓄積される。７０−
ティングゲートは電気的にはどこにも接続されておらず
、まわりをＳ ｉ Ｏ，膜でおおわれているため、電子
は７０−ティングゲートにとどまる。これによりコント
ロールゲートがら見たしきい電圧が変化するが、従来の
Ｎチャンネル部分：ＦＲＯＭセルとは異なり、本発明で
は、第４図に示すように、電子が蓄積される前は１４の
如くエンハンスメント状態であったデバイスが、電子が
７０−ティングゲートに蓄積されること罠よりチャンネ
ル部分に反転層が誘起されデプレッション状態１５へと
変化する。
すなわち、従来のＮチャンネルｉａｉｐｎｏＭセルはデ
バイスが導通状態がら非導通状態へと変化することで情
報を記憶していたのに対し、本発明によるＥＥＰＲＯＭ
セルは、デバイスが非導通状態から導通状態へ変化する
ことによって情報を記憶する。
バイスが導通状態がら非導通状態へと変化することで情
報を記憶していたのに対し、本発明によるＥＥＰＲＯＭ
セルは、デバイスが非導通状態から導通状態へ変化する
ことによって情報を記憶する。
また、情報を消失する時には、ドレイン１１、ソース１
２、基板１３に正電圧を印加し、コントロールゲートを
接地すれば良い。従来例と同様、記憶の時と逆の過程に
より７０−ティングゲートは放電し、デバイスは非導通
状態となる。（第４図の１４）この際、ドレインに正電
圧を印加し、コントロールゲートを接地しただけでは、
チャンネル部分が導通状態となり、ソース、ドレイン間
に電流が流れてしまい、消去効率が落ちる恐れがある。
２、基板１３に正電圧を印加し、コントロールゲートを
接地すれば良い。従来例と同様、記憶の時と逆の過程に
より７０−ティングゲートは放電し、デバイスは非導通
状態となる。（第４図の１４）この際、ドレインに正電
圧を印加し、コントロールゲートを接地しただけでは、
チャンネル部分が導通状態となり、ソース、ドレイン間
に電流が流れてしまい、消去効率が落ちる恐れがある。
それを防ぐため、ドレイン、ソース、基板すべてに正電
圧を印加し、ソース、ドレイン間に電流を流さないよう
にしなければならない。
圧を印加し、ソース、ドレイン間に電流を流さないよう
にしなければならない。
本発明では、情報の読み出し電圧は第４図の矢印に設定
して、デバイスが非導通なら消去状態、導通していれば
記憶状態として判定する。すなわち、デバイスが非導通
の時の電圧を読み出し電圧とするため、デバイスが導通
する時の電圧を読み出し電圧とする従来の方式よりも低
電圧で情報を読み出せることになる。このように低電圧
動作が可能になると、デバイスを微細化していった時に
も動作マージンが確保でき、また低電力動作も可能とな
る。
して、デバイスが非導通なら消去状態、導通していれば
記憶状態として判定する。すなわち、デバイスが非導通
の時の電圧を読み出し電圧とするため、デバイスが導通
する時の電圧を読み出し電圧とする従来の方式よりも低
電圧で情報を読み出せることになる。このように低電圧
動作が可能になると、デバイスを微細化していった時に
も動作マージンが確保でき、また低電力動作も可能とな
る。
以上、本発明によれば、低電圧で動作可能なＥＥＰＲＯ
Ｍセルを提供できるものである。
Ｍセルを提供できるものである。
第１図は、従来の半導体記憶素子の断面図である０
第２図は、従来の半導体記憶素子のドレインソース電流
対コントロールゲート電圧の関係図である。 第３図は、本発明の半導体記憶素子の断面図である。 第１図は、本発明の半導体記憶素子のドレインソースη
−ε流対コントロールゲート電圧の関係図である。 １・・−コントロールゲート ２７０−ティングゲート ６・・薄いトンネル酸化膜 ４．５・・・Ｎ型拡散層 ６・・・従来のＥＥＦＲＯＭセルの消去状態での電圧−
電流特性 ７・・・従来のＥＥＦＲＯＭセルの記憶状態での電圧−
電流特性 ８・・・コントロールゲート ９・・・フローティングゲート １０・・・薄いトンネル酸化膜 １１．１２・・・Ｐ型拡散層 １３・・・Ｎ型シリコン基板 １４・・本発明によるＥＥＦＲＯＭセルの消去状態での
電圧−電流特性 １５・・・本発明によるＫＫＦＲＯＭセルの記憶状態で
の電圧−電流特性 ｔｓ１図 第２図
対コントロールゲート電圧の関係図である。 第３図は、本発明の半導体記憶素子の断面図である。 第１図は、本発明の半導体記憶素子のドレインソースη
−ε流対コントロールゲート電圧の関係図である。 １・・−コントロールゲート ２７０−ティングゲート ６・・薄いトンネル酸化膜 ４．５・・・Ｎ型拡散層 ６・・・従来のＥＥＦＲＯＭセルの消去状態での電圧−
電流特性 ７・・・従来のＥＥＦＲＯＭセルの記憶状態での電圧−
電流特性 ８・・・コントロールゲート ９・・・フローティングゲート １０・・・薄いトンネル酸化膜 １１．１２・・・Ｐ型拡散層 １３・・・Ｎ型シリコン基板 １４・・本発明によるＥＥＦＲＯＭセルの消去状態での
電圧−電流特性 １５・・・本発明によるＫＫＦＲＯＭセルの記憶状態で
の電圧−電流特性 ｔｓ１図 第２図
Claims (1)
- ゲート２層ＭＯ８構造を有し、基板中の拡散層と第１層
目ゲート間の薄い絶縁膜を流れるトンネル電流により、
電子を第１層目ゲートに蓄積または放出することにより
、電気的に情報の記憶、消去を行う不揮発性記憶素子に
おいて、ＰチャンネルＭＯ３２層ゲート構造を有し、π
Ｌ子を第１層目ゲートに蓄積することにより該Ｐチャン
ネルＭＯＳトランジスタをデプレッション状態にし、電
子を第１層１」ゲートから放出させることにより該Ｐチ
ャンネルＭＯ８）ランジスタをエンノ１ンスメント状態
にして、電気的に情報の記憶、消去を行わせることを特
徴とする半導体記憶素子０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20015283A JPS6091678A (ja) | 1983-10-26 | 1983-10-26 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20015283A JPS6091678A (ja) | 1983-10-26 | 1983-10-26 | 半導体記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091678A true JPS6091678A (ja) | 1985-05-23 |
Family
ID=16419649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20015283A Pending JPS6091678A (ja) | 1983-10-26 | 1983-10-26 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091678A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323876B1 (ko) * | 1995-09-14 | 2002-05-13 | 박종섭 | 플래쉬메모리셀의구동방법 |
-
1983
- 1983-10-26 JP JP20015283A patent/JPS6091678A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323876B1 (ko) * | 1995-09-14 | 2002-05-13 | 박종섭 | 플래쉬메모리셀의구동방법 |
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