JP7034678B2 - キャパシター及び実装基板 - Google Patents

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Description

本発明は、トレンチを有するキャパシター及び実装基板に関するものである。
近年、スマートフォン、ウェアラブル装置などの携帯用ＩＴ製品の薄型化が進んでいる。これに伴い、全体的なパッケージの厚さを減少させるための受動素子の薄型化に対する必要性も増大している。
そのため、積層セラミックキャパシターよりも薄い厚さを実現することができる薄膜キャパシターの需要も増加している。
薄膜キャパシターは、薄膜（Ｔｈｉｎ Ｆｉｌｍ）技術を用いて薄型のキャパシターを実現することができるという利点がある。
また、薄膜キャパシターは、従来の積層セラミックキャパシターと異なって低いＥＳＬを有するという利点を有するため、最近、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）用デカップリングキャパシター（Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）への適用が検討されている。
かかるＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）用デカップリングキャパシター（Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）として薄膜キャパシターを用いるために、上記薄膜キャパシターはＬＳＣ（Ｌａｎｄ－ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）の形態で製作されている。
しかし、従来の埋め込み方式のキャパシターは、キャパシターの不良が生じた時に再作動（Ｒｅｗｏｒｋ）が不可能であるため、全体的な損失コストが非常に大きくなる。これにより、再作動が可能なＬＳＣ（Ｌａｎｄ－ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）形態の薄膜キャパシターの実現が必要である。
一方、ＬＳＣ（Ｌａｎｄ－ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）形態の薄膜キャパシターは、半田ボール（Ｓｏｌｄｅｒ ｂａｌｌ）の間に介在されるため、できるだけ小型に設計し、半田ボールの除去面積を最小化する必要がある。
これとともに、薄膜キャパシターの容量を増加させるために、容量を実現する表面積を増加させることができるトレンチ（ｔｒｅｎｃｈ）型構造を薄膜キャパシターに適用させる研究が進んでいる。
米国特許公開第２０１３－０１６１７９２号公報 日本特許登録第４６２８７９４号公報
本発明の目的は、キャパシターの容量を著しく向上させることができ、連結電極層を最小化することができる構造を有するキャパシターを提供することである。
上述の課題を解決するための方法として、本発明は一例により新規な構造のキャパシターを提案しようとする。具体的に、本発明の一実施形態によるキャパシターは、複数のトレンチを含み、容量部、及び上記容量部の周囲に配置されるマージン部を有する基板と、上記基板の一面に配置され、且つ上記トレンチを充填するように配置される誘電層と、上記誘電層の一面に配置され、上記容量部から上記マージン部に引き出される第１引き出し部を含む複数の第１電極層と、上記誘電層を挟んで上記第１電極層と対向するように上記誘電層の一面に配置され、上記容量部から上記マージン部に引き出される第２引き出し部を含む複数の第２電極層と、を含み、上記複数の第１電極層の上記第１引き出し部及び上記複数の第２電極層の上記第２引き出し部は、上記マージン部から上記容量部の方向に傾いた階段状に積層される。
上述の課題を解決するための方法として、本発明は他の例により上述の新規な構造のキャパシターを提案しようとする。具体的に、本発明の他の例によるキャパシターは、基板に配置された複数のトレンチを含み、上記トレンチが位置する容量部、及び上記容量部の周囲に配置されるマージン部を有する複数のセル（ｃｅｌｌ）を含むキャパシターであって、上記セルは、上記容量部に配置され、上記トレンチを充填するように配置される誘電層と、上記誘電層を挟んで交互に配置される第１電極層及び第２電極層と、を含み、上記第１電極層は上記容量部から上記マージン部に引き出される第１引き出し部を含み、上記第２電極層は上記容量部から上記マージン部に引き出される第２引き出し部を含み、上記第１電極層の第１引き出し部及び上記複数の第２電極層の第２引き出し部は、上記マージン部から上記容量部の方向に傾いた階段状に積層される。
本発明の一実施形態によるキャパシターは、各電極層の引き出し部がセルのマージン部から容量部の方向に傾いた階段状を有するため、連結電極層を最小化することができる。
本発明の一実施形態によるキャパシターを概略的に示した斜視図である。 本発明の一実施形態によるキャパシターを概略的に示した平面図である。 図２の平面図において、４つのセルを概略的に示した拡大平面図である。 図３のＩ－Ｉ'に沿って概略的に示した断面図である。 （ａ）は第１引き出し部を概略的に示した拡大断面図であり、（ｂ）は第２引き出し部を概略的に示した拡大断面図である。 （ａ）は第１引き出し部を概略的に示した平面図であり、（ｂ）は第２引き出し部を概略的に示した平面図である。 ３層以上の誘電層を有する他の実施形態によるキャパシターの第１引き出し部を概略的に示した断面図である。 本発明の一実施形態によるキャパシターにおいて、第１及び第２連結電極層が複数のセル上に形成されていることを概略的に示した平面図である。 本発明の一実施形態によるキャパシターにおいて、第１及び第２連結電極層が複数のセル上に形成されていることを概略的に示した平面図である。 第１及び第２連結電極層と第１及び第２外部電極とを連結する構造を説明するために概略的に示した平面図である。 第１及び第２連結電極層と第１及び第２外部電極とを連結する構造を説明するために概略的に示した平面図である。 第１及び第２連結電極層と第１及び第２外部電極とを連結する構造を説明するために概略的に示した平面図である。 本発明の他の実施形態によるキャパシターの実装基板を概略的に示した断面図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
図面に示すＸ方向、Ｙ方向、及びＺ方向は、それぞれ長さ方向、幅方向、及び厚さ方向に表現されてもよく、順に第１方向、第２方向、及び第３方向に表現されてもよい。
図１は、本発明の一実施形態によるキャパシターを概略的に示した斜視図であり、図２は、本発明の一実施形態によるキャパシターを概略的に示した平面図である。また、図３は、図２の平面図において、４つのセルを概略的に示した拡大平面図であり、図４は、図３のＩ－Ｉ'に沿って概略的に示した断面図である。
以下、図１から図４を参照して、本発明の一実施形態によるキャパシター１００について説明する。
本発明の一実施形態によるキャパシター１００は、本体１０１と、本体の外側に配置される第１及び第２外部電極１９１、１９２と、を含む。
本体１０１の形状は特に制限されないが、一般に、六面体形状であることができる。また、その寸法は特に制限されないが、例えば、０．６ｍｍ×０．３ｍｍのサイズを有し、１．０μＦ以上の高積層及び高容量の薄膜キャパシターの本体であることができる。
本体１０１は基板１１０を含む。基板１１０は、Ｓｉ、ＳｉＯ２、Ａｌ２Ｏ３、ＭｇＯ、ＬａＡｌＯ３及びＳｒＴｉＯ３からなる群より選択される何れか１つまたはこれらの組み合わせであることができる。例えば、基板１１０は、シリコンウエハー（ｗａｆｅｒ）を用いたものであってもよい。
基板１１０は、基板１１０の一面に配置される容量部Ａと、容量部Ａの周囲に配置されるマージン部Ｍと、を有する。このような容量部Ａ及びマージン部Ｍは、１つのセル１０２ａ、１０２ｂを構成する。本発明の一実施形態によるキャパシター１００は複数のセル１０２ａ、１０２ｂを含む。
基板１１０には、基板１１０の一面から基板１１０の内側に貫通する複数のトレンチ１０５が配置される。例えば、複数のトレンチ１０５は容量部Ａに配置されることができる。
トレンチ１０５は、基板１１０の一面をエッチングすることで形成されることができる。
トレンチ１０５は、第１方向（Ｘ）または第１方向（Ｘ）に垂直な第２方向（Ｙ）に長く形成されるか、第１方向（Ｘ）または第２方向（Ｙ）に一定間隔で規則的に形成されることができる。但し、本発明において、トレンチ１０５が第２方向（Ｙ）に長く、第１方向（Ｘ）に一定間隔で規則的に形成されることを基準として説明する。
基板１１０の一面に配置され、且つトレンチ１０５には、誘電層１１１、１１２を挟んで互いに交互に配置される第１及び第２電極層１２１、１２２が充填される。
本発明の一実施形態によるキャパシター１００は、少なくとも１つ以上の誘電層１１１、１１２を含むことができる。例えば、図４を参照すると、２層の誘電層１１１、１１２が含まれる場合、基板１１０の一面とトレンチ１０５には、第１電極層１２１、第１誘電層１１１、第２電極層１２２、第２誘電層１１２、及び第１電極層１２１が順に積層されることができる。
第１及び第２電極層１２１、１２２は導電性材料を用いて形成されることができる。第１及び第２電極層１２１、１２２の材料は、誘電層１１１、１１２として何を用いるかに応じて決定されることができる。誘電層１１１、１１２が酸化金属（ｍｅｔａｌ ｏｘｉｄｅ）などの常誘電体で形成される場合、第１及び第２電極層１２１、１２２の材料は窒化金属（ｍｅｔａｌ ｎｉｔｒｉｄｅ）を含むことができる。例えば、第１及び第２電極層１２１、１２２はＴｉＮであることができるが、これに制限されるものではない。
第１及び第２電極層１２１、１２２は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＶＤ（Ａｔｏｍｉｃ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程により形成されることができるが、これに制限されるものではない。
誘電層１１１、１１２は酸化金属（ｍｅｔａｌ ｏｘｉｄｅ）などの常誘電体で形成されることができる。誘電層１１１、１１２は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような酸化金属のうち何れか１つまたはこれらの組み合わせを含むことができる。誘電層１１１、１１２は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２のような酸化金属を単一材料として含んで形成されることができる。これと異なって、誘電層１１１、１１２は、漏れ電流を防止する特性を向上させるために複合層で形成されてもよい。誘電層１１１、１１２が複合層である場合、誘電層１１１、１１２はＺｒＯ２－Ａｌ２Ｏ３－ＺｒＯ２の複合層であることができる。
誘電層１１１、１１２は、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＶＤ（Ａｔｏｍｉｃ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程により形成されることができるが、これに制限されるものではない。
第１電極層１２１及び第２電極層１２２は誘電層１１１、１１２を挟んで互いに対向するように配置され、第１電極層１２１及び第２電極層１２２にそれぞれ異なる極性の電圧が印加されると、キャパシターとして動作することができる。
これにより、容量部Ａにおいて、第１電極層１２１及び第２電極層１２２が誘電層１１１、１１２を挟んで互いに交互に配置されることで、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）の構造を有するようになる。
ＭＩＭ構造の上部には、誘電層１１１、１１２、及び第１電極層１２１、並びに第２電極層１２２の上部を覆うように絶縁層１８１が配置されることができる。絶縁層１８１はシリコン酸化物（ＳｉＯ２）であることができるが、これに制限されるものではない。
第１電極層１２１は容量部Ａからマージン部Ｍに引き出される第１引き出し部Ｌ１を含み、第２電極層１２２は容量部Ａからマージン部Ｍに引き出される第２引き出し部Ｌ２を含む。
図５において、（ａ）は第１引き出し部Ｌ１を概略的に示した拡大断面図であり、（ｂ）は第２引き出し部Ｌ２を概略的に示した拡大断面図である。
図５の（ａ）及び（ｂ）を参照すると、第１及び第２引き出し部Ｌ１、Ｌ２は、マージン部Ｍから容量部Ａの方向に傾いた階段状に形成されることができる。複数のセル１０２ａ、１０２ｂにおいて、互いに隣接する一対のセル１０２ａ、１０２ｂのうちそれぞれを第１セル１０２ａ及び第２セル１０２ｂと定義することができる。また、第１セル１０２ａ及び第２セル１０２ｂのそれぞれの中央部を基準として、第１及び第２セル１０２ａ、１０２ｂが接する部分の領域を第１領域、それ以外の領域を第２領域とすることができる。この際、第１引き出し部Ｌ１は第１領域に配置されることができ、第２引き出し部Ｌ２は第２領域に配置されることができる。
第１引き出し部Ｌ１では、積層方向に下部から、第１電極層１２１、第１誘電層１１１、第２電極層１２２、第２誘電層１１２、及び第１電極層１２１が順に積層される。また、第１引き出し部Ｌ１は、積層方向に下部から、マージン部Ｍから容量部Ａの方向に上がる階段状を有することができる。
階段状を有する第１引き出し部Ｌ１の構成のうち第１電極層１２１の一面の少なくとも一部には、誘電層１１１、１１２または第２電極層１２２が配置されない。第１電極層１２１が階段の構成において踏面の役割を果たし、第１電極層１２１、第２電極層１２２及び誘電層１１１、１１２の一端部が階段の構成において蹴上面の役割を果たす。但し、これに制限されるものではなく、階段状の第１引き出し部Ｌ１において、第１電極層１２１だけでなく第２電極層１２２及び誘電層１１１、１１２も踏面の役割を果たすことができる。
第１引き出し部Ｌ１の上部に配置された第１絶縁層１８１は、第１引き出し部Ｌ１に対応する位置に配置される第１開口部１４１を有する。例えば、第１開口部１４１は第１電極層１２１の一面に配置される。
図５の（ａ）を参照すると、第１引き出し部Ｌ１には第１連結電極層１５１が配置される。この際、第１連結電極層１５１は第１開口部１４１を介して第１引き出し部Ｌ１と連結される。具体的に、第１連結電極層１５１は第１開口部１４１を介して第１電極層１２１と連結される。
第２引き出し部Ｌ２では、積層方向に下部から、第１電極層１２１、第１誘電層１１１、第２電極層１２２、第２誘電層１１２、及び第１電極層１２１が順に積層される。また、第２引き出し部Ｌ２は、積層方向に下部から、マージン部Ｍから容量部Ａの方向に上がる階段状を有することができる。
階段状を有する第２引き出し部Ｌ２の構成のうち第２電極層１２２の一面の少なくとも一部には、誘電層１１１、１１２または第１電極層１２１が配置されない。第２電極層１２２が階段の構成において踏面の役割を果たし、第１電極層１２１、第２電極層１２２及び誘電層１１１、１１２の一端部が階段の構成において蹴上面の役割を果たす。但し、これに制限されるものではなく、階段状の第２引き出し部Ｌ２において、第２電極層１２２だけでなく第１電極層１２１及び誘電層１１１、１１２も踏面の役割を果たすことができる。
第２引き出し部Ｌ２の上部に配置された第１絶縁層１８１は、第２引き出し部Ｌ２に対応する位置に配置される第２開口部１４２を有する。例えば、第２開口部１４２は第２電極層１２２の一面に配置される。
図５の（ｂ）を参照すると、第２引き出し部Ｌ２には第２連結電極層１５２が配置される。この際、第２連結電極層１５２は第２開口部１４２を介して第２引き出し部Ｌ２と連結される。具体的に、第２連結電極層１５２は第２開口部１４２を介して第２電極層１２２と連結される。
従来は、トレンチ型キャパシターにおいて、第１及び第２電極層と連結電極層とを、０．２５～０．５μｍ程度の直径を有するビア（ｖｉａ）を介して連結してきた。すなわち、従来のようなビア（ｖｉａ）を用いる場合、別にレーザーなどを用いてビア（ｖｉａ）を形成し、ビアを導電性物質でそれぞれ充填する工程が必要となり、ビアの小さい直径によってキャパシターの等価直列抵抗が増加するという問題があった。しかし、本発明の一実施形態によるキャパシター１００は、開口部を介して第１及び第２電極層と第１及び第２連結電極層とをそれぞれ連結するため、従来に比べて容易に開口部を形成し、より広い接触面積を確保して等価直列抵抗を減少させることができる。
さらに、従来のトレンチ型キャパシターは、外部電極と各電極層とを連結するために複数の連結電極層が必要であった。このような複数の連結電極層は、トレンチ型キャパシターの厚さを増加させる要因となる。しかし、本発明の一実施形態によるキャパシターは、階段状の第１及び第２引き出し部Ｌ１、Ｌ２を用いるため、第１及び第２連結電極層１５１、１５２を単層で形成することができる。これにより、第１及び第２連結電極層１５１、１５２がキャパシター１００の厚さに与える影響を最小化し、キャパシター１００を薄型化することが可能となる。
図６において、（ａ）は第１引き出し部を概略的に示した平面図であり、（ｂ）は第２引き出し部を概略的に示した平面図である。
図６の（ａ）及び（ｂ）を参照すると、第１及び第２開口部１４１、１４２は一方向に長く配置されることができる。すなわち、従来のような円形のビアではなく、一方向に長く形成される第１及び第２開口部１４１、１４２を介して第１及び第２電極層と第１及び第２連結電極層とをそれぞれ連結するため、キャパシターの等価直列抵抗を著しく減少させることができる。
例えば、第１及び第２開口部１４１、１４２を容量部Ａとマージン部Ｍとの境界に対応するように長く形成することで、キャパシターの等価直列抵抗を著しく減少させることができる。
図７は、３層以上の誘電層を有する他の実施形態によるキャパシターの第１引き出し部Ｌ１'を概略的に示した断面図である。
図７を参照すると、本発明の他の実施形態によるキャパシターは、第１～第６誘電層１１１、１１２、１１３、１１４、１１５、１１６を含むことができる。
このように、３層以上の誘電層を含む場合、従来のトレンチ型キャパシターは、誘電層の数だけ増加した各電極層を外部電極と連結するために、連結電極層の数を少なくとも２層以上に増加させるしかなかった。このように連結電極層の数が増加すると、キャパシターの厚さが厚くなるという問題がある。
これに対し、本発明の他の実施形態によるキャパシターは、階段状の第１引き出し部Ｌ１'を用いるため、第１連結電極層１５１を単層で形成することができる。これは、第２引き出し部及び第２連結電極層にも同様に適用されることができる。したがって、本発明の他の実施形態によるキャパシターは、３層以上の誘電層を含むにもかかわらず、第１及び第２連結電極層がキャパシターの厚さに与える影響を最小化し、キャパシターを薄型化することが可能である。
図８は、本発明の一実施形態によるキャパシターにおいて、第１及び第２連結電極層が複数のセル上に形成されたことを概略的に示した平面図である。
図８を参照すると、複数のセル１０２ａ、１０２ｂにおいて、互いに隣接する一対のセル１０２ａ、１０２ｂのうちそれぞれを第１セル１０２ａ及び第２セル１０２ｂと定義することができる。また、第１セル１０２ａ及び第２セル１０２ｂのそれぞれの中央部を基準として、第１及び第２セル１０２ａ、１０２ｂが接する部分の領域を第１領域、それ以外の領域を第２領域とすることができる。この際、第１引き出し部Ｌ１は第１領域に配置されることができ、第２引き出し部Ｌ２は第２領域に配置されることができる。
キャパシター１００のＥＳＬ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）を低くするためには、キャパシター１００の連結電極層をどのように配置するかが非常に重要である。すなわち、容量を実現する（＋）極性及び（－）極性を、電気の流れを考慮して配置する必要がある。連結電極層と各電極層とをビアを介して連結していた従来のキャパシターでも、このように電気の流れを考慮してＥＳＬを低くしようとする試みがあったが、トレンチ型キャパシターの構造的限界により、各セルの対称性が著しく低いという問題があった。
しかし、本発明の一実施形態によるキャパシター１００は、図８のように、第１及び第２連結電極層１５１、１５２を一方向に長く形成し、且つ互いに交互に配置することで、連結電極層の対称性を極大化して、ＥＳＬを最小化することができるという効果を奏することができる。
この際、第１連結電極層１５１に対応する位置には第１引き出し部Ｌ１のみが配置され、第２連結電極層１５２に対応する位置には第２引き出し部Ｌ２のみが配置されることを確認することができる。
図９は、本発明の一実施形態によるキャパシターにおいて、第１及び第２連結電極層が複数のセル上に形成されていることを概略的に示した平面図である。図８と異なって、図９の第１及び第２連結電極層１５１'、１５２'は１つ以上のセル１０２ａ'、１０２ｂ'を完全に覆うように配置されることができる。この場合、第１セル１０２ａ'は第１引き出し部Ｌ１のみを含み、第２セル１０２ｂ'は第２引き出し部Ｌ２のみを含むように配置されることができる。
図９のように、第１及び第２連結電極層１５１'、１５２'を一方向に長く形成し、且つ互いに交互に配置することで、連結電極層の対称性を極大化して、ＥＳＬを最小化することができるという効果を奏することができる。
図１０から図１２は、第１及び第２連結電極層と第１及び第２外部電極とを連結する構造を説明するために概略的に示した平面図である。
各図を参照して、第１及び第２連結電極層と第１及び第２外部電極とを連結する構造について説明する。
図１０において、（ａ）を参照すると、第１絶縁層１８１に第１及び第２連結電極層１５１、１５２がＹ方向に長く形成され、Ｘ方向に交互に配置される。第１及び第２連結電極層１５１、１５２の上部には第２絶縁層１８２が配置される。第２絶縁層１８２は、（ｂ）のように、開口を介してＸ方向に第１連結電極層１５１のみを、または第２連結電極層１５２のみを露出させる。（ｃ）を参照すると、露出した第１連結電極層１５１を覆うようにＸ方向に第１外部電極１９１が配置され、露出した第２連結電極層１５２を覆うようにＸ方向に第２外部電極１９２が配置される。
第１外部電極１９１及び第２外部電極１９２は導電性物質を含むペーストを用いて形成されることができる。必要に応じて、第１外部電極１９１及び第２外部電極１９２上にめっき層をさらに含むことができる。
図１１において、（ａ）を参照すると、第１絶縁層１８１に第１及び第２連結電極層１５１、１５２がＸ方向に長く形成され、Ｙ方向に交互に配置される。第１及び第２連結電極層１５１、１５２の上部には第２絶縁層１８２が配置される。第２絶縁層１８２は、（ｂ）のように、開口を介してＹ方向に第１連結電極層１５１のみを、または第２連結電極層１５２のみを露出させる。（ｃ）を参照すると、露出した第１連結電極層１５１を覆うようにＹ方向に長く第１外部電極１９１が配置され、露出した第２連結電極層１５２を覆うようにＹ方向に長く第２外部電極１９２が配置される。
図１２を参照すると、３端子の外部電極を含む実施形態も可能である。図１２において、（ａ）を参照すると、第１絶縁層１８１に第１及び第２連結電極層１５１、１５２がＸ方向に長く形成され、Ｙ方向に交互に配置される。第１及び第２連結電極層１５１、１５２の上部には第２絶縁層１８２が配置される。第２絶縁層１８２は、（ｂ）のように、開口を介してＹ方向に第１連結電極層１５１のみを、または第２連結電極層１５２のみを露出させる。この際、Ｘ方向の両端部側では第２連結電極層１５２のみが露出し、中央部では第１連結電極層１５１のみが露出する。（ｃ）を参照すると、露出した第２連結電極層１５２を覆うようにＹ方向に長く第１及び第２外部電極１９１、１９２が配置され、露出した第１連結電極層１５１を覆うようにＹ方向に長く第３外部電極１９３が配置される。
図１３は、本発明の他の実施形態によるキャパシターの実装基板を概略的に示した断面図である。
図１３を参照すると、本発明の他の実施形態によるキャパシターの実装基板１０００は、基板２１０と、基板２１０の一面に配置される半導体チップ２２０と、基板２１０の他面に配置されるキャパシター１００と、を含む。
この際、キャパシター１００としては、本明細書で説明した一実施形態によるキャパシター１００を用いることができる。本発明の一実施形態によるキャパシター１００を、いわゆる薄膜キャパシターと呼ぶが、薄膜キャパシターは、従来の積層セラミックキャパシターと異なって低いＥＳＬを有するという利点を有するため、最近、ＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）用デカップリングキャパシター（Ｄｅｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）への適用が検討されている。特に、キャパシターがデカップリングキャパシターとして用いられる場合、ＡＰに隣接して配置する必要がある。したがって、本発明の他の実施形態によるキャパシターの実装基板１０００は、ＡＰに用いられる半導体チップ２２０を基板２１０の一面に配置し、半導体チップ２２０と対向する位置の基板２１０の他面にキャパシター１００を配置することができる。
このように、半導体チップ２２０と対向する位置に配置されるキャパシター１００をＬＳＣ（Ｌａｎｄ－ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）と呼ぶ。このようなＬＳＣ（Ｌａｎｄ－ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）型のキャパシター１００は、半導体チップ２２０と対向する位置の基板２１０の他面に配置されるため、基板２１０をメイン基板３１０に実装するためには、半田ボール（Ｓｏｌｄｅｒ ｂａｌｌ）２３０よりも厚さを薄くしなければならず、できるだけ小型に設計して、半田ボールの除去面積を最小化する必要がある。
すなわち、本発明の一実施形態によるキャパシター１００は、各電極層の引き出し部がセルのマージン部から容量部の方向に傾いた階段状を有するため、連結電極層を最小化することができ、これによって半田ボールを薄く形成することが可能である。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ キャパシター
１０１ 本体
１０５ トレンチ
１１０ 基板
１１１、１１２ 誘電層
１２１、１２２ 第１及び第２電極層
１４１、１４２ 第１及び第２開口部
１５１、１５２ 第１及び第２連結電極層
１８１ 第１絶縁層
１８２ 第２絶縁層
１９１、１９２ 第１及び第２外部電極

Claims (18)

  1. 複数のトレンチを含み、容量部、及び前記容量部の周囲に配置される第１及び第２マージン部を有する基板と、
    前記基板の一面に配置され、且つ前記複数のトレンチを充填するように配置される誘電層と、
    前記誘電層の一面に配置され、前記容量部から前記第１マージン部に引き出される第１引き出し部を含む複数の第１電極層と、
    前記誘電層を挟んで前記複数の第１電極層と対向するように前記誘電層の一面に配置され、前記容量部から前記第２マージン部に引き出される第２引き出し部を含む複数の第２電極層と、を含み、
    前記複数の第１電極層の前記第１引き出し部及び前記複数の第２電極層の前記第２引き出し部は、前記第１及び第２マージン部から前記容量部の方向に傾いた階段状に積層され、
    前記複数の第１電極層と連結される第１連結電極層及び前記複数の第２電極層と連結される第２連結電極層を含み、
    前記第１連結電極層の少なくとも一部が前記第１マージン部に配置され、前記第２連結電極層の少なくとも一部が前記第２マージン部に配置される、キャパシター。
  2. 前記誘電層、前記複数の第１電極層、及び前記複数の第２電極層を覆うように配置される第１絶縁層をさらに含み、
    前記第１絶縁層は、前記第１引き出し部に対応する位置に配置される第１開口部と、前記第２引き出し部に対応する位置に配置される第２開口部と、を含む、請求項１に記載のキャパシター。
  3. 前記第１開口部及び前記第２開口部は前記容量部と前記第１及び第２マージン部との境界に対応するように長く配置される、請求項２に記載のキャパシター。
  4. 前記第１連結電極層は前記第１マージン部の前記第１絶縁層上に配置されて、前記第１開口部を介して前記複数の第１電極層と連結される、
    前記第２連結電極層は前記第２マージン部の前記第１絶縁層上に配置されて、前記第２開口部を介して前記複数の第２電極層と連結される、請求項２または３に記載のキャパシター。
  5. 前記第１連結電極層及び前記第２連結電極層は単層である、請求項４に記載のキャパシター。
  6. 前記第１連結電極層及び前記第２連結電極層上に配置され、前記第１連結電極層及び前記第２連結電極層を部分的に露出させる第２絶縁層をさらに含む、請求項４に記載のキャパシター。
  7. 露出した前記第１連結電極層及び前記第２連結電極層を覆うように形成された第１外部電極及び第２外部電極をさらに含む、請求項６に記載のキャパシター。
  8. 基板に配置された複数のトレンチを含み、前記複数のトレンチが位置する容量部、及び前記容量部の周囲に配置される第１及び第２マージン部を有する複数のセル（ｃｅｌｌ）を含むキャパシターであって、
    前記複数のセルは、前記容量部に配置され、前記複数のトレンチを充填するように配置される誘電層と、前記誘電層を挟んで交互に配置される第１電極層及び第２電極層と、を含み、
    前記第１電極層は前記容量部から前記第１マージン部に引き出される第１引き出し部を含み、前記第２電極層は前記容量部から前記第２マージン部に引き出される第２引き出し部を含み、
    前記第１電極層の前記第１引き出し部及び前記第２電極層の前記第２引き出し部は、前記第１及び第２マージン部から前記容量部の方向に傾いた階段状に積層され、
    複数の前記第１電極層と連結される第１連結電極層及び複数の前記第２電極層と連結される第２連結電極層を含み、
    前記第１連結電極層の少なくとも一部が前記第１マージン部に配置され、前記第２連結電極層の少なくとも一部が前記第２マージン部に配置される、キャパシター。
  9. 前記誘電層、前記第１電極層、及び前記第２電極層を覆うように配置される第１絶縁層をさらに含み、
    前記第１絶縁層は、前記第１マージン部に配置される第１開口部と、前記第２マージン部に配置される第２開口部と、を含む、請求項８に記載のキャパシター。
  10. 前記第１開口部及び前記第２開口部は前記容量部と前記第１及び第２マージン部との境界に対応するように長く配置される、請求項９に記載のキャパシター。
  11. 前記第１連結電極層は前記第１マージン部の前記第１絶縁層上に配置されて、前記第１開口部を介して前記第１引き出し部と連結され、
    前記第２連結電極層は前記第２マージン部の前記第１絶縁層上に配置されて、前記第２開口部を介して前記第２引き出し部と連結される、請求項９または１０に記載のキャパシター。
  12. 前記第１連結電極層及び前記第２連結電極層は単層である、請求項１１に記載のキャパシター。
  13. 前記第１連結電極層及び前記第２連結電極層上に配置され、前記第１連結電極層及び前記第２連結電極層を部分的に露出させる第２絶縁層をさらに含む、請求項１１に記載のキャパシター。
  14. 露出した前記第１連結電極層及び前記第２連結電極層を覆うように形成された第１外部電極及び第２外部電極をさらに含む、請求項１２に記載のキャパシター。
  15. 基板と、
    前記基板の一面に配置される半導体チップと、
    前記基板の他面に配置されるキャパシターと、を含む実装基板であって、
    前記キャパシターは、
    複数のトレンチを含み、容量部、及び前記容量部の周囲に配置される第１及び第２マージン部を有する基板と、
    前記基板の一面に配置され、且つ前記複数のトレンチを充填するように配置される誘電層と、
    前記誘電層の一面に配置され、前記容量部から前記第１及び第２マージン部に引き出される第１引き出し部を含む複数の第１連結電極層と、
    前記誘電層を挟んで前記複数の第１連結電極層と対向するように前記誘電層の一面に配置され、前記容量部から前記第１マージン部に引き出される第２引き出しを含む複数の第２連結電極層と、を含み、
    前記複数の第１連結電極層の前記第１引き出し部及び前記複数の第２連結電極層の前記第２引き出し部は、前記第２マージン部から前記容量部の方向に傾いた階段状に積層され、
    複数の第１電極層と連結される第１連結電極層及び複数の第２電極層と連結される第２連結電極層を含み、
    前記第１連結電極層の少なくとも一部が前記第１マージン部に配置され、前記第２連結電極層の少なくとも一部が前記第２マージン部に配置される、実装基板。
  16. 前記キャパシターは前記半導体チップと対向する位置の基板の他面に配置される、請求項１５に記載の実装基板。
  17. 前記キャパシターはＬＳＣ（Ｌａｎｄ－ｓｉｄｅ Ｃａｐａｃｉｔｏｒ）である、請求項１５または１６に記載の実装基板。
  18. 前記実装基板は半田ボールをさらに含み、
    前記キャパシターは前記半田ボールよりも厚さが薄い、請求項１７に記載の実装基板。
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