KR20040020924A

KR20040020924A - 횡방향 접속된 커패시터들을 갖는 전자 어셈블리 및 그제조 방법

Info

Publication number: KR20040020924A
Application number: KR10-2003-7016346A
Authority: KR
Inventors: 유안리앙 리; 치이 청
Original assignee: 인텔 코오퍼레이션
Priority date: 2001-06-14
Filing date: 2002-06-13
Publication date: 2004-03-09
Also published as: MY126242A; WO2002103789A3; CN1541414A; CN1316612C; WO2002103789A2; TW569252B; US20020191368A1; US6636416B2; KR100657434B1; JP2005521228A

Abstract

전자 어셈블리가, 집적 회로 패키지(1504, 도 15)와 같은 전자 하우징에 표면 실장되거나 또는 그 안에 내장되는 다수의 이산 커패시터(504, 도 5)를 포함한다. 인접 커패시터들의 하나 이상의 측면 단자들(510)이 횡방향 접속(512, 620, 도 5, 6)을 통하여 전기적으로 접속된다. 이들 횡방향 접속은 상기 이산 커패시터들 사이에 극히 낮은 횡방향 인덕턴스를 제공한다.

Description

횡방향 접속된 커패시터들을 갖는 전자 어셈블리 및 그 제조 방법{ELECTRONIC ASSEMBLY WITH LATERALLY CONNECTED CAPACITORS AND MANUFACTURING METHOD}

전자 회로, 특히 컴퓨터 및 계측 회로들이 최근에 더욱 강력해지고 고속화되고 있다. 회로 주파수 및 그것과 관련된 고주파 과도현상이 계속 올라감에 따라, 전원선과 접지선에서의 노이즈가 더욱 문제가 되고 있다. 이 노이즈는 잘 알려져 있는 바와 같이 예를 들어 유도성 및 용량성 기생 소자들로 인해 발생할 수 있다. 그러한 노이즈를 감소시키기 위하여, 흔히 바이패스 커패시터(bypassing capacitors)로 알려진 커패시터가 안정된 신호 또는 안정된 전원을 회로에 공급하기 위해 이용된다. 커패시터는 또한 불요 방사(unwanted radiation)를 억제하고, 전자 디바이스(예를 들면, 프로세서)의 전원을 끌 때 전압 오버슈트를 감쇠시키고, 디바이스의 전원을 켤 때 전압 드룹(voltage droop)을 감쇠시키기 위해 이용될 수도 있다.

바이패스 커패시터는 일반적으로 그것의 효용을 증가시키기 위하여 다이 부하(die load) 즉 "핫 스폿"(hot spot)에 실제적으로 가깝게 배치된다. 흔히, 바이패스 커패시터는 다이 측에 또는 다이가 실장되는 패키지의 랜드 측에 표면 실장(surface mount)되거나, 또는 패키지 자체 내에 내장된다. 도 1은 종래 기술에 따라서 다이 측 커패시터(106)("DSC"), 랜드 측 커패시터(108)("LSC"), 및 내장 칩 커패시터(110)("ECC")를 갖는 집적 회로 패키지(102)의 단면을 도시한다. 다이 측 커패시터(106)는, 그 이름이 암시하듯이, 패키지(102) 상의, 집적 회로 다이(104)와 같은 측에 실장된다. 반면, LSC(108)는 패키지(102) 상의, 다이(104)와 대향하는 측에 실장된다. ECC(110)는 패키지(12) 안에 내장된다.

전형적으로, 다수의 바이패스 커패시터가 소망의 커패시턴스를 제공하기 위해 이용된다. 도 2는 종래 기술에 따라서 집적 회로 패키지(202)의 하부(bottom) 상의 패드들(206)에 전기 접속되는 다수의 LSC(204)를 갖는 집적 회로 패키지(202)의 저면도를 도시한다. 각 커패시터(204)의 단자들(208)은 서로 다른 세트의 패드들(206)에 접속된다. 단자들(208) 상의 크로스 해칭(cross-hatching)은, 단자들(208)과 패드들(206)이 전형적으로 교호 방식(alternating manner)으로 패키지(202) 내의 전원 및 접지 면들(power and ground planes)(도시되지 않음)에 접속되는 것을 표시하기 위한 것이다. DSC 단자들의 패키지 패드들에의 접속이나, ECC 단자들의 패키지 내의 비아들(vias)에의 접속을 도시하기 위해 유사 도면이 사용될 수 있을 것이다.

도 3은 도 2의 집적 회로 패키지(202) 및 LSC들(204)에 대한 3-3 라인을 따라 절취한 단면도를 도시한다. 도시된 바와 같이, LSC들이 다층 커패시터인 경우에, 각 커패시터(204)는 유전재(dielectric material)의 층들에 의해 분리된, 도전성 재료의 다수의 면(302, 304)을 포함한다. 도면에는 6개의 면만 도시되어 있지만, 통상 수많은 면이 존재한다(예를 들면, 수백의 면).

전형적으로, 도전성 면들(302, 304)은 교호의 면들이 커패시터의 주위에서 교호의 단자들(306, 308)에 접속되도록 구성된다. 이에 따라서, 도 2와 관련하여 설명한 바와 같이, 단자들(306, 308) 및 면들(302, 304)이 패키지 본체 상의 패드들(206)에 교호 방식으로 접속될 수 있다. 그리고, 패드들(206)은 도금되거나 충진된(filled) 비아들(318)을 통하여 패키지 본체 내의 전원 또는 접지 면(314, 316)에 접속된다. 커패시터들(204)은 서로 다른 세트의 패드들(206), 비아들(318), 및 전원 또는 접지 면들(314, 316)을 통하여 상호 접속되기 때문에, 커패시터들 사이에 얼마간의 "횡방향"(lateral) 인덕턴스가 존재한다. 다시 말하면, 패키지(202)의 여러 도전성 구조(예를 들면, 패드, 비아, 및 전원/접지 면)에 의해 경계가 정해지는 루프 영역을 갖는 도전성 루프를 통하여 커패시터들(204) 사이의 횡방향 전류(lateral current)가 전달된다. 기존의 패키징 기술에 따르면, 패키지가 한 쌍의 전원 및 접지 면(314, 316)을 갖는 경우에, 루프 영역은 약 30 피코헨리(pH)/□의 횡방향 인덕턴스를 발생시킨다. 패키지가 (도시된 바와 같이) 2쌍의 전원 및 접지 면(314, 316)을 갖는 경우에는, 총 횡방향 인덕턴스는 약 15 pH/□로 감소될 수 있다.

커패시터의 단자들(306, 308)은 또한 비아들(318)을 통하여 집적 회로 부하(도시되지 않음)에 접속되어, 커패시터들(204)이 집적 회로에 바이패스 커패시턴스를 제공할 수 있게 된다. 커패시터들(204)이 비아들(318)을 통하여 부하에 접속됨에 따라서, 전원에 존재하고 각 커패시터(204)와 집적 회로 부하 사이의 루프를 통하여 귀환하도록, "루프" 인덕턴스라고도 불리는 얼마간의 "종방향"(vertical) 인덕턴스가 발생하게 된다.

도 4는 도 1-3에 도시된 커패시터들의 전기적 특성을 시뮬레이트하는 전기 회로를 도시한다. 간단히 하기 위하여, 도 4에서 커패시터들의 기생 저항은 없는 것으로 도시하였다. 이 회로는 적절히 동작하기 위하여 바이패스 커패시턴스를 필요로 할 수 있는 다이 부하(402)를 도시한다. 바이패스 커패시턴스의 일부는 다이 상에 위치하는 커패시터(404)에 의해 모델링된 커패시턴스에 의해 공급될 수 있다. 그러나, 나머지 커패시턴스는 오프-칩 커패시터들(off-chip capacitors)(406)에 의해 모델링되는 바와 같이, 칩과 떨어져서(off chip) 제공되어야 한다. 오프-칩 커패시터들(406)은 예를 들면 도 1에 도시된 DSC들(106), LSC들(108), 및/또는 ECC들(110)일 수 있다.

전술한 바와 같이, 인덕터들(408)에 의해 모델링된 횡방향 인덕턴스가 커패시터들(406) 사이에 존재한다. 또한, 인덕터(410)에 의해 부분적으로 모델링된 종방향 루프 인덕턴스가 커패시터들(406)과 다이 부하(402) 사이에 존재한다. 간단히 하기 위하여, 각 커패시터에 대한 종방향 루프 인덕턴스 성분은 도시하지 않았다.

횡방향 및 종방향 인덕턴스들은 오프-칩 커패시터들(406)의 응답 시간을 늦추는 경향이 있기 때문에, 이들 인덕턴스의 크기를 최소화하는 것이 바람직하다. LSC 및 DSC에 대해서는, 인터디지털 콘택트들(interdigital contacts)을 갖는 커패시터들을 이용하여 종방향 루프 인덕턴스를 감소시킬 수 있다. 또한, 종방향 루프 인덕턴스 문제는 예를 들어 표면 실장된 커패시터들보다 부하에 더 근접할 수 있는 ECC를 이용하여, 오프-칩 커패시터들(406)을 다이 부하에 가능한 한 근접하게 배치함으로써 해소될 수 있다. 마찬가지로, 횡방향 인덕턴스 문제는 인접 커패시터들을 서로 근접하게 배치함으로써 해소될 수 있다. 예를 들면, 인접 커패시터들은 패키지 상의 인접 패드들에 부착될 수 있다.

이들 해법은 어떤 경우들에서는 충분치 않지만, 전자 디바이스의 주파수 및 에지 레이트가 계속해서 향상됨에 따라서, 보다 높은 레벨의 바이패스 커패시턴스가 점점 더 요구되고 있다. 또한, LSC들, DSC들, 및 ECC들 사이에 존재하는 횡방향 인덕턴스를 최소화하는 커패시턴스 해법이 요구되고 있다. 따라서, 집적 회로 패키지와 같은 전자 어셈블리의 제조 및 설계에 있어서 대안적인 커패시턴스 해법이 이 기술 분야에서 요구되고 있다.

본 발명은 일반적으로 전자 회로에 커패시턴스를 제공하기 위한 장치에 관한 것으로, 보다 특정하게는, 집적 회로 부하에 커패시턴스를 제공하는 것에 관한 것이고, 또한 하우징에 전기 접속된 이산 커패시터들(discrete capacitors)을 포함하는 전자 어셈블리를 제조하는 방법에 관한 것이다.

도 1은 종래 기술에 따른 다이 측, 랜드 측, 및 내장 칩 커패시터를 갖는 집적 회로 패키지의 단면을 도시한다.

도 2는 다수의 LSC를 가지며, 패키지의 하부 상에서 패드체 전기적으로 접속되는 종래 기술에 따른, 집적 회로 패키지의 저면도를 도시한다.

도 3은 3-3 라인을 따라 절취한, 도 2의 집적 회로 패키지 및 LSC의 부분에 대한 단면도를 도시한다.

도 4는 도 1-3에 도시된 커패시터의 전기적 특성을 시뮬레이트하는 전기 회로를 도시한다.

도 5는 본 발명의 일 실시예에 따라, 패키지의 표면 상에서 패드에 전기적으로 접속되며, 다수의 표면 실장된 커패시터를 갖는 집적 회로 패키지의 부분에 대한 저면도를 도시한다.

도 6은 6-6 라인을 따라 절취한, 도 5의 집적 회로 패키지 및 표면 실장된 커패시터의 부분에 대한 단면도를 도시한다.

도 7은 본 발명의 또 다른 실시예에 따라, 패키지의 표면 상에서 전기적으로 접속되며, 다수의 표면이 실장된 커패시터를 갖는 집적 회로 패키지의 부분에 대한 상면도 또는 저면도를 도시한다.

도 8은 8-8 라인을 따라 절취한, 도 7의 집적 회로 패키지 및 표면 실장된 커패시터의 부분에 대한 단면도를 도시한다.

도 9는 본 발명의 또 다른 실시예에 따라, 패키지의 표면 상에서 패드에 전기적으로 접속되며, 다수의 표면이 실장된 커패시터를 갖는 집적 회로 패키지의 부분에 대한 상면도 또는 저면도를 도시한다.

도 10은 본 발명의 또 다른 실시예에 따라, 패키지의 표면 상에서 패드에 전기적으로 접속되며, 다수의 표면이 실장된 커패시터를 갖는 집적 회로 패키지의 부분에 대한 상면도 또는 저면도를 도시한다.

도 11은 본 발명의 또 다른 실시예에 따라, 패키지의 표면 상에서 패드에 전기적으로 접속되며, 다수의 표면이 실장된 커패시터를 갖는 집적 회로 패키지의 부분에 대한 상면도 또는 저면도를 도시한다.

도 12는 본 발명의 일 실시예에 따라, 다수의 ECC를 갖는 집적 회로 패키지의 내부, 상면도, 또는 저면도를 도시한다.

도 13은 13-13 라인을 따라 절취한, 도 12의 집적 회로 패키지 및 ECC의 부분에 대한 단면도를 도시한다.

도 14는 본 발명의 일 실시예에 따라, 횡방향 접속된 커패시터를 갖는 전자 어셈블리를 제조하는 방법에 대한 순서도를 도시한다.

도 15는 본 발명의 다양한 실시예에 따라, 그들 각각이 하나 이상의 횡방향 접속된 커패시터 세트를 포함할 수 있는, 집적 회로 패키지, 인터포져, 소켓, 및 인쇄된 회로 보드를 도시한다.

도 16은 본 발명의 일 실시예에 따른 전자 시스템을 도시한다.

본 발명의 다양한 실시예는 바이패싱, 전압 댐핑, 및 전하 공급을 위해, 감소된 횡방향 인덕턴스 레벨의 오프-칩 커패시턴스를 공급한다. 다양한 실시예는 LSC들, DSC들, ECC들 또는 그 외 이산(discrete) 커패시터 구성들 간의 횡방향 인덕턴스를 감소시키기 위해 사용될 수 있다. 다양한 실시예에서, 이는 이산 다층 커패시터 내측에 존재하는 특징을 사용함으로써 달성된다. 커패시터들 내부의 횡방향 인덕턴스가 매우 낮다는 이런 특징은, 패키지 내부 또는 표면 상에 도전성 구조체로 형성된 전기적 접속들에 의존하기 보다, 인접한 이산 커패시터들의 단자들을 모두 함께 전기적으로 접속함으로써 이용된다.

여기서 "횡방향 접속(lateral connections)"이라 칭하는 이러한 직접 접속들은 LSC들, DSC들, 및 ECC들 사이에 극히 낮은 인덕턴스들을 갖게 된다. 기본적으로, 다양한 실시예의 횡방향 접속들은 이산 커패시터들 간의 횡방향 전류 경로를 제공한다. 다양한 실시예들은 이산 커패시터들 내에서 다수의 도전성 면들 간의 횡방향 접속에 의해, 전원 전달 시스템에 대해 고주파 전류 재분배 네트워크를 제공한다. 고주파 전류의 효율적인 재분배 결과, 시스템 노이즈를 사실상 감소시키고, 보다 효율적인 바이패싱 커패시터의 사용이 가능해 진다. 또한, 시스템 노이즈의 감소로 인해, 다양한 실시예들은 제조 수율을 증가시킬 수 있고, 필요한 바이패싱 커패시터의 수를 감소시킬 수 있어, 비용을 저감할 수 있게 된다.

다양한 실시예들에 대한 설명이 집적 회로 패키지와 관련하여 이산 커패시터를 사용하여 주로 언급되었지만, 다양한 실시예들은 그 외의 형태의 패키지, 인터포져, 인쇄된 회로 보드 또는 그 외 전자 회로 하우징과 관련하여 사용될 수도 있다. 다시 말해, 다양한 실시예들은 여러 형태의 전자 어셈블리들과 관련하여 사용될 수 있고, 집적 회로 패키지에 사용하는 것에 한정되지 않는다. 또한, 다양한 실시예들은 다수의 다른 형태의 패키지 및 패키징 기술에 사용될 수 있다. 예를 들어, 여러 실시예들은 유기체 또는 세라믹 패키지, 및 랜드 그리드 어레이(예컨대, 유기체 LGA), 핀 그리드 어레이(예컨대, 플라스틱 PGA 또는 플립 칩 PGA), 볼 그리드 어레이(예컨대, _BGA, 테입 BGA, 플라스틱 BGA, 플립 칩 BGA 또는 플립 칩테입 BGA), 테입 자동화된 본딩, 배선 본딩, 및 빔 리드에 한정되지 않고, 이들을 포함하여 사용할 수 있는 실시예들의 패키징 기술에 사용될 수 있다.

도 5는 본 발명의 일 실시예에 따라, 다중 표면 실장된 커패시터(504)(예컨대, LSC들 또는 DSC들)를 갖는 집적 회로 패키지(502)의 부분에 대한 상면도 또는 저면도를 도시하고, 이는 패키지의 표면 상에서 패드(506)에 전기적으로 접속된다. 커패시터(504)는 예를 들어, 세라믹 칩 커패시터, 유기 커패시터, 집적 회로 커패시터 또는 그 외 형태의 이산 커패시터일 수 있다.

커패시터(504)는 전체 4면 상에 분배된 12개 단자들(508)을 포함한다. 이러한 단자들(508)은 커패시터(504) 내에서 내부 커패시터 구조(도시되지 않음)의 도전성 면들에 전기적 접속을 제공한다. 각각의 커패시터(504)의 좌상(upper left) 단자로부터 시계 방향으로 이동하고, 단자들의 극성은 통상 교호로 크로스 해치된(alternating cross-hatched) 패턴들에 의해 표시되는 바와 같이, 포지티브와 네거티브가 교호로 일어난다. 다시 말해, 단자(508) 상에 존재하는 크로스 해칭은 단자(508)가 커패시터(504) 내에서 포지티브 또는 네거티브 내부 면들 중 어느 하나에 접속된다는 것과, 또한, 단자(508)가 교호 방식으로, 패키지(502) 내에서 전원 및 접지 면(도시되지 않음)에 접속된다는 것을 나타내기 위한 것이다.

이하 예시되는 바와 같이, 더 많은 또는 더 적은 측면 상에 분배된 더 많은 또는 더 적은 단자를 갖는 커패시터(504)는 다양한 실시예와 관련하여 사용될 수도 있다. 또한, 단자의 극성이 인접한 단자들 사이에서 엄격하게 교호로 일어날 필요는 없다. 단지 4개의 커패시터(504)가 도면에 도시되지만, 그 이상 또는 그 이하의 커패시터들 역시 사용될 수 있다. 일부 경우에는, 30 또는 그 이상의 커패시터들이 사용되어 다이에 오프-칩 커패시턴스를 제공할 수도 있다.

도면에 표시되어 있는 바와 같이, 커패시터(504) 각각의 단자(510) 중 일부는 인접하는 커패시터의 단자(51)의 일부에 직접, 횡방향 접속(512)을 갖는다. 각각의 횡방향 접속(512)은 동일한 극성을 갖는 인접한 단자(510) 사이에 존재한다. 따라서, 제1 이산 커패시터의 포지티브 단자(510)는 제2, 인접하는 이산 커패시터의 포지티브 단자(510)에 횡방향 접속된다. 이는 본 발명의 실시예와 종래 기술 간의 명백한 차이를 나타내는 것으로, 종래 기술에는 그러한 직접, 횡방향 접속이 존재하지 않는다.

커패시터(504)의 단자는 1, 2 또는 그 이상의 인접 커패시터의 단자에 횡방향으로 접속될 수 있다. 따라서, 커패시터(504)는 1, 2 또는 그 이상의 측면 상의 그 외의 커패시터에 횡방향으로 접속될 수 있다. 예를 들어, 도 5에 도시된 커패시터 각각의 단자는 2개 측면에 접속된다. 또한, 도 5에는 도시되지 않았지만, 특정 커패시터의 단일 측면 상의 단자는 하나 또는 다수의 인접 커패시터 상의 단자에 접속될 수 있다.

도 6은 6-6 라인을 따라 절취한, 도 5의 집적 회로 패키지(502) 및 표면 실장된 커패시터(504)의 부분에 대한 단면도를 도시한다. 커패시터(504)가 다층 커패시터일 때, 도시된 바와 같이, 커패시터(504) 각각은 유전재의 층들에 의해 분리된, 도전성 재료로 이루어진 다수의 내부 면들(602, 604)을 포함한다. 단지 6개의 면들이 도시되지만, 보통 다수의 면들이 존재한다(예컨대, 수십 또는 수백 개의 면들).

통상적으로, 도전성 면들(602, 604)은 대체로 커패시터의 측면 상에 위치한 교호 단자(606, 608)에 교호 면들이 접속하도록 구성된다. 이는, 도 5와 관련하여 기술된 바와 같이, 패키지 본체(502) 상의 패드(610, 612)에, 교호 방식으로, 단자(606, 608) 및 면(602, 604)이 접속되게 할 수 있다. 패드(610, 612)는 도금되거나 충진된 비아(618)를 통해 패키지 본체(502) 내에서 전원 또는 접지면(614- 616) 중 하나에 차례로 접속한다. 설명을 쉽게 하기 위해, 도 6, 8 및 13은 패키지가 가질 수 있는 다양한 도전성 및 비도전성 층들 전체를 완전하게 설명하지는 않는다. 면들(614, 616) 위 및/또는 아래에도 층들이 존재할 수도 있다.

일실시예에서, 각 커패시터(504)의 적어도 하나의 단자(608)는 인접한 커패시터(504)의 단자(608)에 대해 직접적인 횡방향 접속(lateral connection)(620)을 가지며, 여기서 횡방향 접속(620)은 동일한 극성을 갖는 인접 단자들(608) 사이에 있다. 일실시예에서, 횡방향 접속(620)은 연장된 패드(610)를 스패닝(spanning)하며, 이는 두 개의 인접한 표준 사이즈 패드들(예를 들면, 표준 사이즈 패드들(612)) 간의 실질적으로 모든 거리를 커버한다. 이로 인해, 커패시터(504)는 이들 사이의 표준 패드 거리 피치와 동등한 패키지 상에 위치된다. 더 짧거나 혹은 더 긴 연장된 패드도 마찬가지로 사용될 수 있다.

일실시예에서, 횡방향 접속(620)은 인접한 단자들(608) 사이의 도전성 재료(620)를 이용하여 달성된다. 이 도전성 재료(620)는, 여러 실시예에서 예를 들면, 땜납 또는 경화된 도전성 페이스트 또는 접착제일 수 있다. 도전성재료(620)는 커패시터(504)를 패키지 패드(610, 612)에 접속하는 데에 또한 사용될 수 있으며, 혹은 도전성 재료의 개별적인 애플리케이션이 커패시터와 패드의 접속, 및 커패시터와 커패시터의 접속을 달성하는 데에 사용될 수 있다.

커패시터(504)는 횡방향 접속(620)을 통해 직접 상호 접속되고 패키지 내의 도전성 구조체(예를 들면, 패드, 비아, 및 전원 또는 접지 면의 조합)만을 통해서는 상호 접속되지 않기 때문에, 커패시터(504) 간의 횡방향 인덕턴스는 실질적으로 감소된다. 즉, 커패시터들(504) 간의 횡방향 전류는, 패키지의 여러 도전성 구조체에 의해 바운딩되는 루프 영역을 갖는 도전성 루프보다는 횡방향 접속(620)을 통해 실질적으로 전달된다. 이에 따라, 종래 기술에 기인하는, 횡방향 접속이 수십 피코헨리(picohenrys)로부터 피코헨리의 수 분의 일(fractions of picohenrys)(예를 들면, 0.03pH/square 또는 그 미만)로 횡방향 인덕턴스를 감소시키는 것으로 나타났다. 이산 커패시터(504) 내의 도전성 면들(602, 604) 사이의 횡방향 접속(620)을 사용함으로써, 전원 분배 시스템에 대한 고주파 전류 재분배 네트워크가 제공된다.

도 7은 본 발명의 다른 실시예에 따라 패키지의 표면 상의 패드(706)에 전기적으로 접속된 다중 표면 실장된 커패시터(704)(예를 들면, LSC 또는 DSC)를 갖는 집적 회로 패키지(702)의 일부의 상면도 또는 저면도를 도시한다. 본질적으로, 도 7에 도시된 실시예는, 인접하는 커패시터(704) 사이에 물리적 간격이 거의 존재하지 않는 점을 제외하고는, 도 5에 도시된 실시예와 유사하다. 본 실시예에서, 인접 커패시터(704)는 서로 물리적으로 접촉하거나 혹은 이들 사이에 간격이 거의 존재하지 않는다.

도 8은 도 7의 집적 회로 패키지(702) 및 표면 실장된 커패시터(704)의 일부를 라인 8-8에 따라 나타낸 단면도이다. 도 8에 도시된 실시예는, 커패시터(704)의 인접 단자(802) 사이에 간격이 거의 없는 점을 제외하고는, 도 6에 도시된 실시예와 유사하다. 따라서, 단자들(802) 사이의 횡방향 접속은 일실시예에서 물리적 접촉에 의해 달성된다. 예시된 실시예에서, 커패시터(704) 양쪽은 패키지(702) 상의 표준 사이즈 패드(708)에 접속될 수 있다.

일실시예에서, 인접 단자(802) 사이의 도전성 재료(804)를 사용하여 횡방향 접속이 또한 달성된다. 여러 실시예에서, 이 도전성 재료(804)는 예를 들면, 땜납 또는 경화된 도전성 페이스트 또는 접착제일 수 있다. 도 6에 도시된 실시예에 따르면, 도전성 재료(804)는 또한 패키지 패드(708)에 커패시터(704)를 접속하는 데에 사용될 수 있으며, 혹은 도전성 재료의 개별적인 애플리케이션은 커패시터와 패드의 접속, 및 커패시터와 커패시터의 접속을 달성하는 데에 사용될 수 있다.

도 9는 본 발명의 다른 실시예에 따라 패키지의 표면 상의 패드(906)에 전기적으로 접속된 다중 표면 실장된 커패시터(904)(예를 들면, LSC 또는 DSC)를 갖는 집적 회로 패키지(902)의 일부의 상면도 또는 저면도를 도시한다. 커패시터(904)는 두 측면(sides)에 분포된 8 개의 단자(908)를 포함한다. 인접 커패시터(904)의 인접하는 동일한 극성 단자들 사이에 횡방향 접속(910)이 존재한다. 그러나, 커패시터(904)는 단지 두 측면 상에 단자(908)를 가지기 때문에, 이들 횡방향 접속(910)은 두 측면 상에만 존재한다. 도 9는, 다수의 측면 상에 다수의 단자를갖는 커패시터들 사이에 횡방향 접속이 행해질 수 있음을 나타내기 위한 도면이다. 도 9에 도시된 실시예는 서로 물리적으로 분리되어 있는 커패시터(904)를 도시한다. 다른 실시예에서, 커패시터(904)는 서로 물리적으로 접촉할 수 있으며, 혹은 도 7 및 8에 도시된 바와 같이 이들 간에 간격이 거의 존재하지 않는다.

다른 실시예로서, 도 10은 본 발명의 다른 실시예에 따라 패키지의 표면 상의 패드(1006)에 전기적으로 접속된 다중 표면 실장된 커패시터(1004)(예를 들면, LSC 또는 DSC)를 갖는 집적 회로 패키지(1002)의 일부의 상면도 또는 저면도를 도시한다. 본 실시예에서, 커패시터(1004)는 두 개의 단자를 갖는 이산 커패시터이다. 통상적으로, 비록 필수적인 것은 아니지만, 이들 유형의 커패시터는 커패시터(1004)의 측면의 전체 길이로 확장된 단자(1008)를 포함한다. 단자(1008)는 많은 단자를 갖는 많은 커패시터보다 길기 때문에, 인접 커패시터(1004)의 동일한 극성의 단자 사이에 연장된 횡방향 접속(1010)이 존재한다. 일실시예에서, 연장된 횡방향 접속(1010)은 패키지 표면 상의 연장된 패드(도시하지 않음)를 스패닝하도록 제조된다. 이들 연장된 패드는, 예를 들어 땜납 또는 경화된 도전성 페이스트 또는 접착제와 같은 도전성 재료로부터 횡방향 접속(1010)의 형성을 용이하게 해주는 형태를 갖는다. 도 10에 도시된 실시예는 서로 물리적으로 분리되어 있는 커패시터(1004)를 나타낸 도면이다. 다른 실시예에서, 도 7 및 8에 도시된 바와 같이, 커패시터(1004)는 물리적으로 서로 접촉하거나, 혹은 서로간의 간격이 거의 존재하지 않을 수 있다.

도 11은 본 발명의 다른 실시예에 따라 패키지의 표면 상의 패드(1106)에 전기적으로 접속된 다중 표면 실장된 커패시터(1104, 1112, 1114, 1116)(예를 들면, LCS 또는 DSC)를 갖는 집적 회로 패키지(1102)의 일부의 상면도 또는 저면도를 도시한다. 도 11에 도시된 실시예는, 인접 커패시터 상의 인접 단자가 종(vertical)방향으로 (예를 들어 커패시터(1112) 및 (1114) 사이에) 횡방향 접속(1110)을 가질 뿐만 아니라, 단자(1108)가 수평(horizontal) 방향으로 (예를 들어 커패시터(1114) 및 (1116) 사이에) 횡방향 접속(1110)을 갖는 점을 제외하고는, 도 10에 예시된 실시예와 유사하다. 연장된 횡방향 접속(1110)은 일 실시예에서 패키지 표면 상의 연장된 패드(도시하지 않음)를 스패닝하도록 제조된다. 도 11은, 특정 단자가 커패시터의 하나 이상의 측면과 접촉할 때 단자에 대한 횡방향 접속이 도시된 바와 같이 커패시터의 하나 이상의 측면 상에 생성될 수 있음을 나타낸 도면이다. 도 11에 도시된 실시예는 서로 물리적으로 접촉되어 있는 커패시터(1104, 1112, 1114, 1116)를 나타낸다. 다른 실시예에서, 도 7 및 8에 도시된 바와 같이, 커패시터(1104, 1112, 1114, 1116)는 서로 물리적으로 접촉될 수 있으며, 혹은 서로 간의 간격이 거의 존재하지 않는다.

도 12는 본 발명의 일실시예에 따라 다중 삽입된 칩 커패시터(1204)(ECC)를 갖는 집적 회로 패키지(1202)의 내부, 상면도 또는 저면도를 도시한다. 도 12에 도시된 실시예는, 패키지(1202) 내에 ECC가 삽입되며 ECC(1204)의 단자(1206)가 패키지의 표면 상의 패드가 아니라 패키지(1202) 내의 도전성 재료(예를 들면, 트레이스 및/또는 비아)에 접속되어 있는 점을 제외하고는, 도 5에 도시된 실시예와 유사하다. 인접 ECC(1204)의 단자들(1206) 사이의 횡방향 접속(1208)은 도 5 및 6과관련하여 논의된 바와 유사한 방식으로 제조된다.

도 13은 도 12의 집적 회로 패키지(1202) 및 ECC(1204)의 일부를 라인 13-13에 따라 나타낸 단면도이다. 전술한 표면 실장된 커패시터와 마찬가지로, 도시된 바와 같이 커패시터(1204)가 다층 커패시터일 때, 각 커패시터(1204)는 유전 재료 층에 의해 분리되는, 도전성 재료의 다중 내부 면(1302, 1304)을 포함한다.

전형적으로, 도전성 면(1302, 1304)은, 교호 면이 커패시터 주위의 교호 단자(1306, 1308)에 접속되도록 구성된다. 이로 인해, 교호 방식으로 단자(1306, 1308) 및 면(1302, 1304)이 패키지 본체 내의 도전성 구조체에 접속된다. 이들 도전성 구조체는 예를 들어 도 13에 도시된 바와 같이 비아(1310)일 수 있으며, 혹은 패키지 내의 도전성 트레이스(traces) 또는 면(도시하지 않음)일 수 있다. 그 후, 도전성 구조체는 패키지 본체 내의 전원 또는 접지 면(1312, 1314)에 접속된다. 도시된 실시예에서, 비아(1310)는 커패시터(1204)의 상부로부터 단자(1306, 1308)와 접촉된다. 다른 실시예에서, 하나 이상의 비아가 커패시터(1204)의 하부로부터 단자(1306, 1308)와 접촉할 수도 있다.

도 13은 각 설명을 위해 패키지(1202)의 여러 도전성 및 비도전성 층을 완전하게 도시하지는 않는다. 실제의 패키지 설계에서, 하나 이상의 부가적인 도전성 및/또는 비도전성 층이 커패시터(1204)의 위, 아래, 또는 커패시터와 평행하게 존재할 수도 있다. 커패시터(1204)와 다이 로드(die load) 간의 루프 인덕턴스를 최소화하기 위해, 커패시터(1204)를 패키지(1202)의 상부면에 가능한한 가깝게 삽입하는 것이 바람직할 수도 있다(이는 필수적인 것은 아님). 커패시터는 단일 패키지의 하나 이상의 다중 층에 삽입될 수도 있다.

일실시예에서, 각 커패시터(1204)의 적어도 하나의 단자(1306)는, 인접 커패시터(1204)의 단자(1306)에 대한 직접적인 횡방향 접속(1316)을 가지며, 여기서 횡방향 접속(1316)은 동일한 극성을 갖는 인접 단자들(1306) 사이에 존재한다. 횡방향 접속(1316)은 인접 단자들(1306) 간의 간격을 스패닝한다. 여러 다른 실시예에서, 인접 단자들(1306)은 (예를 들어 이들 사이에 거의 간격이 없이) 물리적 접촉 상태에 있거나 혹은 소정의 무시할 수 없는 간격만큼 분리될 수 있다.

일실시예에서, 횡방향 접속(1316)은 인접 단자들(1306) 간의 도전성 재료(1316)를 이용하여 달성된다. 이 도전성 재료(1316)는 여러 실시예에서 예를 들어 땜납 또는 경화된 도전성 페이스트 또는 접착제일 수 있다. 도전성 재료(1316)는 커패시터(1304)를 패키지의 내부 도전성 구조체에 접속하는 데에도 또한 사용될 수 있으며, 혹은 도전성 재료의 개별적인 애플리케이션이, 커패시터와 패키지의 접속 및 커패시터와 커패시터의 접속을 달성하는 데에 사용될 수도 있다.

여러 가지의 실시예에서, 도 5 내지 도 13에서 예시된 각 커패시터(504, 704, 904, 1004, 1104, 및 1204)는, 여기 개시된 설명에 기초할 때 당업자에게 명백하듯이, 세라믹 커패시터, 알루미늄 산화물 커패시터, 유기 커패시터, 또는 다른 많은 기술로 제조된 커패시터일 수 있다. 또한, 커패시터 (504, 704, 904, 1004, 1104, 및 1204)의 실제 및 상대적 치수는 설계 및 제조 조건 또는 다른 요인들에 따라서 널리 가변될 수 있다. 또한, 커패시터 (504, 704, 904, 1004, 1104, 및 1204)는 반드시 장방형의 형태를 가질 필요는 없으며, 수많은 서로 다른 형태(예로, 정사각형, 또는 다각형 형태)를 취할 수 있다.

도 14는 본 발명의 한 실시예에 따라서 횡방향 접속된 커패시터를 구비한 전자 어셈블리를 제조하는 방법의 순서도를 예시하였다. 본 방법은, 블록(1402)에서 하나 또는 그 이상의 전자적 하우징 층을 제조함으로써 개시된다. 전자적 하우징은, 예를 들어, 집적 회로 패키지, 다른 유형의 패키지, 인터포져(interposer), 인쇄 회로 기판, 또는 다른 유형의 전자 회로 하우징일 수 있다. 하우징 층(들)을 제조하는 것에 관한 상세 사항은 사용된 패키징 기술의 유형에 따라 전적으로 좌우되며, 여러 가지의 패키징 기술 제조 방법에 대한 논의는 본 발명의 범위를 벗어난다. 전자적 하우징 층의 제조는 자기의 표면 상에 있는 도전성 패드 및/또는 다른 내부 또는 외부 도전 구조를 갖는 견고한 구조체를 낳는다.

블록(1404)에서, 두개 이상의 이산 커패시터는 전자적 하우징에 횡방향으로 부착된다. 이산 커패시터가 LSC 또는 DSC인 경우에, 횡방향 부착은 커패시터를 전자적 하우징의 표면 상의 패드에 부착하는 것과 관련되어, 하나 또는 그 이상의 인접 커패시터의 하나 또는 그 이상의 단자가 함께 횡방향 접속(예로, 도6의 접속 620)으로 함께 부착되도록 한다. 커패시터를 하우징에 부착하는 것과 서로에 대해 부착하는 것은 별개의 공정에서 실행될 수도 있고, 동시에 실행될 수도 있다. 예를 들어, 이산 커패시터는 먼저 하우징 패드에 표면 실장될 수 있고, 그후 인접한 커패시터들의 단자가 개별 공정에서 횡방향으로 부착될 수 있다. 대안으로, 표면 실장 및 횡방향 부착은, 예를 들어, 패드와 인접 단자를 동시에 함께 납땜함으로써 동시에 실행될 수 있다. 대안으로, 경화된, 도전성 페이스트 또는 접착제가 사용되어 커패시터 대 패드 및/또는 횡방향 접속을 제공할 수 있다.

이산 커패시터가 ECC 일 때, 커패시터는 하우징 일부분의 상부층 상에 또는 하우징 내의 함몰부 내에 배치된다. ECC는 이후 하나 또는 몇몇 공정을 사용하여 서로에 대해 및/또는 하우징 내의 도전 구조에 대해 횡방향으로 부착된다.

이산 커패시터를 횡방향으로 부착한 후에, 하우징 제조는, 필요한 경우에, 블록(1406)에서 종료된다. ECC의 경우에, 이는 비아 및/또는 다른 도전 구조의 형성을 포함하여, ECC 상에 패턴화된 도전성 및 유전성 재료로 만들어진 하나 또는 그 이상의 추가층들을 구축하는 것을 포함할 수 있다. 본 공정은 이후 종료한다.

이미 설명한 바대로, 이전 실시예에서 설명된 것과 같은, 횡방향 접속된 커패시터들은 집적 회로 패키지, 인터포져, 소켓, 인쇄 회로 기판, 및/또는 다른 유형의 전자 회로 하우징 상에 또는 그 내에 포함될 수 있다. 도 15는 집적 회로 패키지(1504), 인터포져(1506), 소켓(1508), 및 인쇄 회로 기판(1510)을 예시하였는데, 이 각각은 본 발명의 여러 가지 실시예에 따라서, 두개 또는 그 이상의 횡방향 접속된 커패시터를 포함할 수 있다.

도 15의 상부로부터 시작하면, 집적 회로(1502)는 집적 회로 패키지(1504)에 의해 하우징된다. 집적 회로(1502)는 하나 또는 그 이상의 회로를 보유하는 데, 이 회로들은 커넥터(도시 안됨)에 의해 집적 회로 패키지(1504)에 전기적 접속된다.

집적 회로(1502)는 다수의 집적 회로 유형 중의 어느 것이라도 될 수 있다. 본 발명의 한 실시예에서, 집적 회로(1502)는 마이크로프로세서이다. 또다른 실시예에서, 집적 회로(1592)는 메모리 디바이스, 애플리케이션 특정 집적 회로, 디지털 신호 프로세서, 또는 또다른 유형의 디바이스일 수 있다. 도시된 예에서, 집적 회로(1502)는 "플립 칩(flip chip)" 유형의 집적 회로인데, 이는 칩 상의 입/출력 종단이 그 표면 상의 임의의 지점에서 생길 수 있음을 의미한다. 칩이 집적 회로 패키지(1504)에 부착되기 위해 준비된 후에, 이는 집적 회로 패키지(1504)의 상부 표면 상에 플립되고(flipped over), 땜납 범프 또는 땜납 볼을 통해서 매칭되는 패드에 부착된다. 대안으로, 집적 회로(1502)는 와이어 본딩될 수 있는데, 여기서 입/출력 종단은, 집적 회로 패키지(1504)의 상부 표면 상의 패드에 와이어 본딩하는 것을 이용하여 집적 회로 패키지(1504)에 접속되거나, 또는 다른 방식으로 패키지(1504)에 접속된다.

집적 회로(1502) 내의 하나 이상의 회로는 부하로서 기능하는데, 이는 잡음 또는 방사 억제, 및/또는 전압 감쇄용의 바이패싱 커패시턴스를 요구할 수 있다. 본 발명의 한 실시예에서, 이런 커패시턴스의 일부량은 횡방향 접속된 DSC(1512), LSC(1514), 및/또는 ECC(1516)에 의해 제공되는데, 이들은 패키지(1504) 상에 표면 실장되거나 및/또는 그 내에 내장되어 있다. 이런 식으로, 추가 커패시턴스의 하나 또는 그 이상의 레벨이 집적 회로(1502)에게 제공된다. 다른 실시예에서, 횡방향 접속된 커패시터(1518)는 인터포져(1506), 소켓(1508), 및/또는 인쇄 회로 기판(1510) 상에 표면 실장되거나 및/또는 그 내에 내장되어 있다.

집적 회로 패키지(1504)는, 예를 들어, 볼 그리드 어레이 접속과 같은 땜납 접속을 사용하여 인터포져(1506)에 결합된다. 또다른 실시예에서, 집적 회로 패키지(1504)는 핀(pinned) 접속 또는 다른 유형의 접속을 사용하여 인터포져(1506)에 전기적 및 물리적으로 접속될 수 있다.

인터포져(1506)는 인쇄 회로 기판(1510) 상의 소켓(1508)을 통해서 인쇄 회로 기판(1510)에 결합된다. 도시된 예에서, 인터포져(1506)는 소켓(1508) 내의 상보형 핀 홀과 짝지어지는 핀들을 포함한다. 대안으로, 인터포져(1506)는, 예를 들어, 볼 그리드 어레이 접속과 같은 땜납 접속을 사용하여 인쇄 회로 기판(1510)에 전기적 및 물리적으로 접속될 수 있다. 또다른 대안 실시예에서, 집적 회로 패키지(1504)는 인터포져를 사용하지 않고 소켓(1508) 및/또는 인쇄 회로 기판(1510)에 직접 접속될 수 있다. 이런 실시예에서, 집적 회로 패키지(1504) 및 인쇄 회로 기판(1510)은 볼 그리드 어레이 또는 핀 접속을 사용하여 전기적 및 물리적으로 접속될 수 있다. 집적 회로 패키지(1540) 및 인쇄 회로 기판(1510)을 접속시키는 다른 방법은 또한 다른 실시예에서 사용될 수 있다.

인쇄 회로 기판(1510)은, 예를 들어, 컴퓨터의 마더보드 또는 다른 전자 시스템일 수 있다. 이와 같으므로, 이는 집적 회로(1502)에 전원, 접지 및 신호를 제공하는 수단으로 기능한다. 이런 전원, 접지, 및 다른 신호들은 인쇄 회로 기판(1510), 소켓(1508), 인터포져(1506), 및 집적 회로 패키지(1504) 상의 또는 그 내의 트레이스(trace) 또는 평면(도시 안됨)을 통해서 공급된다.

여러 실시예와 관련하여 앞서 설명된 본 구성들은 전자 시스템의 일부분을 형성할 수 있다. 도 16은 본 발명의 한 실시예에 따른 전자 시스템을 예시하였다. 도 16에 도시된 시스템은, 예를 들어, 컴퓨터, 무선 또는 유선 통신 디바이스(예로, 전화, 모뎀, 휴대폰, 호출기, 라디오, 등), 텔레비전, 모니터, 또는 횡방향 접속된 커패시터를 사용하여 혜택을 입을 수 있는 임의의 다른 유형의 전자 시스템일 수 있다.

본 전자 시스템은 회로(1602), 하우징(1604), 인쇄 회로 기판(1606), 및 전원(1608)을 포함한다. 하우징(1604) 및/또는 인쇄 회로 기판(1606)은, 본 발명의 여러 실시예에 따른, 이들 상에 표면 실장되거나 또는 이들 내에 내장된 두 개 또는 그 이상의 횡방향 접속된 커패시터를 포함한다.

결론

횡방향 접속된 커패시터를 갖는 전자 어셈블리와 이 어셈블리를 제조하는 방법의 여러 가지 실시예에 대한 설명과 전자 시스템 내에 이 어셈블리를 삽입하는 것에 대한 설명이 함께 제시되었다. 여러 가지의 실시예는 LSC, DSC, ECC 또는 다른 이산 커패시터 구성 사이에 존재하는 횡방향 인덕턴스를 감소시키는 데에 사용될 수 있다. 여러 가지의 실시예에서, 다중 층 커패시터 내부에서의 극히 작은 횡방향 인덕턴스는, 패키지의 표면 내의 또는 표면 상의 도전 구조로부터 형성된 전기적 접속에 의존하는 것이 아니라, 인접한 이산 커패시터들의 단자들을 함께 전기적 접속시킴으로서 이용할 수 있게 되었다. 이런 횡방향 접속으로 인해, LSC, DSC, 및 ECC 사이에서 극히 작은 횡방향 인덕턱스만이 생겼다. 이산 커패시터들 내의 수많은 도전 평면 사이의 횡방향 접속을 활용함으로써, 여러 실시예는 전원 공급 시스템용의 고주파 전류 재분배 네트워크를 제공하게 된다.

치수 및 범위에 대한 앞의 예들은 전형적인 것인데, 본 발명의 여러 실시예는 이런 치수 및 범위에만 제한되는 것은 아니다. 본 발명은 산업계의 경향이 관련 비용 및 성능 이점 때문에 디바이스 치수를 축소시키는 것임을 알고 있다.

앞의 상세한 설명에서, 본 발명의 일부분을 이루는 첨부 도면을 참조하면서 설명하였는데, 이 도면에서는 본 발명이 실시된 특정 실시예들이 예시적 목적으로 도시되었다. 이런 실시예들은 당업자가 본 발명을 실시할 수 있을 정도로 상세하게 기술되었다.

본 발명의 목적을 이루기 위해 상정되는 임의의 배치 구조가 여기 도시된 특정 실시예들을 대체할 수 있다는 점을 당업자는 알 것이다. 예를 들어, 도면 중 몇몇은 정사각형 패턴으로 배열된 네 개의 이산 커패시터를 도시하였지만, 더 많은 수의 또는 더 적은 수의 커패시터가 사용될 수 있고, 이들은 선형, 환형, 또는 불규칙 형태의 구성을 포함하는 다른 패턴 구성에 따라 배치될 수 있다.

다이에게 여분의 오프 칩 커패시턴스를 제공하고자 하는 맥락 하에서 여러 가지 실시예가 설명되었다. 당업자는, 여기 설명된 내용에 기초하여, 본 발명의 방법 및 장치는 작은 횡방향 인덕턴스를 갖는 커패시터 구성이 요구되는 수많은 다른 애플리케이션에서도 응용될 수 있음을 알 것이다. 따라서, 이런 모든 애플리케이션들은 본 발명의 사상 및 범위 내에 포함되는 것이다.

본 출원은 본 발명에 대한 어떠한 적응예 또는 변형예들도 포괄하도록 의도된 것이다. 따라서, 앞서의 상세한 설명은 제한하는 의미로 해석해서는 안되며, 당업자는 본 발명의 속성을 보여주기 위해 설명되고 예시된 부품 및 단계의 상세 사항, 재료, 및 배치에 대한 여러 가지의 다른 변화가, 여기 결합된 청구범위에 표현된 본 발명의 사상 및 범위를 벗어나지 않고서 이뤄질 수 있음을 알 것이다.

Claims

하우징에 부착된 제1 이산 커패시터(discrete capacitor) -이 제1 이산 커패시터는 다수의 제1 내부 면(interior planes)을 갖고, 이 다수의 제1 내부 면들의 세트가 상기 제1 이산 커패시터의 일측 상의 제1 도전성 단자에 전기적으로 접속됨- 와;

상기 하우징에 부착된 제2 이산 커패시터 -이 제2 이산 커패시터는 다수의 제2 내부 면을 갖고, 이 다수의 제2 내부 면들의 세트가 상기 제2 이산 커패시터의 일측 상의 제2 도전성 단자에 전기적으로 접속되고, 이 제2 도전성 단자는 상기 제1 도전성 단자에 횡방향으로(laterally) 부착됨-

를 포함하는 전자 어셈블리.
제1항에 있어서, 상기 제1 이산 커패시터 또는 상기 제2 이산 커패시터 또는 다른 커패시터들의 하나 이상의 단자들에 직접 부착되는 하나 이상의 부가적인 단자들을 갖는 하나 이상의 부가적인 이산 커패시터들을 더 포함하는 전자 어셈블리.
제2항에 있어서, 제3 이산 커패시터를 더 포함하고, 이 제3 이산 커패시터의 일측 상의 제3 도전성 단자가 상기 제1 이산 커패시터의 제2 측 상의 제4 도전성 단자에 부착되는 전자 어셈블리.
제1항에 있어서, 상기 제1 도전성 단자 및 상기 제2 도전성 단자는 물리적 접촉에 의해 부착되는 전자 어셈블리.
제1항에 있어서, 상기 제1 도전성 단자 및 상기 제2 도전성 단자는 상기 제1 도전성 단자와 상기 제2 도전성 단자 사이의 도전성 재료에 의해 부착되는 전자 어셈블리.
제5항에 있어서, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터는 표면 실장된(surface mounted) 커패시터들이고, 상기 제1 도전성 단자 및 상기 제2 도전성 단자는 상기 하우징의 표면상의 패드의 길이에 걸쳐 있는 상기 도전성 재료에 의해 서로 부착되는 전자 어셈블리.
제1항에 있어서, 상기 하우징은 집적 회로 패키지이고, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터는 상기 집적 회로 패키지의 랜드 측에 실장되는 전자 어셈블리.
제1항에 있어서, 상기 하우징은 집적 회로 패키지이고, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터는 상기 집적 회로 패키지의 다이 측에 실장되는 전자 어셈블리.
제1항에 있어서, 상기 하우징은 집적 회로 패키지이고, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터는 상기 집적 회로 패키지의 안에 내장되는 전자 어셈블리.
제1항에 있어서, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터는 세라믹 칩 커패시터인 전자 어셈블리.
제1항에 있어서, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터는 유기(organic) 커패시터인 전자 어셈블리.
제1항에 있어서, 상기 제1 도전성 단자와 상기 제2 도전성 단자 사이의 도전성 재료를 더 포함하는 전자 어셈블리.
제12항에 있어서, 상기 도전성 재료는 땜납 재료인 전자 어셈블리.
제12항에 있어서, 상기 도전성 재료는 경화된 도전성 페이스트인 전자 어셈블리.
제1항에 있어서, 상기 하우징을 더 포함하고, 상기 하우징은 집적 회로 패키지인 전자 어셈블리.
전자 하우징에 제1 이산 커패시터를 부착하는 단계 -상기 제1 이산 커패시터는 다수의 제1 내부 면을 갖고, 이 다수의 제1 내부 면들의 세트가 상기 제1 이산 커패시터의 일측 상의 제1 도전성 단자에 전기적으로 접속됨- 와;

상기 전자 하우징에 제2 이산 커패시터를 부착하는 단계 -상기 제2 이산 커패시터는 다수의 제2 내부 면을 갖고, 이 다수의 제2 내부 면들의 세트가 상기 제2 이산 커패시터의 일측 상의 제2 도전성 단자에 전기적으로 접속됨- 와;

상기 제1 도전성 단자에 상기 제2 도전성 단자를 횡방향으로 부착하는 단계

를 포함하는 전자 어셈블리의 제조 방법.
제16항에 있어서, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터를 상기 전자 하우징에 표면 실장함으로써 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터를 상기 전자 하우징에 부착하는 전자 어셈블리의 제조 방법.
제16항에 있어서, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터를 상기 전자 하우징 안에 내장함으로써 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터를 상기 전자 하우징에 부착하는 전자 어셈블리의 제조 방법.
제16항에 있어서, 상기 제1 이산 커패시터 또는 상기 제2 이산 커패시터에 하나 이상의 부가적인 커패시터를 횡방향으로 부착하는 단계를 더 포함하는 전자어셈블리의 제조 방법.
제16항에 있어서, 상기 제1 도전성 단자에 상기 제2 도전성 단자를 횡방향으로 부착하는 단계는, 상기 제2 도전성 단자와 상기 제1 도전성 단자를 서로 납땜하는 단계를 포함하는 전자 어셈블리의 제조 방법.
제16항에 있어서, 상기 제1 도전성 단자에 상기 제2 도전성 단자를 횡방향으로 부착하는 단계는, 도전성 페이스트를 상기 제1 도전성 단자 및 상기 제2 도전성 단자와 접촉하여 퇴적시키고 그것을 경화시키는 단계를 포함하는 전자 어셈블리의 제조 방법.
패터닝된 도전성 재료로 된 하나 이상의 층과;

상기 하나 이상의 층에 부착된 제1 이산 커패시터 -이 제1 이산 커패시터는 다수의 제1 내부 면을 갖고, 이 다수의 제1 내부 면들의 세트가 상기 제1 이산 커패시터의 일측 상의 제1 도전성 단자에 전기적으로 접속됨- 와;

상기 하나 이상의 층에 부착된 제2 이산 커패시터 -이 제2 이산 커패시터는 다수의 제2 내부 면을 갖고, 이 다수의 제2 내부 면들의 세트가 상기 제2 이산 커패시터의 일측 상의 제2 도전성 단자에 전기적으로 접속되고, 이 제2 도전성 단자는 상기 제1 도전성 단자에 횡방향으로 부착됨-

를 포함하는 전자 하우징.
제22항에 있어서, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터가 그 안에 내장되는 전자 하우징.
제22항에 있어서, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터가 그 표면에 실장되는 전자 하우징.
제22항에 있어서, 상기 전자 하우징은 집적 회로 패키지인 전자 하우징.
하우징과;

상기 하우징에 부착된 제1 이산 커패시터 -이 제1 이산 커패시터는 다수의 제1 내부 면을 갖고, 이 다수의 제1 내부 면들의 세트가 상기 제1 이산 커패시터의 일측 상의 제1 도전성 단자에 전기적으로 접속됨- 와;

상기 하우징에 부착된 제2 이산 커패시터 -이 제2 이산 커패시터는 다수의 제2 내부 면을 갖고, 이 다수의 제2 내부 면들의 세트가 상기 제2 이산 커패시터의 일측 상의 제2 도전성 단자에 전기적으로 접속되고, 이 제2 도전성 단자는 상기 제1 도전성 단자에 횡방향으로 부착됨-

를 포함하는 전자 시스템.
제26항에 있어서, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터는 상기 하우징 안에 내장되는 전자 시스템.
제26항에 있어서, 상기 제1 이산 커패시터 및 상기 제2 이산 커패시터는 상기 하우징의 표면에 실장되는 전자 시스템.
제26항에 있어서, 상기 하우징은 집적 회로 패키지인 전자 시스템.