JPH08181445A - セラミックス多層基板 - Google Patents
セラミックス多層基板Info
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- JPH08181445A JPH08181445A JP6320503A JP32050394A JPH08181445A JP H08181445 A JPH08181445 A JP H08181445A JP 6320503 A JP6320503 A JP 6320503A JP 32050394 A JP32050394 A JP 32050394A JP H08181445 A JPH08181445 A JP H08181445A
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- ceramic multilayer
- multilayer substrate
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- substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【構成】 ＬＳＩ１１が搭載される面２１ａとこれに対
向する面２１ｂとにバンプ電極２４、２６が形成される
と共に、コンデンサ部２３が内蔵され、セラミックス基
板２１及び導電層２２を含んで構成されているセラミッ
クス多層基板２０。 【効果】 コンデンサ部２３によりスイッチングノイズ
の発生を確実に防止することができ、またバンプ電極２
４、２６がセラミックス基板面２１ａ、２１ｂ全体に形
成されるために小形化を図り得ると共に、プリント配線
基板１４上に容易に実装することができる。またバンプ
電極２４、２６の比表面積が比較的狭く、かつ外部に露
出しないスルーホール２５によりバンプ電極２４、２６
間を接続し得るため、湿気等の外部環境の影響を受ける
ことも少なくなる。
向する面２１ｂとにバンプ電極２４、２６が形成される
と共に、コンデンサ部２３が内蔵され、セラミックス基
板２１及び導電層２２を含んで構成されているセラミッ
クス多層基板２０。 【効果】 コンデンサ部２３によりスイッチングノイズ
の発生を確実に防止することができ、またバンプ電極２
４、２６がセラミックス基板面２１ａ、２１ｂ全体に形
成されるために小形化を図り得ると共に、プリント配線
基板１４上に容易に実装することができる。またバンプ
電極２４、２６の比表面積が比較的狭く、かつ外部に露
出しないスルーホール２５によりバンプ電極２４、２６
間を接続し得るため、湿気等の外部環境の影響を受ける
ことも少なくなる。
Description
【０００１】
【産業上の利用分野】本発明はセラミックス多層基板に
関し、より詳細には通信、画像処理等の技術分野で使用
され、搭載された半導体素子をプリント配線基板等に実
装する際に用いられるセラミックス多層基板に関する。
関し、より詳細には通信、画像処理等の技術分野で使用
され、搭載された半導体素子をプリント配線基板等に実
装する際に用いられるセラミックス多層基板に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化、大容量化
に伴い、この半導体素子としてのＬＳＩチップを搭載す
るセラミックス多層基板についても電気ノイズ（以下、
単にノイズと記す）の減少及び接続端子の高密度化が求
められている。従来のこの種ノイズの減少対策が施され
たセラミックス多層基板として、セラミックス多層基板
の下部にコンデンサ部が一体的に形成されたものが提案
されている（特開昭５９−１４５５３６号公報）。図３
はこのセラミックス多層基板を示した模式図であり、
（ａ）は斜視図、（ｂ）は（ａ）におけるＡ−Ａ線断面
図である。Ａｌ2 Ｏ3 （アルミナ）等を用いて形成され
たセラミックス基板４１上部には凹部４２が形成され、
凹部４２内のセラミックス基板４１上にはＬＳＩチップ
１２（斜視図では省略）が搭載されている。ＬＳＩチッ
プ１２はセラミックス基板４１上部に埋設された複数個
の信号線層４３、電源層４４、接地層４５の一端部にボ
ンディングワイヤ４６を介してそれぞれ接続され、信号
線層４３、電源層４４、接地層４５の他端部はセラミッ
クス基板４１外周に形成された導体部４３ａ、４４ａ、
４５ａにそれぞれ接続されている。またセラミックス基
板４１下部には、複数個の電極層４７ａ、４７ｂが埋設
され、電極層４７ａは導体部４５ａに接続され、電極層
４７ｂは導体部４４ａに接続されており、これら電極層
４７ａ、４７ｂと、電極層４７ａ、４７ｂに挟まれたセ
ラミックス基板４１の部分とを含んでコンデンサ部４７
が構成されている。これらセラミックス基板４１、各配
線層４３、４４、４５、電極層４６ａ、４６ｂ、導体部
４３ａ、４４ａ、４５ａを含んでセラミックス多層基板
４０が構成されている。さらに、ＬＳＩチップ１２が搭
載されたセラミックス多層基板４０をプリント配線基板
１５に実装する場合、この基板１５のプリント配線１５
ａ、１５ｂ、１５ｃ上にセラミックス多層基板４０の導
体部４３ａ、４４ａ、４５ａを載置し、ハンダ４８等を
用いてそれぞれ接続する。
に伴い、この半導体素子としてのＬＳＩチップを搭載す
るセラミックス多層基板についても電気ノイズ（以下、
単にノイズと記す）の減少及び接続端子の高密度化が求
められている。従来のこの種ノイズの減少対策が施され
たセラミックス多層基板として、セラミックス多層基板
の下部にコンデンサ部が一体的に形成されたものが提案
されている（特開昭５９−１４５５３６号公報）。図３
はこのセラミックス多層基板を示した模式図であり、
（ａ）は斜視図、（ｂ）は（ａ）におけるＡ−Ａ線断面
図である。Ａｌ2 Ｏ3 （アルミナ）等を用いて形成され
たセラミックス基板４１上部には凹部４２が形成され、
凹部４２内のセラミックス基板４１上にはＬＳＩチップ
１２（斜視図では省略）が搭載されている。ＬＳＩチッ
プ１２はセラミックス基板４１上部に埋設された複数個
の信号線層４３、電源層４４、接地層４５の一端部にボ
ンディングワイヤ４６を介してそれぞれ接続され、信号
線層４３、電源層４４、接地層４５の他端部はセラミッ
クス基板４１外周に形成された導体部４３ａ、４４ａ、
４５ａにそれぞれ接続されている。またセラミックス基
板４１下部には、複数個の電極層４７ａ、４７ｂが埋設
され、電極層４７ａは導体部４５ａに接続され、電極層
４７ｂは導体部４４ａに接続されており、これら電極層
４７ａ、４７ｂと、電極層４７ａ、４７ｂに挟まれたセ
ラミックス基板４１の部分とを含んでコンデンサ部４７
が構成されている。これらセラミックス基板４１、各配
線層４３、４４、４５、電極層４６ａ、４６ｂ、導体部
４３ａ、４４ａ、４５ａを含んでセラミックス多層基板
４０が構成されている。さらに、ＬＳＩチップ１２が搭
載されたセラミックス多層基板４０をプリント配線基板
１５に実装する場合、この基板１５のプリント配線１５
ａ、１５ｂ、１５ｃ上にセラミックス多層基板４０の導
体部４３ａ、４４ａ、４５ａを載置し、ハンダ４８等を
用いてそれぞれ接続する。
【０００３】またＡｌ2 Ｏ3 製のセラミックス基板内に
Ｗ（タングステン）やＭｏ（モリブデン）等の金属微粒
子を分散させることにより大容量のキャパシタが構成さ
れたものが提案されている。しかしこのセラミックス多
層基板の場合、分散させた前記金属微粒子の量が多くな
るとショートの発生確率が高くなるため、比誘電率は２
０程度が限界となる。
Ｗ（タングステン）やＭｏ（モリブデン）等の金属微粒
子を分散させることにより大容量のキャパシタが構成さ
れたものが提案されている。しかしこのセラミックス多
層基板の場合、分散させた前記金属微粒子の量が多くな
るとショートの発生確率が高くなるため、比誘電率は２
０程度が限界となる。
【０００４】また接続端子の高密度化を図るため、ＬＳ
Ｉチップとセラミックス多層基板とにおける各回路の接
続端子がフリップチップ方式により接続され、セラミッ
クス多層基板とプリント配線基板とにおける各回路の接
続端子がＰＧＡ（Pin Grid Array) 方式により接続さ
れ、かつこの内部にコンデンサ部が構成されたセラミッ
クス多層基板が提案されている（特開平１−２６０８４
６号公報）。
Ｉチップとセラミックス多層基板とにおける各回路の接
続端子がフリップチップ方式により接続され、セラミッ
クス多層基板とプリント配線基板とにおける各回路の接
続端子がＰＧＡ（Pin Grid Array) 方式により接続さ
れ、かつこの内部にコンデンサ部が構成されたセラミッ
クス多層基板が提案されている（特開平１−２６０８４
６号公報）。
【０００５】
【発明が解決しようとする課題】上記したセラミックス
多層基板４０においては、内部にコンデンサ部４７が構
成されてスイッチングノイズの減少は図られているが、
導体部４３ａ、４４ａ、４５ａがセラミックス多層基板
４０の外周部のみに形成されており、集積度の高い（接
続端子の多い）ＬＳＩチップ１２を搭載する場合、導体
部４３ａ、４４ａ、４５ａの数が増加してセラミックス
基板４１の面積が広くなり、セラミックス多層基板４０
の小形化を図るのが難しい。またＡｌ2 Ｏ3 はＢａＴｉ
Ｏ3 等の高誘電率材料に比べて比誘電率が低く、コンデ
ンサ部４７のキャパシタンスを高めるには積層数を多く
する必要があり、セラミックス多層基板４０の小形化を
図るのがこの点からも困難であった。またセラミックス
基板４１のＡｌ2 Ｏ3 材料と、各配線層４３、４４、４
５及び電極層４７ａ、４７ｂの材料とを交互に積層し、
同時に焼成する方法によりセラミックス多層基板４０を
製造する場合、Ａｌ2Ｏ3 の焼成温度が高いので、各配
線層４３、４４、４５には耐熱性を有するＷやＭｏ材料
を用いる必要がある。これらの材料はいずれも抵抗値が
比較的高く、したがって伝送特性に劣り、高速化に対応
するのが難しい。さらに導体部４３ａ、４４ａ、４５ａ
は表面積が比較的広く露出しており、湿度等の影響を受
け易いという課題があった。
多層基板４０においては、内部にコンデンサ部４７が構
成されてスイッチングノイズの減少は図られているが、
導体部４３ａ、４４ａ、４５ａがセラミックス多層基板
４０の外周部のみに形成されており、集積度の高い（接
続端子の多い）ＬＳＩチップ１２を搭載する場合、導体
部４３ａ、４４ａ、４５ａの数が増加してセラミックス
基板４１の面積が広くなり、セラミックス多層基板４０
の小形化を図るのが難しい。またＡｌ2 Ｏ3 はＢａＴｉ
Ｏ3 等の高誘電率材料に比べて比誘電率が低く、コンデ
ンサ部４７のキャパシタンスを高めるには積層数を多く
する必要があり、セラミックス多層基板４０の小形化を
図るのがこの点からも困難であった。またセラミックス
基板４１のＡｌ2 Ｏ3 材料と、各配線層４３、４４、４
５及び電極層４７ａ、４７ｂの材料とを交互に積層し、
同時に焼成する方法によりセラミックス多層基板４０を
製造する場合、Ａｌ2Ｏ3 の焼成温度が高いので、各配
線層４３、４４、４５には耐熱性を有するＷやＭｏ材料
を用いる必要がある。これらの材料はいずれも抵抗値が
比較的高く、したがって伝送特性に劣り、高速化に対応
するのが難しい。さらに導体部４３ａ、４４ａ、４５ａ
は表面積が比較的広く露出しており、湿度等の影響を受
け易いという課題があった。
【０００６】また、上記ＷやＭｏを分散させたタイプの
場合、大容量のキャパシタを構成させると前記セラミッ
クス基板が厚くなり、小形化を図るのが難しく、また製
造プロセスが複雑で歩留りが低下し易く、コストが高く
付くという問題があった。
場合、大容量のキャパシタを構成させると前記セラミッ
クス基板が厚くなり、小形化を図るのが難しく、また製
造プロセスが複雑で歩留りが低下し易く、コストが高く
付くという問題があった。
【０００７】また上記した特開平１−２６０８４６号公
報で開示されたセラミックス多層基板においては、ＰＧ
Ａ方式であるため、前記セラミックス多層基板下面全体
に形成された多数のピンからノイズが発生し易く、また
これらピンをプリント配線基板に形成されたスルーホー
ルに挿入・実装するのに手間が掛かるという課題があっ
た。
報で開示されたセラミックス多層基板においては、ＰＧ
Ａ方式であるため、前記セラミックス多層基板下面全体
に形成された多数のピンからノイズが発生し易く、また
これらピンをプリント配線基板に形成されたスルーホー
ルに挿入・実装するのに手間が掛かるという課題があっ
た。
【０００８】本発明はこのような課題に鑑みなされたも
のであり、コンデンサ部が比較的コンパクトに構成され
てノイズを除去することができ、プリント配線基板に集
積度の高い半導体素子を簡単、かつ確実に実装すること
ができ、小形化が図れると共に外部環境の影響を軽減す
ることができ、優れた伝送特性を有するセラミックス多
層基板を提供することを目的としている。
のであり、コンデンサ部が比較的コンパクトに構成され
てノイズを除去することができ、プリント配線基板に集
積度の高い半導体素子を簡単、かつ確実に実装すること
ができ、小形化が図れると共に外部環境の影響を軽減す
ることができ、優れた伝送特性を有するセラミックス多
層基板を提供することを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るセラミックス多層基板は、コンデンサ部
が内蔵され、絶縁層及び導電層を含んで構成されたセラ
ミックス多層基板において、半導体素子が搭載される面
とこれに対向する面とにバンプ電極が形成されているこ
とを特徴としている（１）。
に本発明に係るセラミックス多層基板は、コンデンサ部
が内蔵され、絶縁層及び導電層を含んで構成されたセラ
ミックス多層基板において、半導体素子が搭載される面
とこれに対向する面とにバンプ電極が形成されているこ
とを特徴としている（１）。
【００１０】また本発明に係るセラミックス多層基板
は、上記セラミックス多層基板（１）の絶縁層がガラス
セラミックス材料を用いて形成されていることを特徴と
している（２）。
は、上記セラミックス多層基板（１）の絶縁層がガラス
セラミックス材料を用いて形成されていることを特徴と
している（２）。
【００１１】
【作用】上記構成のセラミックス多層基板（１）によれ
ば、コンデンサ部が内蔵され、絶縁層及び導電層を含ん
で構成されたセラミックス多層基板において、半導体素
子が搭載される面とこれに対向する面とにバンプ電極が
形成されており、前記コンデンサ部によりノイズがフィ
ルタリングされるため、スイッチングノイズが半導体素
子に入力され、誤動作を生じさせるのが防止されること
となる。また前記半導体素子が搭載される面全体に亙っ
て形成された前記バンプ電極（以下、これを第１のバン
プ電極と記す）に前記半導体素子の各端子が確実に接続
されると共に、前記対向面全体に亙って形成された前記
バンプ電極（以下、これを第２のバンプ電極と記す）に
プリント配線基板の各端子が確実に接続されることとな
る。この結果、これら接続部からのノイズ発生が抑制さ
れ、また前記端子数が同一の場合に前記セラミックス多
層基板の小形化を図り得ると共に、該セラミックス多層
基板を介して集積度の高い前記半導体素子を前記プリン
ト配線基板に簡単に実装し得ることとなる。また前記各
バンプ電極の比表面積が比較的狭く、かつ外部に露出し
ないスルーホールにより前記各バンプ電極間を接続させ
得るため、湿気等の外部環境の影響をあまり受けなくな
る。
ば、コンデンサ部が内蔵され、絶縁層及び導電層を含ん
で構成されたセラミックス多層基板において、半導体素
子が搭載される面とこれに対向する面とにバンプ電極が
形成されており、前記コンデンサ部によりノイズがフィ
ルタリングされるため、スイッチングノイズが半導体素
子に入力され、誤動作を生じさせるのが防止されること
となる。また前記半導体素子が搭載される面全体に亙っ
て形成された前記バンプ電極（以下、これを第１のバン
プ電極と記す）に前記半導体素子の各端子が確実に接続
されると共に、前記対向面全体に亙って形成された前記
バンプ電極（以下、これを第２のバンプ電極と記す）に
プリント配線基板の各端子が確実に接続されることとな
る。この結果、これら接続部からのノイズ発生が抑制さ
れ、また前記端子数が同一の場合に前記セラミックス多
層基板の小形化を図り得ると共に、該セラミックス多層
基板を介して集積度の高い前記半導体素子を前記プリン
ト配線基板に簡単に実装し得ることとなる。また前記各
バンプ電極の比表面積が比較的狭く、かつ外部に露出し
ないスルーホールにより前記各バンプ電極間を接続させ
得るため、湿気等の外部環境の影響をあまり受けなくな
る。
【００１２】また上記構成のセラミックス多層基板
（２）によれば、上記セラミックス多層基板（１）の絶
縁層がガラスセラミックス材料を用いて形成されてお
り、該ガラスセラミックス材料は焼成温度が低く、かつ
大気中で焼成可能であるため、前記導電層の形成材料と
して溶融温度が比較的低いＡｇ（銀）、ＡｇＰｄ（銀−
パラジウム）、Ａｕ（金）等の良導電材料が使用可能と
なり、伝送特性を高め得ることとなる。ガラスセラミッ
クス材料としてはホウ珪酸系ガラス、鉛ホウ珪酸系ガラ
ス、亜鉛ホウ珪酸系ガラス、コージェライト（ＭｇＯ−
Ａｌ2 Ｏ3 −ＳｉＯ2）系ガラス、アノーサイト（Ｃａ
Ｏ−Ａｌ2 Ｏ3 −ＳｉＯ2 ）系ガラス等が挙げられる。
またガラスセラミックス材料は大気中での焼成が可能な
ため、前記コンデンサ部を構成する誘電体層の材料とし
てＰｂＴｉＯ3 （チタン酸鉛）、ＢａＴｉＯ3 （チタン
酸バリウム）、ＳｒＴｉＯ3 （チタン酸ストロンチウ
ム）、ＢａＳｒＴｉＯ3 （ＢａとＳｔとのチタン酸複合
塩）等の高誘電率材料が使用可能となり、キャパシタン
スが高められるので、前記コンデンサ部を含む前記セラ
ミックス多層基板全体の小形化を一層図り得ることとな
る。また前記ガラスセラミックス材料の線膨張率は前記
半導体素子を構成するＳｉ（シリコン）基板のそれと略
同様であるため、使用中、前記第１のバンプ電極に掛か
る熱応力に起因した電極剥離等のトラブルが減少し、信
頼性が一層高められることとなる。
（２）によれば、上記セラミックス多層基板（１）の絶
縁層がガラスセラミックス材料を用いて形成されてお
り、該ガラスセラミックス材料は焼成温度が低く、かつ
大気中で焼成可能であるため、前記導電層の形成材料と
して溶融温度が比較的低いＡｇ（銀）、ＡｇＰｄ（銀−
パラジウム）、Ａｕ（金）等の良導電材料が使用可能と
なり、伝送特性を高め得ることとなる。ガラスセラミッ
クス材料としてはホウ珪酸系ガラス、鉛ホウ珪酸系ガラ
ス、亜鉛ホウ珪酸系ガラス、コージェライト（ＭｇＯ−
Ａｌ2 Ｏ3 −ＳｉＯ2）系ガラス、アノーサイト（Ｃａ
Ｏ−Ａｌ2 Ｏ3 −ＳｉＯ2 ）系ガラス等が挙げられる。
またガラスセラミックス材料は大気中での焼成が可能な
ため、前記コンデンサ部を構成する誘電体層の材料とし
てＰｂＴｉＯ3 （チタン酸鉛）、ＢａＴｉＯ3 （チタン
酸バリウム）、ＳｒＴｉＯ3 （チタン酸ストロンチウ
ム）、ＢａＳｒＴｉＯ3 （ＢａとＳｔとのチタン酸複合
塩）等の高誘電率材料が使用可能となり、キャパシタン
スが高められるので、前記コンデンサ部を含む前記セラ
ミックス多層基板全体の小形化を一層図り得ることとな
る。また前記ガラスセラミックス材料の線膨張率は前記
半導体素子を構成するＳｉ（シリコン）基板のそれと略
同様であるため、使用中、前記第１のバンプ電極に掛か
る熱応力に起因した電極剥離等のトラブルが減少し、信
頼性が一層高められることとなる。
【００１３】
【実施例】以下、本発明に係るセラミックス多層基板の
実施例を図面に基づいて説明する。図１は本発明に係る
セラミックス多層基板の実施例１を示した摸式図であ
り、（ａ）は斜視図、（ｂ）は断面図である。絶縁層と
してのセラミックス基板２１は例えばホウ珪酸系ガラ
ス、コージェライト系ガラス、アノーサイト系ガラス材
料等を用いて略板形状に形成されている。セラミックス
基板２１上部の所定箇所には信号線層、電源層、接地層
をそれぞれ構成する複数個の導電層２２が埋設されてお
り、導電層２２は金属ペーストを用いて形成され、該金
属ペーストは導電性に優れた例えばＡｇ、ＡｇＰｄ、Ａ
ｕ等の金属を含んで構成されている。またセラミックス
基板２１下部の所定箇所にはコンデンサ部２３が埋設さ
れている。コンデンサ部２３は比誘電率が高い例えばＰ
ｂＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＳｒＴ
ｉＯ3 を用いて形成された誘電体層２３ａと、この両面
に例えばＡｇペースト等を用いて形成された電極層２３
ｂ、２３ｃとを含んで構成されており、高いキャパシタ
ンスを有している。さらにセラミックス基板上面２１ａ
の所定箇所には、パッド２４ａとハンダバンプ２４ｂと
により構成された複数個のバンプ電極２４が形成されて
おり、バンプ電極２４はスルーホール２５を介して導電
層２２の信号線層、電源層、接地層にそれぞれ接続さ
れ、導電層２２の電源層、接地層はコンデンサ部２３の
電極層２３ｂ、２３ｃにそれぞれ接続されている。一
方、セラミックス基板下面２１ｂの所定箇所には、パッ
ド２６ａとバンプ２６ｂとにより構成された複数個のバ
ンプ電極２６が形成されており、バンプ電極２６はスル
ーホール２５を介して導電層２２の信号線層、電源層、
接地層と、コンデンサ部２３の電極層２３ｂ、２３ｃと
にそれぞれ接続されている。これらセラミックス基板２
１、導電層２２、コンデンサ部２３、バンプ電極２４、
２６、スルーホール２５を含んでチップキャリアタイプ
のセラミックス多層基板２０が構成されている。
実施例を図面に基づいて説明する。図１は本発明に係る
セラミックス多層基板の実施例１を示した摸式図であ
り、（ａ）は斜視図、（ｂ）は断面図である。絶縁層と
してのセラミックス基板２１は例えばホウ珪酸系ガラ
ス、コージェライト系ガラス、アノーサイト系ガラス材
料等を用いて略板形状に形成されている。セラミックス
基板２１上部の所定箇所には信号線層、電源層、接地層
をそれぞれ構成する複数個の導電層２２が埋設されてお
り、導電層２２は金属ペーストを用いて形成され、該金
属ペーストは導電性に優れた例えばＡｇ、ＡｇＰｄ、Ａ
ｕ等の金属を含んで構成されている。またセラミックス
基板２１下部の所定箇所にはコンデンサ部２３が埋設さ
れている。コンデンサ部２３は比誘電率が高い例えばＰ
ｂＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＳｒＴ
ｉＯ3 を用いて形成された誘電体層２３ａと、この両面
に例えばＡｇペースト等を用いて形成された電極層２３
ｂ、２３ｃとを含んで構成されており、高いキャパシタ
ンスを有している。さらにセラミックス基板上面２１ａ
の所定箇所には、パッド２４ａとハンダバンプ２４ｂと
により構成された複数個のバンプ電極２４が形成されて
おり、バンプ電極２４はスルーホール２５を介して導電
層２２の信号線層、電源層、接地層にそれぞれ接続さ
れ、導電層２２の電源層、接地層はコンデンサ部２３の
電極層２３ｂ、２３ｃにそれぞれ接続されている。一
方、セラミックス基板下面２１ｂの所定箇所には、パッ
ド２６ａとバンプ２６ｂとにより構成された複数個のバ
ンプ電極２６が形成されており、バンプ電極２６はスル
ーホール２５を介して導電層２２の信号線層、電源層、
接地層と、コンデンサ部２３の電極層２３ｂ、２３ｃと
にそれぞれ接続されている。これらセラミックス基板２
１、導電層２２、コンデンサ部２３、バンプ電極２４、
２６、スルーホール２５を含んでチップキャリアタイプ
のセラミックス多層基板２０が構成されている。
【００１４】このように構成されたセラミックス多層基
板２０を製造する場合、例えばまずセラミックス基板２
１となるガラスセラミックスグリーンシート上に導電層
２２となる金属ペーストを印刷する。また誘電体層２３
ａとなる高誘電率材料から成るグリーンシートの両面に
電極層２３ｂとなる金属ペーストを印刷し、前記ガラス
セラミックスグリーンシート間の所定箇所に挿入する。
また予め積層体内の所定箇所に形成したスルーホール２
５に例えばＡｇ−Ｐｄ等から成る金属ペーストを充填し
ておく。次にこの積層体を大気雰囲気中、比較的低い所
定の温度で焼成した後、スルーホール２５上にバンプ電
極２４、２６を形成するとセラミックス多層基板２０が
製造される。
板２０を製造する場合、例えばまずセラミックス基板２
１となるガラスセラミックスグリーンシート上に導電層
２２となる金属ペーストを印刷する。また誘電体層２３
ａとなる高誘電率材料から成るグリーンシートの両面に
電極層２３ｂとなる金属ペーストを印刷し、前記ガラス
セラミックスグリーンシート間の所定箇所に挿入する。
また予め積層体内の所定箇所に形成したスルーホール２
５に例えばＡｇ−Ｐｄ等から成る金属ペーストを充填し
ておく。次にこの積層体を大気雰囲気中、比較的低い所
定の温度で焼成した後、スルーホール２５上にバンプ電
極２４、２６を形成するとセラミックス多層基板２０が
製造される。
【００１５】セラミックス多層基板２０上に半導体素子
としてのＬＳＩチップ１１を搭載する場合、ＬＳＩチッ
プ１１をセラミックス多層基板２０上の所定箇所に配置
した後、所定温度で加熱すると、ＬＳＩチップ１１にお
ける集積回路の所定端子と所定のバンプ電極２４とがそ
れぞれ接続・固定される。またＬＳＩチップ１１が搭載
されたセラミックス多層基板２０をプリント配線基板１
４に実装する場合、セラミックス多層基板２０をプリン
ト配線基板１４上の所定箇所に配置した後、所定温度で
加熱すると、所定のバンプ電極２６とプリント配線基板
１４上における配線パターン（図示せず）の所定端子と
がそれぞれ接続・固定される。
としてのＬＳＩチップ１１を搭載する場合、ＬＳＩチッ
プ１１をセラミックス多層基板２０上の所定箇所に配置
した後、所定温度で加熱すると、ＬＳＩチップ１１にお
ける集積回路の所定端子と所定のバンプ電極２４とがそ
れぞれ接続・固定される。またＬＳＩチップ１１が搭載
されたセラミックス多層基板２０をプリント配線基板１
４に実装する場合、セラミックス多層基板２０をプリン
ト配線基板１４上の所定箇所に配置した後、所定温度で
加熱すると、所定のバンプ電極２６とプリント配線基板
１４上における配線パターン（図示せず）の所定端子と
がそれぞれ接続・固定される。
【００１６】このように構成されたセラミックス多層基
板２０を用いると、信号はプリント配線基板１４の配線
パターン、バンプ電極２６、スルーホール２５、導電
（信号線）層２２、バンプ電極２４を介してＬＳＩチッ
プ１１に入力され、あるいは信号処理された後、逆の経
路をたどって出力され、コンデンサ部２３によりスイッ
チングノイズがフィルタリングされる。
板２０を用いると、信号はプリント配線基板１４の配線
パターン、バンプ電極２６、スルーホール２５、導電
（信号線）層２２、バンプ電極２４を介してＬＳＩチッ
プ１１に入力され、あるいは信号処理された後、逆の経
路をたどって出力され、コンデンサ部２３によりスイッ
チングノイズがフィルタリングされる。
【００１７】上記説明から明らかなように、実施例１に
係るセラミックス多層基板２０では、スイッチングノイ
ズがコンデンサ部２３によりフィルタリングされるた
め、ＬＳＩ１１に誤動作が生じるのを防止することがで
きる。またＬＳＩ１１が搭載される上面２１ａ全体に亙
って形成されたバンプ電極２４に各ＬＳＩ１１端子が確
実に接続されると共に、対向する下面２１ｂ全体に亙っ
て形成されたバンプ電極２６に各プリント配線基板１４
端子が確実に接続される。この結果、ワイヤボンディン
グやリード接続と異なり、これら接続部からのノイズ発
生が抑制され、また接続端子数が同一の場合にはセラミ
ックス多層基板２０の小形化を図り得ると共に、セラミ
ックス多層基板２０を介して集積度の高いＬＳＩ１１を
プリント配線基板１４に簡単に実装することができる。
またバンプ電極２４、２６の表面積が比較的狭く、かつ
外部に露出しないスルーホール２５によりバンプ電極２
４、２６間が接続させられるため、湿気等の外部環境の
影響を受けることも少なくなる。
係るセラミックス多層基板２０では、スイッチングノイ
ズがコンデンサ部２３によりフィルタリングされるた
め、ＬＳＩ１１に誤動作が生じるのを防止することがで
きる。またＬＳＩ１１が搭載される上面２１ａ全体に亙
って形成されたバンプ電極２４に各ＬＳＩ１１端子が確
実に接続されると共に、対向する下面２１ｂ全体に亙っ
て形成されたバンプ電極２６に各プリント配線基板１４
端子が確実に接続される。この結果、ワイヤボンディン
グやリード接続と異なり、これら接続部からのノイズ発
生が抑制され、また接続端子数が同一の場合にはセラミ
ックス多層基板２０の小形化を図り得ると共に、セラミ
ックス多層基板２０を介して集積度の高いＬＳＩ１１を
プリント配線基板１４に簡単に実装することができる。
またバンプ電極２４、２６の表面積が比較的狭く、かつ
外部に露出しないスルーホール２５によりバンプ電極２
４、２６間が接続させられるため、湿気等の外部環境の
影響を受けることも少なくなる。
【００１８】また、ガラスセラミックス材料は焼成温度
が低く、かつ大気中で焼成可能であるため、導電層２２
に溶融温度が比較的低いＡｇ、ＡｇＰｄ、Ａｕ等の良導
電材料の使用が可能となり、伝送特性を高めることがで
きる。またコンデンサ部２３を構成する誘電体層２３ａ
にＰｂＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＳ
ｒＴｉＯ3 等の高誘電率材料の使用が可能となり、キャ
パシタンスが高められるため、コンデンサ部２３を含む
セラミックス多層基板２０全体の小形化を一層図ること
ができる。また前記ガラスセラミックス材料の線膨張率
はＬＳＩ１１を構成するＳｉ基板のそれと略同様である
ため、使用中、バンプ電極２４に掛かる熱応力に起因し
た電極剥離等のトラブルが減少し、信頼性を一層高める
ことができる。
が低く、かつ大気中で焼成可能であるため、導電層２２
に溶融温度が比較的低いＡｇ、ＡｇＰｄ、Ａｕ等の良導
電材料の使用が可能となり、伝送特性を高めることがで
きる。またコンデンサ部２３を構成する誘電体層２３ａ
にＰｂＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＳ
ｒＴｉＯ3 等の高誘電率材料の使用が可能となり、キャ
パシタンスが高められるため、コンデンサ部２３を含む
セラミックス多層基板２０全体の小形化を一層図ること
ができる。また前記ガラスセラミックス材料の線膨張率
はＬＳＩ１１を構成するＳｉ基板のそれと略同様である
ため、使用中、バンプ電極２４に掛かる熱応力に起因し
た電極剥離等のトラブルが減少し、信頼性を一層高める
ことができる。
【００１９】図２は実施例２に係るセラミックス多層基
板を示した模式的断面図であり、図中３１は絶縁層とし
てのセラミックス基板を示している。セラミックス基板
３１は例えばホウ珪酸系ガラス、コージェライト系ガラ
ス、アノーサイト系ガラス材料等を用いて略直方体形状
に形成されている。この上部の所定箇所には凹部３２が
形成されており、凹部３２内には半導体素子としてのＬ
ＳＩ１１が挿入されるようになっている。またセラミッ
クス基板表面３１ａには凹部３２を覆う態様でセラミッ
クスまたは金属製のキャップ３３が配設されており、セ
ラミックス基板表面３１ａにキャップ３３を接着させる
ことにより、凹部３２内が封止される。その他の構成は
図１に示した実施例１のものと同様であるので、ここで
はその構成の詳細な説明は省略することとする。これら
セラミックス基板３１、キャップ３３、コンデンサ部２
３、バンプ電極２４、２６等を含んでパッケージタイプ
のセラミックス多層基板３０が構成されている。
板を示した模式的断面図であり、図中３１は絶縁層とし
てのセラミックス基板を示している。セラミックス基板
３１は例えばホウ珪酸系ガラス、コージェライト系ガラ
ス、アノーサイト系ガラス材料等を用いて略直方体形状
に形成されている。この上部の所定箇所には凹部３２が
形成されており、凹部３２内には半導体素子としてのＬ
ＳＩ１１が挿入されるようになっている。またセラミッ
クス基板表面３１ａには凹部３２を覆う態様でセラミッ
クスまたは金属製のキャップ３３が配設されており、セ
ラミックス基板表面３１ａにキャップ３３を接着させる
ことにより、凹部３２内が封止される。その他の構成は
図１に示した実施例１のものと同様であるので、ここで
はその構成の詳細な説明は省略することとする。これら
セラミックス基板３１、キャップ３３、コンデンサ部２
３、バンプ電極２４、２６等を含んでパッケージタイプ
のセラミックス多層基板３０が構成されている。
【００２０】上記説明から明らかなように、実施例２に
係るセラミックス多層基板３０では、実施例１のものと
略同様の効果を得ることができると共に、キャップ３３
により封止されているため、ＬＳＩ１１が外気により影
響を受けるのを防止し、また取り扱いを容易にすること
ができる。
係るセラミックス多層基板３０では、実施例１のものと
略同様の効果を得ることができると共に、キャップ３３
により封止されているため、ＬＳＩ１１が外気により影
響を受けるのを防止し、また取り扱いを容易にすること
ができる。
【００２１】なお、実施例１、２に係るセラミックス多
層基板２０、３０では、いずれもコンデンサ部２３が１
個の誘電体層２３ａと、誘電体層２３ａを挟む２個の電
極層２３ｃとにより構成されている場合について説明し
たが、別の実施例のものではコンデンサ部が複数個の誘
電体層と、これら各誘電体層を挟む複数個の電極層とに
より構成されていてもよい。
層基板２０、３０では、いずれもコンデンサ部２３が１
個の誘電体層２３ａと、誘電体層２３ａを挟む２個の電
極層２３ｃとにより構成されている場合について説明し
たが、別の実施例のものではコンデンサ部が複数個の誘
電体層と、これら各誘電体層を挟む複数個の電極層とに
より構成されていてもよい。
【００２２】また、実施例１、２に係るセラミックス多
層基板２０、３０では、いずれも１個のＬＳＩチップ１
１が搭載されている場合について説明したが、別の実施
例のものでは複数個のＬＳＩチップが搭載されていても
よい。
層基板２０、３０では、いずれも１個のＬＳＩチップ１
１が搭載されている場合について説明したが、別の実施
例のものでは複数個のＬＳＩチップが搭載されていても
よい。
【００２３】
【発明の効果】以上詳述したように本発明に係るセラミ
ックス多層基板（１）にあっては、コンデンサ部が内蔵
され、絶縁層及び導電層を含んで構成されたセラミック
ス多層基板において、半導体素子が搭載される面とこれ
に対向する面とにバンプ電極が形成されており、前記コ
ンデンサ部によりノイズがフィルタリングされるため、
スイッチングノイズが半導体素子に入力され、誤動作を
生じさせるのが防止される。また前記半導体素子が搭載
される面全体に亙って形成された前記第１のバンプ電極
に前記半導体素子の各端子が確実に接続されると共に、
前記対向面全体に亙って形成された前記第２のバンプ電
極にプリント配線基板の各端子が確実に接続される。こ
の結果、これら接続部からのノイズ発生が抑制され、ま
た前記端子数が同一の場合に前記セラミックス多層基板
の小形化を図ると共に、該セラミックス多層基板を介し
て集積度の高い前記半導体素子を前記プリント配線基板
に簡単に実装することができる。また前記各バンプ電極
の比表面積が比較的狭く、かつ外部に露出しないスルー
ホールにより前記各バンプ電極間を接続させ得るため、
湿気等の外部環境の影響をあまり受けなくすることがで
きる。
ックス多層基板（１）にあっては、コンデンサ部が内蔵
され、絶縁層及び導電層を含んで構成されたセラミック
ス多層基板において、半導体素子が搭載される面とこれ
に対向する面とにバンプ電極が形成されており、前記コ
ンデンサ部によりノイズがフィルタリングされるため、
スイッチングノイズが半導体素子に入力され、誤動作を
生じさせるのが防止される。また前記半導体素子が搭載
される面全体に亙って形成された前記第１のバンプ電極
に前記半導体素子の各端子が確実に接続されると共に、
前記対向面全体に亙って形成された前記第２のバンプ電
極にプリント配線基板の各端子が確実に接続される。こ
の結果、これら接続部からのノイズ発生が抑制され、ま
た前記端子数が同一の場合に前記セラミックス多層基板
の小形化を図ると共に、該セラミックス多層基板を介し
て集積度の高い前記半導体素子を前記プリント配線基板
に簡単に実装することができる。また前記各バンプ電極
の比表面積が比較的狭く、かつ外部に露出しないスルー
ホールにより前記各バンプ電極間を接続させ得るため、
湿気等の外部環境の影響をあまり受けなくすることがで
きる。
【００２４】また本発明に係るセラミックス多層基板
（２）にあっては、上記セラミックス多層基板（１）の
絶縁層がガラスセラミックス材料を用いて形成されてお
り、該ガラスセラミックス材料は焼成温度が低く、かつ
大気中で焼成可能であるため、前記導電層の形成材料と
して溶融温度が比較的低いＡｇ、ＡｇＰｄ、Ａｕ等の良
導電材料が使用可能となり、伝送特性を高めることがで
きる。またガラスセラミックス材料は大気中での焼成が
可能なため、前記コンデンサ部を構成する誘電体層の材
料としてＰｂＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、
ＢａＳｒＴｉＯ３等の高誘電率材料が使用可能となり、
キャパシタンスが高められるので、前記コンデンサ部を
含む前記セラミックス多層基板全体の小形化を一層図る
ことができる。また前記ガラスセラミックス材料の線膨
張率は前記半導体素子を構成するＳｉ基板のそれと略同
様であるため、使用中、前記第１のバンプ電極に掛かる
熱応力に起因した電極剥離等のトラブルが減少し、信頼
性を一層高めることができる。
（２）にあっては、上記セラミックス多層基板（１）の
絶縁層がガラスセラミックス材料を用いて形成されてお
り、該ガラスセラミックス材料は焼成温度が低く、かつ
大気中で焼成可能であるため、前記導電層の形成材料と
して溶融温度が比較的低いＡｇ、ＡｇＰｄ、Ａｕ等の良
導電材料が使用可能となり、伝送特性を高めることがで
きる。またガラスセラミックス材料は大気中での焼成が
可能なため、前記コンデンサ部を構成する誘電体層の材
料としてＰｂＴｉＯ3 、ＢａＴｉＯ3 、ＳｒＴｉＯ3 、
ＢａＳｒＴｉＯ３等の高誘電率材料が使用可能となり、
キャパシタンスが高められるので、前記コンデンサ部を
含む前記セラミックス多層基板全体の小形化を一層図る
ことができる。また前記ガラスセラミックス材料の線膨
張率は前記半導体素子を構成するＳｉ基板のそれと略同
様であるため、使用中、前記第１のバンプ電極に掛かる
熱応力に起因した電極剥離等のトラブルが減少し、信頼
性を一層高めることができる。
【図１】本発明に係るセラミックス多層基板の実施例１
を示した摸式図であり、（ａ）は斜視図、（ｂ）は断面
図である。
を示した摸式図であり、（ａ）は斜視図、（ｂ）は断面
図である。
【図２】実施例２に係るセラミックス多層基板を示した
模式的断面図である。
模式的断面図である。
【図３】コンデンサ部が一体的に形成された従来のセラ
ミックス多層基板を示した模式図であり、（ａ）は斜視
図、（ｂ）は（ａ）におけるＡ−Ａ線断面図である。
ミックス多層基板を示した模式図であり、（ａ）は斜視
図、（ｂ）は（ａ）におけるＡ−Ａ線断面図である。
１１ ＬＳＩチップ ２０ セラミックス多層基板 ２１ セラミックス基板 ２２ 導電層 ２３ コンデンサ部 ２４、２６ バンプ電極
Claims (2)
- 【請求項１】 コンデンサ部が内蔵され、絶縁層及び導
電層を含んで構成されたセラミックス多層基板におい
て、半導体素子が搭載される面とこれに対向する面とに
バンプ電極が形成されていることを特徴とするセラミッ
クス多層基板。 - 【請求項２】 絶縁層がガラスセラミックス材料を用い
て形成されていることを特徴とする請求項１記載のセラ
ミックス多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320503A JPH08181445A (ja) | 1994-12-22 | 1994-12-22 | セラミックス多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320503A JPH08181445A (ja) | 1994-12-22 | 1994-12-22 | セラミックス多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181445A true JPH08181445A (ja) | 1996-07-12 |
Family
ID=18122182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6320503A Pending JPH08181445A (ja) | 1994-12-22 | 1994-12-22 | セラミックス多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181445A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035960A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置および製造方法 |
| US6859352B1 (en) | 2004-02-19 | 2005-02-22 | Fujitsu Limited | Capacitor sheet |
| JP2005276860A (ja) * | 2004-03-22 | 2005-10-06 | Kyocera Corp | 多数個取り配線基板 |
| US7906840B2 (en) | 2007-09-04 | 2011-03-15 | Kyocera Corporation | Semiconductor integrated circuit package, printed circuit board, semiconductor apparatus, and power supply wiring structure |
| WO2013115395A1 (en) | 2012-01-31 | 2013-08-08 | Aisin Aw Co., Ltd. | Switching element unit |
-
1994
- 1994-12-22 JP JP6320503A patent/JPH08181445A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035960A (ja) * | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置および製造方法 |
| US6859352B1 (en) | 2004-02-19 | 2005-02-22 | Fujitsu Limited | Capacitor sheet |
| JP2005276860A (ja) * | 2004-03-22 | 2005-10-06 | Kyocera Corp | 多数個取り配線基板 |
| JP4502675B2 (ja) * | 2004-03-22 | 2010-07-14 | 京セラ株式会社 | 多数個取り配線基板 |
| US7906840B2 (en) | 2007-09-04 | 2011-03-15 | Kyocera Corporation | Semiconductor integrated circuit package, printed circuit board, semiconductor apparatus, and power supply wiring structure |
| WO2013115395A1 (en) | 2012-01-31 | 2013-08-08 | Aisin Aw Co., Ltd. | Switching element unit |
| KR20140090228A (ko) | 2012-01-31 | 2014-07-16 | 아이신에이더블류 가부시키가이샤 | 스위칭소자 유닛 |
| US9177948B2 (en) | 2012-01-31 | 2015-11-03 | Aisin Aw Co., Ltd. | Switching element unit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |