JPH0964232A - セラミックパッケージ - Google Patents

セラミックパッケージ

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JPH0964232A
JPH0964232A JP7214948A JP21494895A JPH0964232A JP H0964232 A JPH0964232 A JP H0964232A JP 7214948 A JP7214948 A JP 7214948A JP 21494895 A JP21494895 A JP 21494895A JP H0964232 A JPH0964232 A JP H0964232A
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pad
package
pads
power supply
stage
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JP7214948A
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Yoshikazu Mihara
芳和 三原
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Sumitomo Metal SMI Electronics Device Inc
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Sumitomo Metal SMI Electronics Device Inc
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Publication date
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Abstract

(57)【要約】 【課題】 従来のセラミックパッケージにおいては、キ
ャビティ部にワイヤボンディング用パッド形成のための
ステージが１段又は数段に形成され、１つのステージに
信号用、電源用及び接地用のパッドが混在していたた
め、パッドからパッケージ内部に形成されたベタ層に接
続するまでの配線が長くなり、インダクタンスが大きく
なる。また、パッドからベタ層に接続するためにビアホ
ールが形成されており、このためパッドの幅が広くな
り、パッドの数が制限される。 【解決手段】 半導体素子２４を搭載するためのキャビ
ティ部２５を有し、キャビティ部２５にワイヤボンディ
ング用のパッドが形成されたセラミックパッケージ１０
において、キャビティ部２５に第１ステージ１２、第２
ステージ１３及び第３ステージ１４を形成し、これら各
ステージに分かれて電源用パッド１６ａ、接地用パッド
１７ａあるいは信号用パッド１５ａを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はセラミックパッケー
ジに関し、より詳細には半導体素子を搭載するためのセ
ラミックパッケージに関する。
【０００２】
【従来の技術】ＰＧＡ（Pin Grid Array）タイプのパッ
ケージを利用した半導体装置においては、集積回路等の
半導体素子がセラミック製のパッケージに設けられたキ
ャビティ部に収納され、この半導体素子が収納されたキ
ャビティ部が種々の方法で封止されて実用に供されてい
る。アルミナ等のセラミックは耐熱性、耐久性、信頼性
等に優れるため、このパッケージを構成する材料として
好適であり、前記セラミック製のパッケージが用いられ
たＩＣパッケージは現在盛んに使用されている。
【０００３】以下、本明細書において、パッケージと
は、導体パターンを含むグリーンシート積層体を焼成す
ることにより得られたセラミック製の基体に外部接続端
子が固着され（放熱板が接合されたものは放熱板を含
む）、メッキ処理等が施されたものをいうものとする。
さらに、半導体装置とは、前記パッケージに半導体素子
が収納され、リッド等により前記半導体素子が封止され
たものをいうものとする。
【０００４】図３は半導体素子が搭載されたパッケージ
を模式的に示した部分断面図である。
【０００５】パッケージ３０の中央部には半導体素子２
４を搭載するためのキャビティ部３１が形成され、この
キャビティ部３１の周囲に封止用の下地金属層１８が形
成されており、下地金属層１８のさらに外側に又は裏面
側にボード（図示せず）と接続するための外部接続ピン
１９が下地金属層（図示せず）を介して銀ろう付け固着
されている。
【０００６】一方、キャビティ部３１の周辺部分には１
段又は数段からなるステージ（図３は２段の場合であ
り、この場合には第１ステージ３２及び第２ステージ３
３）が形成され、これら第１ステージ３２及び第２ステ
ージ３３にはワイヤボンディングのための信号用パッド
３５ａ、電源用パッド３６ａ、及び接地用パッド３７ａ
が所定規則の下に混在して形成され、これらの信号用パ
ッド３５ａ、電源用パッド３６ａ、及び接地用パッド３
７ａと半導体素子２４上に形成されたパッド２４ａとが
ワイヤ２３を用いたワイヤボンディングにより接続され
ている。
【０００７】また、パッケージ３０の底部に近い部分に
は、スイッチングノイズを低減するためのバイパスコン
デンサ２２（必要に応じてコンデンサ層は複数層になる
場合がある）が形成され、このバイパスコンデンサ２２
を構成する電極２０と電源用ベタ層３６ｄ（以下、略全
面に導電層が形成されたものをベタ層という）、接地用
ベタ層３７ｄとは、ビアホール３６ｃ、３７ｃを介して
接続されている。
【０００８】図４は図３に示した半導体素子２４が搭載
されたパッケージ３０の部分拡大平面図であり、この図
では第１ステージ３２に形成されたパッドのみを示して
いる。図３及び図４に示したように、第１ステージ３２
に形成された信号用パッド３５ａ、電源用パッド３６
ａ、及び接地用パッド３７ａは、パッケージ３０の内部
に形成された引き出し用の配線（信号用配線３５ｂ、電
源用配線３６ｂ、及び接地用配線３７ｂ）にそれぞれ接
続され、これらのうち電源用配線３６ｂ及び接地用配線
３７ｂはビアホール３６ｃ、３７ｃを介して電源用ベタ
層３６ｄ、接地用ベタ層３７ｄに一旦接続された後、再
び他のビアホール３６ｃ、３７ｃを介して外部接続ピン
１９に接続されており、また信号用配線３５ｂはビアホ
ール３５ｃを介して直接外部接続ピン１９に接続されて
いる。なお、図３及び図４には示していないが、このパ
ッケージ３０にはセラミック製のリッドが下地金属層１
８を介して半田等により接合され、半導体素子２４が封
止される。そして、このようにリッドが配設されて完成
した半導体装置はボードに装着され、所定電圧が印加さ
れると作動することになる。
【０００９】このとき、電源から印加される所定電圧は
電源用の配線及び接地用の配線、すなわち外部接続ピン
１９、電源用のビアホール３６ｃ、接地用のビアホール
３７ｃ、電源用ベタ層３６ｄ、接地用ベタ層３７ｄ、電
源用配線３６ｂ、接地用配線３７ｂ、バイパスコンデン
サ２２、ワイヤ２３等を介して半導体素子２４に供給さ
れる。バイパスコンデンサ２２が存在しない場合、電源
から半導体素子２４までの間には長い配線層が存在する
ため、インダクタンスが大きくなり、スイッチング時に
電圧降下が生じてノイズの原因となる。そこで、最近の
パッケージには、図３に示したようにバイパスコンデン
サ２２が配設されている。
【００１０】しかしこの場合においても、バイパスコン
デンサ２２から半導体素子２４までの間の配線の長さが
問題になり、図３及び図４に示したようなパッド（電源
用パッド３６ａ、接地用パッド３７ａ）及び内部配線
（信号用配線３５ｂ、及び電源用配線３６ｂ）が形成さ
れたパッケージ３０においては、パッケージ３０内部の
配線層の長さが長くなるため、インダクタンスが大きく
なり、雑音特性が良好でないという問題があった。
【００１１】特開平６−１１２３５９号公報には、前記
した従来のパッケージの雑音特性を改善するためにワイ
ヤボンディング用パッドの形成方法が改善された電子部
品搭載用回路基板が開示されている。
【００１２】図５は前記公報に開示された電子部品搭載
用回路基板の一部を模式的に示した拡大平面図である。
【００１３】この電子部品搭載用回路基板４０において
は、キャビティ部４１に２段のステージ（第１ステージ
３２及び第２ステージ３３）が形成されていることに変
わりはないが、第１ステージ３２に形成するパッドと第
２ステージ３３に形成するパッドの種類が分けられてお
り、第１ステージ３２には電源用パッド４６及び接地用
パッド４７のみが形成され、第２ステージ３３には信号
用パッド４５のみが形成されている。そして、第１ステ
ージ３２に形成された接地用パッド４７は櫛歯状に構成
され、矩形状の端部４７ａと共通部４７ｂとを有し、一
方、電源用パッド４６は櫛歯状に形成された接地用パッ
ド４７の間に矩形状に形成され、一端部にビアホール４
６ａが形成されている。
【００１４】このような構成を有する電子部品搭載用回
路基板４０にあっては、接地用パッド４７が共通部４７
ｂを含んでいるため細長い配線部分がなく、そのために
インダクタンスが減少する。また電源用パッド４６と接
地用パッド４７とが近接して配置されているため、ワイ
ヤにおけるインダクダンスも減少するという効果を有す
る。
【００１５】
【発明が解決しようとする課題】しかしながら、前記公
報に記載された電子部品搭載用回路基板４０において
は、電源用パッド４６と接地用パッド４７とが同じ第１
ステージ３２に形成されているため、電源用パッド４６
に共通部を形成することはできない。従って、電源用パ
ッド４６は下層に形成されたベタの金属層と接続する必
要があり、そのためにビアホール４６ａが形成されてい
る。このように電源用パッド４６にビアホール４６ａが
形成されている場合、電源用パッド４６にビアホール４
６ａが形成されていない場合と比べて電源用パッド４６
の幅を広くとる必要があり、隣接する接地用パッド４７
の端部４７ａとの間隔を広くとる必要がある。従って、
単位長さ当たりに配置できるパッド（信号用パッド４
５、電源用パッド４６、接地用パッド４７）の数が少な
くなり、ワイヤボンディングにより接続させる半導体素
子２４側のパッド２４ａの数（ワイヤの数）が制限され
るという課題があった。
【００１６】本発明はこのような課題に鑑みなされたも
のであり、雑音特性が改善され、しかも単位長さ当たり
に多数のパッドを配置することができるセラミックパッ
ケージを提供することを目的としている。
【００１７】
【課題を解決するための手段及びその効果】上記目的を
達成するために本発明に係るセラミックパッケージ
（１）は、半導体素子を搭載するためのキャビティ部を
有し、該キャビティ部にワイヤボンディング用のパッド
が形成されたセラミックパッケージにおいて、前記キャ
ビティ部に３段のステージが形成され、これら各ステー
ジに分かれて電源用、接地用あるいは信号用のパッドが
形成されていることを特徴としている。
【００１８】上記セラミックパッケージ（１）によれ
ば、３段の各ステージにそれぞれ電源用、接地用あるい
は信号用のパッドが独立して形成されているので、これ
らの各パッドの配列の仕方を自由に設定することがで
き、雑音特性が最も良好な配列を選択することができ
る。また電源用パッド及び接地用パッドを、パッケージ
中に形成されたベタ層でそれぞれ直接的に接続すること
が可能となり、インダクタンスを極めて小さなものにで
きる。これらの結果、前記セラミックパッケージが用い
られた半導体装置の雑音特性を改善することができる。
さらに、パッドにスルーホールを接続する必要がなくな
るため、各パッドの幅及びパッド間の距離を技術的に可
能な限り小さくすることができ、単位長さ当たりのパッ
ド数を増加させることができ、同じ形状のパッケージを
使用した場合、従来よりも多数のパッドが形成された半
導体素子を搭載することができる。
【００１９】また本発明に係るセラミックパッケージ
（２）は、上記（１）記載のセラミックパッケージにお
いて、第１ステージ又は第２ステージに電源用又は接地
用のパッドが形成され、第３ステージに信号用のパッド
が形成されていることを特徴としている。
【００２０】上記セラミックパッケージ（２）によれ
ば、第１ステージ又は第２ステージに電源用又は接地用
のパッドが形成されているため、半導体素子とのワイヤ
長さを短くすることができ、ワイヤにおけるインダクタ
ンスに起因する雑音を減少させることができる。
【００２１】
【発明の実施の形態】以下、本発明に係るセラミックパ
ッケージの実施の形態を図面に基づいて説明する。図１
は実施の形態に係る半導体素子が搭載されたパッケージ
を模式的に示した部分断面図であり、図２は前記パッケ
ージの一部を示した拡大平面図である。
【００２２】実施の形態に係るパッケージ１０には、半
導体素子２４を搭載するためのキャビティ部２５が形成
され、このキャビティ部２５の周囲には下地金属層１８
が形成されおり、下地金属層１８のさらに外側には外部
接続ピン１９が下地金属層（図示せず）を介して銀ろう
付け固着されている。
【００２３】また、キャビティ部２５の周辺部分には３
段のステージ（第１ステージ１２、第２ステージ１３及
び第３ステージ１４）が形成され、第１ステージ１２に
は接地用パッド１７ａが、第２ステージ１３には電源用
パッド１６ａが、第３ステージ１４には信号用パッド１
５ａがそれぞれ形成されており、これらの信号用パッド
１５ａ、電源用パッド１６ａ、及び接地用パッド１７ａ
と半導体素子２４上に形成されたパッド２４ａとがワイ
ヤ２３を用いたワイヤボンディングにより接続されてい
る。信号用パッド１５ａ、電源用パッド１６ａ、及び接
地用パッド１７ａは、パッケージ１０の内部に形成され
た引き出し用の配線層あるいはベタ層（信号用配線層１
５ｂ、電源用ベタ層１６ｂ、及び接地用ベタ層１７ｂ）
にそれぞれ接続され、これら信号用配線層１５ｂ、電源
用ベタ層１６ｂ、及び接地用ベタ層１７ｂはそれぞれビ
アホール１５ｃ、１６ｃ、１７ｃを介して外部接続ピン
１９に接続されている。
【００２４】一方、パッケージ１０の底部に近い部分に
は、スイッチングノイズを低減するためのバイパスコン
デンサ２２が形成されており、バイパスコンデンサ電極
２０と電源用ベタ層１６ｂ又は接地用ベタ層１７ｂとは
ビアホール１６ｃ、１７ｃを介して接続されている。
【００２５】実施の形態に係るパッケージ１０にあって
は、電源用パッド１６ａ、及び接地用パッド１７ａは全
面に導電層が形成された電源用ベタ層１６ｂ及び接地用
ベタ層１７ｂに直接的に接続されているので、バイパス
コンデンサ２２から半導体素子２４に至るまでのインダ
クタンスを小さくすることができ、また３段のステージ
（第１ステージ１２、第２ステージ１３及び第３ステー
ジ１４）に別々に信号用パッド１５ａ、電源用パッド１
６ａ、及び接地用パッド１７ａを形成するので、その配
列方法として最も雑音特性が良好な配列方法を採用する
ことができる。従って、パッケージ１０が使用されたパ
ッケージの雑音特性を大きく改善することができる。ま
た各パッドにはビアホールを形成する必要がないので、
パッドの幅及びパッド同士の間隔を技術的に可能な限り
小さくすることができ、単位長さ当たりのパッドの数を
従来より多くすることができる。そのため、同じ大きさ
のパッケージであれば、より多くのパッドが形成された
半導体素子を搭載することが可能となる。
【００２６】また、どのステージにどの種類のパッドを
形成するかは特に限定されないが、第１ステージ又は第
２ステージに電源用又は接地用のパッドを形成するのが
半導体素子とのワイヤ長さを短くでき、ワイヤにおける
インダクタンスを小さくできる点から好ましい。
【００２７】パッケージ１０の内部で、電源用パッド１
６ａ及び接地用パッド１７ａと同じ積層面に連続的に形
成され、それぞれ電源用パッド１６ａ及び接地用パッド
１７ａと接続されているベタ層（電源用ベタ層１６ｂ、
接地用ベタ層１７ｂ）は、前記したようにベタ層とする
のが好ましく、これによりインダクタンスを小さくする
ことができる。また、各パッドの配列の仕方を最も雑音
特性が良好になるような配列とするのが好ましい。以上
のような構成をとることにより、パッケージの雑音特性
を大きく改善することができる。
【００２８】また、図２に各パッドの配列の一例を示し
ているが、信号用パッド１５ａ、電源用パッド１６ａ、
及び接地用パッド１７ａを３段のステージ１２、１３、
１４に別々に形成するので、同じステージにおけるパッ
ドの配列の仕方は何ら制限されない。また各パッド１５
ａ、１６ａ、１７ａにはビアホールを形成する必要がな
いので、パッドの幅及びパッド同士の間隔を技術的に可
能な限り小さくすることができ、単位長さ当たりのパッ
ドの数を従来より多くすることができる。そのため、同
じ大きさのパッケージであれば、より多くのパッドが形
成された半導体素子を搭載することが可能となる。
【００２９】また、図１に示したように雑音特性を改善
するため、パッケージ１０の下部にバイパスコンデンサ
２２を形成するのが好ましい。このバイパスコンデンサ
２２を構成する電極２０への接続は、ビアホール１６
ｃ、１７ｃを介して行う。
【００３０】また、実施の形態に係るセラミックパッケ
ージ１０を用いたパッケージは、セラミックパッケージ
１０が半導体素子２４を搭載するためのキャビティ部２
５を有するものであれば、特に限定されるものではな
く、放熱板や放熱フィン等が配設されているものであっ
てもよい。
【００３１】前記パッケージのタイプとしては、例えば
ＰＧＡやＢＧＡ（Ball Grid Array）が挙げられが、前
記パッケージに搭載した半導体素子の封止方法も特に限
定されるものではなく、通常のリッドにより封止された
ものの他、樹脂等により封止されたものであってもよ
い。また、パッケージ１０の材料も特に限定されるもの
ではなく、前記材料としては、例えばアルミナ、ムライ
ト等の酸化物系セラミック、ホウ珪酸系ガラス、ＭｇＯ
−Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガラス、ＣａＯ−
Ａｌ2 Ｏ3 −ＳｉＯ2 −Ｂ2 Ｏ3 系ガラス等とアルミナ
からなるガラスセラミック、窒化アルミニウム、炭化ケ
イ素等の非酸化物系セラミック等が挙げられる。前記セ
ラミックパッケージ表面又は内部に形成される配線用の
金属材料は、前記セラミック材料に合わせて選択すれば
よい。
【００３２】
【実施例及び比較例】以下、図１及び図２に示した実施
の形態に係るパッケージ１０につき、具体的に数値を挙
げた実施例でその奏する効果を説明する。本実施例に係
るパッケージ１０は外部接続ピン１９の数が２９６のＰ
ＧＡタイプのものであり、その外形が４９ｍｍ×４９ｍ
ｍ、厚さが２．８ｍｍ、キャビティ部２５の外枠が１８
ｍｍ×１８ｍｍである。そして、電源パッド１６ａ及び
接地用パッド１７ａと接続したワイヤの数がいずれも６
０個、その長さが平均で２．５ｍｍである。その結果、
バイパスコンデンサ２２から半導体素子２４までのイン
ダクタンスは、約８３ｐＨとなる。
【００３３】一方、図３に示したパッケージ３０が使用
された半導体装置についても、同様にインダクタンスを
計算した。すなわち、このパッケージ３０は、図１に示
したパッケージ１０と同じ形状で、同様のバイパスコン
デンサ２２を有するが、キャビティ３１周囲に２段のス
テージ（第１ステージ３２、第２ステージ３３）が形成
されている点と、各ステージ形成されているパッドの種
類が混在しており、パッケージ３０の内部に、その幅が
０．１５ｍｍで長さが４ｍｍの電源用ベタ層３６ｄ及び
接地用ベタ層３７ｄへの電源用配線３６ｂ及び接地用配
線３７ｂが形成されている点がパッケージ１０の場合と
異なる。なお、電源パッド３６ａ及び接地用パッド３７
ａと接続したワイヤの数はいずれも６０個で、その長さ
が平均で２．５ｍｍである点は図１に示したパッケージ
１０の場合と同様である。
【００３４】このパッケージ３０のインダクタンスを計
算した結果、バイパスコンデンサ２２から半導体素子２
４までのインダクタンスは１６３ｐＨとなり、実施例の
場合と比較して約２倍になった。
【００３５】以上のように、実施例に係るパッケージ１
０の構成をとることにより、図３及び図４に示した従来
のパッケージ３０と比較して、バイパスコンデンサから
半導体素子２４までのインダクタンスを約１／２に低減
することができ、雑音特性を改善できることがわかっ
た。
【００３６】また、実施例に係るパッケージ１０にあっ
ては、より多くのパッドが形成された半導体素子を搭載
することができる。すなわち、実施例に係るパッケージ
１０にあっては、信号用パッド１５ａの幅を０．０８ｍ
ｍとすることができ、また信号用パッド１５ａ同士の間
隔を０．０４ｍｍとすることができるため、その間に他
の電源用パッド１６ａ等を挿入することにより、半導体
素子２４に形成するパッド２４ａの間隔を０．０４ｍｍ
とすることができる。
【００３７】一方、図５に示した特開平６−１１２３５
９号公報に記載されている電子部品搭載用回路基板４０
においては、電源用パッド４６にビアホール４６ａが形
成されているため、同様の技術でパッドを形成した場合
には、半導体素子２４に形成するパッド２４ａの間隔を
約０．０９ｍｍ程度とすることしかできない。従って、
前記した電子部品搭載用回路基板４０と比較して、実施
例に係るパッケージ１０の場合には、半導体素子２４に
形成するパッド２４ａの間隔を約１／２程度まで短縮化
することができることになる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体素子を搭載し
たパッケージを模式的に示した部分断面図である。
【図２】図１に示したパッケージの一部を模式的に示し
た拡大平面図である。
【図３】従来から用いられている半導体素子を搭載した
パッケージを模式的に示した断面図である。
【図４】図３に示したパッケージの一部を模式的に示し
た拡大平面図である。
【図５】特開平６−１１２３５９号公報に記載された電
子部品搭載用回路基板の一部を模式的に示した拡大平面
図である。
【符号の説明】
１０ パッケージ １２ 第１ステージ １３ 第２ステージ １４ 第３ステージ １５ａ 信号用パッド １６ａ 電源用パッド １７ａ 接地用パッド ２４ 半導体素子 ２５ キャビティ部

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子を搭載するためのキャビティ
    部を有し、該キャビティ部にワイヤボンディング用のパ
    ッドが形成されたセラミックパッケージにおいて、前記
    キャビティ部に３段のステージが形成され、これら各ス
    テージに分かれて電源用、接地用あるいは信号用のパッ
    ドが形成されていることを特徴とするセラミックパッケ
    ージ。
  2. 【請求項２】 第１ステージ又は第２ステージに電源用
    又は接地用のパッドが形成され、第３ステージに信号用
    のパッドが形成されていることを特徴とする請求項１記
    載のセラミックパッケージ。
JP7214948A 1995-08-23 1995-08-23 セラミックパッケージ Pending JPH0964232A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283779A (ja) * 2008-05-23 2009-12-03 Fujitsu Microelectronics Ltd 半導体パッケージの設計方法及び半導体パッケージレイアウト設計装置
EP0902471B1 (en) * 1997-09-12 2009-12-30 Oki Electric Industry Company, Limited Semiconductor integrated circuit device and package structure for the same

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