JP2009283779A - 半導体パッケージの設計方法及び半導体パッケージレイアウト設計装置 - Google Patents

Abstract

【課題】電源ノイズ特性を安定させつつ、作業工数の削減を図ることのできる半導体パッケージの設計方法及び半導体パッケージレイアウト設計装置を提供する。
【解決手段】新規半導体パッケージの設計前に、過去に設計された既存半導体パッケージのワイヤ配線図のうち、新規半導体パッケージと類似した半導体パッケージのワイヤ配線図を決定し、この決定したワイヤ配線図に対し、既存半導体パッケージのボールレイアウトのうち、電源ノイズ特性が良いボール配置になっているボールレイアウトを決定し、この決定したワイヤ配線図とボールレイアウトとに基づいて電源を割り当てられたパッドから電源用ボール端子までのインダクタンス及び抵抗を算出して電源ノイズ特性を予測する。
【選択図】図５

Description

半導体パッケージの設計方法及び半導体パッケージレイアウト設計装置に関するものである。

近年、半導体装置（ＬＳＩ）は、電源電圧の低電圧化と回路動作の高速化がますます進められている。そのため、半導体装置の高電位側電源電圧と電源ノイズとの比が小さくなり、例えば、半導体装置自身の電源ノイズにより内部回路が誤動作し、電源ノイズによる半導体装置の回路動作に与える影響が増大している。

ここでいう電源ノイズは、電源電圧の低下や内部回路のスイッチング時に生じるオーバーシュート、アンダーシュートのことである。電源ノイズは、ＬＳＩ上に形成される内部回路のインダクタンス、抵抗や、半導体パッケージのワイヤ、及びワイヤと接続される基板上面の端子と基板下面に形成されるボール端子とを接続するインターポーザ配線のインダクタンス、抵抗である電気特性が大きく影響している。

このため、近年、半導体パッケージレイアウト設計装置を使って半導体パッケージを設計する場合、電源ノイズを考慮して電源ノイズ特性の良い半導体パッケージを設計する必要がある。つまり、半導体装置が実装される半導体パッケージのワイヤ、及び、インターポーザ配線等のレイアウトの設計は、電源ノイズ特性を向上させる上で重要である。

そこで、従来、設計装置を使って電源ノイズ特性の良い半導体パッケージを設計する場合、半導体パッケージの設計が完了した段階で、同設計装置にて電源ノイズを測定して判定が行われている。そして、電源ノイズ特性が予め定めた基準値以下の場合には、半導体パッケージを再設計していた。

ここで、このような従来の半導体パッケージレイアウト設計装置による半導体パッケージの設計処理について説明する。
図１１に示すように、まず、ステップ１０１において、設計装置は電源特性予測を行う。設計装置は、設計対象の半導体パッケージ（以下、新規半導体パッケージという）と類似の過去に設計された半導体パッケージ（以下、既存半導体パッケージという）の電源特性に基づいて、新規の半導体パッケージの電源特性を予測する。

ここで、電源特性は、Ｉ／Ｏ電源、内部電源、ＧＮＤを割り当てられているＬＳＩ上に形成されたパッド、及び基板の下面に形成されたボール端子がそれぞれ複数あり、そのＩ／Ｏ電源、内部電源、ＧＮＤの各種電源を割り当てられているＬＳＩ上に形成されたパッドから基板に形成されたボール端子までの電気特性（インダクタンスや抵抗）を平均したものである。

次に、ステップ１０２において、設計装置は電源ノイズ解析を行う。設計装置は、ステップ１０１において予測した新規半導体パッケージの電源特性に基づいて電源ノイズ解析を行う。ここで、電源ノイズ解析は、設計装置が、例えばＳＰＩＣＥなどの回路シミュレーションを用いて、電源ノイズを解析することである。

詳しくは、設計装置は、ＳＰＩＣＥなどの回路シミュレーションを用いて、内部回路や半導体パッケージをモデル化したシミュレーション回路に、ステップ１０１において予測した新規半導体パッケージの電源特性を反映する。そして、設計装置は、この予測した新規半導体パッケージの電源特性（インダクタンスや抵抗）を反映したシミュレーション回路を用い、電源ノイズについてシミュレーションを実施する。

続いて、ステップ１０３において、設計装置は新規半導体パッケージの設計を行う。設計装置は、ステップ１０１において電源特性予測に用いた既存半導体パッケージのレイアウトデータを流用して新規半導体パッケージのワイヤ配線等のレイアウトを設計する。

新規半導体パッケージの設計（ワイヤの配線などのレイアウト設計）が終了すると、ステップ１０４に移り、設計装置は電源特性抽出を行う。設計装置は、ステップ１０３において設計した新規半導体パッケージについて電源特性を抽出する。

新規半導体パッケージについての電源特性を抽出すると、ステップ１０５において、設計装置は電源ノイズ解析を行う。設計装置は、ステップ１０４において抽出した電源特性に基づいて電源ノイズ解析をする。そして、設計装置は、解析した電源ノイズ特性が規格を満たしているか否かを判定する。解析した電源ノイズ特性が規格を満たしている場合、設計装置は設計された新規半導体パッケージを最終データとして処理を完了する。一方、解析した電源ノイズが規格を満たしていない場合、設計装置は新規半導体パッケージを再設計する。

ただし、設計装置は、ステップ１０１とステップ１０２を処理しないで、ステップ１０３に戻り、再び新規半導体パッケージの配線などのレイアウトを設計する場合がある。
また、新規半導体パッケージを設計する前に、半導体パッケージの最適な形態や種類を選択する方法が知られている（例えば、特許文献１参照）。ここで、半導体パッケージの形態は、複数の半導体装置を１つの半導体パッケージに格納されるマルチチップや、複数の半導体装置を積層して１つのパッケージに格納される積層実装などであり、半導体パッケージの種類とは、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）などである。
特開２００１−３０６６４４号公報

ところで、上記のような従来の半導体パッケージレイアウト設計装置による設計方法では、新規半導体パッケージの電源特性の予測精度は、既存半導体パッケージとの設計条件の近さに依存する。ここで、設計条件は、パッドの配列、パッドの数、半導体装置のサイズ、パッケージサイズ、パッケージのボール端子の間隔等、のパッケージ設計の各種パラメータである。

従って、新規半導体パッケージと設計条件が近い既存半導体パッケージがなかった場合、新規半導体パッケージの電源特性を精度良く予測することができない。つまり、設計された新規半導体パッケージの電源特性は、予測した電源特性と離れた値となり、設計された新規半導体パッケージの電源ノイズ特性も予測した電源ノイズ特性と離れた値となる。その結果、新規半導体パッケージは、電源ノイズ特性の規格を満たすために、新規半導体パッケージを再設計することになり、作業工数の増大となるという問題を有していた。

開示された半導体パッケージの設計方法及び半導体パッケージレイアウト設計装置は、上記問題点を解決するためになされたものであって、半導体パッケージの設計において電源ノイズ特性を安定させつつ、作業工数の削減を図ることを目的とする。

この方法は、半導体パッケージレイアウト設計装置によって、上面周縁部に沿って複数のパッドを形成した半導体装置を搭載するパッケージ基板上面に形成された複数の端子からなる列が、前記上面周縁部に沿って形成された前記パッドの列に平行に複数形成され、前記各パッドがそれぞれ対応する前記端子とワイヤを介して接続されているとともに、前記各端子がそれぞれインターポーザ配線を介して前記パッケージ基板下面に形成したボール端子に接続されたレイアウトデータを作成する半導体パッケージの設計方法であって、前記半導体パッケージレイアウト設計装置の実行する処理は、前記半導体パッケージレイアウト設計装置が備える中央処理装置が、複数の既存半導体パッケージについて、それぞれ前記ワイヤの配線を示すワイヤ配線図データと、それぞれ前記ボール端子の配列を示すボールレイアウトデータとを記憶装置に格納する第１設計処理と、前記中央処理装置が、前記複数のワイヤ配線図データの中から、新規半導体パッケージと類似した前記既存半導体パッケージのワイヤ配線図データを決定する第２設計処理と、前記中央処理装置が、前記複数のボールレイアウトデータの中から、前記決定したワイヤ配線図データに対して、前記ボール端子の配置が基準以下の電源ノイズ特性の配置になっているボールレイアウトデータを決定する第３設計処理と、前記中央処理装置が、前記決定したワイヤ配線図データと前記ボールレイアウトデータとに基づいて、電源が割り当てられた前記ボール端子である各種電源用ボール端子について、前記パッドまでのインダクタンス及び抵抗をそれぞれ求め、電源ノイズ特性を予測する第４設計処理とを含む。

この構成によれば、第２設計処理において、複数のワイヤ配線図データの中から新規半導体パッケージと類似した前記既存半導体パッケージのワイヤ配線図データを決定する。また、第３設計処理において、複数のボールレイアウトデータの中から、第２設計処理にて決定したワイヤ配線図データに対して、ボール端子の配置が基準以下の電源ノイズ特性の配置になっているボールレイアウトデータを決定する。

そして、第４設計処理において、第２設計処理にて決定したワイヤ配線図データと第３設計処理にて決定したボールレイアウトデータとに基づいて、電源が割り当てられた前記ボール端子について、パッドまでのインダクタンス及び抵抗をそれぞれ求めて、電源ノイズ特性を予測するようにした。

従って、半導体パッケージを設計する前に、電源ノイズ特性を高精度に見積もることができ、半導体パッケージの電源ノイズ特性を容易に向上することができる。また、半導体パッケージの設計において、再設計の必要がなくなり作業工数の削減をすることができる。

開示された半導体パッケージの設計方法及び半導体パッケージレイアウト設計装置によれば、電源ノイズを安定させつつ、作業工数の削減を図ることができる。

以下、本発明を具体化した一実施形態を図１〜図８に従って説明する。
図１に示すように、半導体パッケージのレイアウトデータを生成するための半導体パッケージレイアウト設計装置（コンピュータ）１１は、一般的なＣＡＤ（Computer Aided Design ）装置からなり、中央処理装置（以下、ＣＰＵという）１２、メモリ１３、記憶装置１４、表示装置１５、入力装置１６、及び、ドライブ装置１７を備え、それらはバス１８を介して相互にデータの授受を行っている。

ＣＰＵ１２は、メモリ１３を利用してプログラムを実行し、半導体パッケージ設計等の必要な処理を実現する。メモリ１３は、各種処理を提供するために必要なプログラムとデータを格納する。メモリ１３は、通常、キャッシュ・メモリ、システム・メモリおよびディスプレイ・メモリを含む。

表示装置１５は、半導体パッケージ表示、パラメータ入力画面等の表示に用いられ、これにはＣＲＴ、ＬＣＤ、ＰＤＰ等が用いられる。入力装置１６は、ユーザからの要求や指示、パターン、パラメータの入力に用いられ、これにはキーボードおよびマウス装置（図示せず）等が用いられる。

ワイヤ配線図データ決定装置、ボールレイアウトデータ決定装置及び予測装置としてのＣＰＵ１２は、半導体パッケージのレイアウトデータに基づき半導体パッケージのパターンを表示装置１５に表示させる。そして、ＣＰＵ１２は、ユーザが操作する入力装置１６からの信号に従って、表示装置１５上のパターンの追加、削除を行うとともに、半導体パッケージのレイアウトデータに対してパターンの追加、削除を行う。

記憶装置１４は、通常、磁気ディスク装置、光ディスク装置、光磁気ディスク装置を含む。この記憶装置１４には、図５に示す各ステップからなる半導体装置（半導体集積回路装置）の半導体パッケージデータを生成するためのプログラムデータとファイルが格納されている。そして、ＣＰＵ１２は、入力装置１６による指示に応答して、記憶装置１４に格納されている。プログラム、データをメモリ１３へ転送し、それを実行する。

ドライブ装置１７は、記録媒体１９を駆動し、その記憶内容にアクセスする。ＣＰＵ１２は、ドライブ装置１７を介して記録媒体１９からプログラムデータを読み出し、それを記憶装置１４に格納する。

記録媒体１９としては、磁気テープ（MT）、メモリカード、フレキシブルディスク、光ディスク（CD-ROM、DVD-ROM、… ）、光磁気ディスク（MO、MD、…）等、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体１９に、上述のプログラムデータを格納しておき、必要に応じて、メモリ１３にロードして使用することもできる。

尚、記録媒体１９には、通信媒体を介してアップロード又はダウンロードされたプログラムデータを記録した媒体、ディスク装置を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、いったん他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。

次に、半導体パッケージレイアウト設計装置１１が設計する新規半導体パッケージの概略構造について説明する。
図２は、新規半導体パッケージを説明するための概略構成図、図３はパッケージ基板に形成した端子とパッケージ基板に実装するＬＳＩに設けたパッドを説明するための概略平面図、図４は新規半導体パッケージに設けたボール端子の配置を説明するための概略底面図である。

図２に示すように、設計される新規半導体パッケージ２１は、パッケージ基板２２を有し、そのパッケージ基板２２上に半導体装置としてのＬＳＩ２３が実装されている。そして、パッケージ基板２２に実装されたＬＳＩ２３は、樹脂２４にてモールドされている。

ＬＳＩ２３は、図３に示すように、複数の外部端子２５（以下、パッドという）を有している。ＬＳＩ２３に設けた各パッド２５は、ＬＳＩ２３の上面２３ａの各辺に沿って形成され、図３に示すように、パッド２５が千鳥状に２列になって各辺に沿って形成される。因みに、パッド２５が千鳥状に２列になって各辺に沿って形成される配列をスタガータイプといい、パッド２５が一列に各辺に沿って形成される配列をインラインタイプという。

パッケージ基板２２の上面２２ａには、図３に示すように、実装したＬＳＩ２３を囲むように複数の端子２６が形成され、複数の端子２６はＬＳＩ２３の上面２２ａの各辺に沿って千鳥状に配置された各パッド２５のうち対応するパッド２５とワイヤ２７を介してそれぞれ電気的に接続されている。

パッケージ基板２２に設けられた複数の端子２６は、パッケージ基板２２上であってＬＳＩ２３の各辺に対して沿って平行に３列形成されている。ここで、説明の便宜上、ＬＳＩ２３を最も近い列（１列目）の各端子２６を、第１段目端子２６ａという。また、各第１段目端子２６ａの次に近い各端子２６（２列目）を、第２段目端子２６ｂという。さらに、最も遠い列（３列目）の各端子２６を、第３段目端子２６ｃという。

そして、ＬＳＩ２３の上面２３ａに配置された各パッド２５は、対応するＬＳＩ２３の辺であってその辺に対して沿って平行に配列された３列の端子２６のいずれかにそれぞれワイヤ２７を介して電気的に接続される。

因みに、ＬＳＩ２３のパッド２５と１列目の各第１段目端子２６ａとを接続するワイヤ２７を第１段目ワイヤ２７ａという。ＬＳＩ２３のパッド２５と２列目の各第２段目端子２６ｂとを接続するワイヤ２７をそれぞれ第２段目ワイヤ２７ｂという。さらに、ＬＳＩ２３のパッド２５と３列目の第３段目端子２６ｃとを接続するワイヤ２７を第３段目ワイヤ２７ｃという。従って、第１段目ワイヤ２７ａの長さが最も短く、その次に、第２段目ワイヤ２７ｂの長さが短い。そして、第３段目ワイヤ２７ｃの長さが最も長くなる。

パッケージ基板２２の下面２２ｂには、図４に示すように、四角枠状の第１ボール端子アサイン領域Ｚ１が設けられ、その第１ボール端子アサイン領域Ｚ１の外側には所定に間隔を開けて第２ボール端子アサイン領域Ｚ２が設けられている。さらに、その第１ボール端子アサイン領域Ｚ１の内側には所定に間隔を開けるとともにＬＳＩ２３が実装されている位置に対応する位置にサーマルボール領域Ｚ３が設けられている。

そして、第１ボール端子アサイン領域Ｚ１及び第２ボール端子アサイン領域Ｚ２には、それぞれ割り当てられたボール端子２８が設けられている。ボール端子２８には、各種電源（Ｉ／Ｏ電源、内部電源、ＧＮＤ）用の電源用ボール端子２８Ａと、これら電源用ボール端子２８Ａを除く信号用の信号用ボール端子２８Ｂが設けられている。

第１ボール端子アサイン領域Ｚ１及び第２ボール端子アサイン領域Ｚ２に形成されるボール端子２８は、同一形状・同一材質であって、領域Ｚ１、Ｚ２内では図４において左右方向及び上下方向に同一ピッチで配列されている。各ボール端子２８は、パッケージ基板２２の上面２２ａに形成された各端子２６（２６ａ，２６ｂ，２６ｃ）に対応して設けられ、その対応する端子２６（２６ａ，２６ｂ，２６ｃ）とパッケージ基板２２に形成されたインターポーザ配線（図示せず）を介してそれぞれ電気的に形成されている。

また、サーマルボール領域Ｚ３には、ボール端子２８と同一形状・同一材質のサーマルボール２８Ｃが複数形成されている。
次に、本実施形態の新規半導体パッケージ２１の設計処理について概要を説明する。

ＣＰＵ１２は、図５に示すステップ３１〜３９の処理を実行することで、新規半導体パッケージ２１のレイアウトデータを生成し、さらに、生成された新規半導体パッケージ２１のレイアウトデータについて検証を行う。

まず、ステップ３１において、ＣＰＵ１２はワイヤ段数の決定を行う。ワイヤ段数とは、パッケージ基板２２に設けられた各端子２６がＬＳＩ２３の一辺に対して平行に配列された列数と一致し、ワイヤ２７がＬＳＩ２３のパッド２５から各列の端子２６に接続する際の選択できる列の数をいう。従って、図３に示す新規半導体パッケージ２１の場合は、端子２６が３列であるので、ワイヤ段数は３段となる。

ＣＰＵ１２は、新規半導体パッケージ２１の端子２６とＬＳＩ２３のパッド２５とを接続するワイヤ２７の配線図データ（以下、ワイヤ配線図データという）を格納されているワイヤ配線ライブラリ４０から、新規半導体パッケージ２１の設計条件に基づいて、電源ノイズ特性が良好なワイヤ配線図データを決定する。

ワイヤ配線ライブラリ４０は、図７，８に示すように、格子状にボール端子２８が配置されているフルマトリクスのボールレイアウトに、各種設計条件によって決まった各ワイヤ配線図データの配線図を、それぞれ配置したボールレイアウトをライブラリ化したものであって記憶装置１４に格納されている。

ワイヤ配線図データは、パッド２５の配列方法、パッド２５の数、ワイヤ２７の段数、新規半導体パッケージ２１のタイプ、ボール端子２８の間隔等によってそれぞれ相違する。従って、ここで、各種設計条件とは、パッド２５の配列方法、パッド２５の数、ワイヤ２７の段数、新規半導体パッケージ２１のタイプ、ボール端子２８の間隔をいう。

以下、これら条件に基づいて行うワイヤ２７の段数の決定処理について説明する。
ＣＰＵ１２は、ワイヤ配線ライブラリ４０の中から、設計条件のうち、パッド２５の配列方法、パッド２５の数、ワイヤ２７の段数、新規半導体パッケージ２１のタイプ、ボール端子２８の間隔の順で、設計対象の新規半導体パッケージ２１と設計条件の近いワイヤ配線図のワイヤ配線図データを選択する。そして、ＣＰＵ１２は、選択したワイヤ配線図データのうち、ワイヤ２７の段数（端子２６の配列数）が多く、且つ半導体パッケージ２１の組み立て実現性と信号配線実現性を満たすワイヤ配線図データに決定する。

つまり、ワイヤ２７の段数が多いワイヤ配線図データの配線図を選択することによって、ワイヤ角度θ（図３参照）が小さくなるためワイヤ２７の長さを短くできる。ここで、ワイヤ角度θは、図３に示すように、新規半導体パッケージ２１の各辺において両端のワイヤ２７が外側に向かって拡開する角度である。従って、ワイヤ２７の段数が多いとワイヤ２７が短くなり、ワイヤ２７のインダクタンスと抵抗が小さくなることから、新規半導体パッケージ２１の電源ノイズ特性も良くなる。

また、新規半導体パッケージ２１の組み立て実現性とは、実際に半導体パッケージ２１を組み立てることができることをいう。組み立てることができない原因としては、隣り合っているワイヤ２７同士の接触がある。ワイヤ２７同士の接触は、ワイヤ２７の段数が少ないほど生じる可能性が高い。

つまり、ワイヤ２７の段数が少なくなると、一段当たりにおいてワイヤ２７の本数が多くなる。このため、端子２６が並ぶ列は、パッド２５が並ぶ列に対して幅広になる。端子２６が並ぶ列は、端子２６が並ぶ列の中央部から両端部に向かうほど、ワイヤ２７の傾きが大きくなるため、ワイヤ２７の間隔が狭くなる。その結果、ワイヤ２７の段数が少なくなると、隣り合うワイヤ２７が接触する可能性が大きくなる。例えば、図７に示す３段のワイヤ段数は、図８に示す４段のワイヤ２７の段数より、ワイヤ角度θが大きく、ワイヤ２７同士が接触する可能性が高くなっていることがわかる。

また、信号配線実現性は、各種電源（Ｉ／Ｏ電源、内部電源、ＧＮＤ）用の電源用ボール端子２８Ａを除く信号用ボール端子２８Ｂに割り当てられたインターポーザ配線を配線することができるということをいう。ワイヤ２７の段数が多くなると、信号用ボール端子２８Ｂに接続されるインターポーザ配線を配線する領域が小さくなる。つまり、ワイヤ２７のうち、長さが短いワイヤ２７は、電源特性を良くするために各種電源用の電源用ボール端子２８Ａに接続されるため、信号用ボール端子２８Ｂに接続されるワイヤ２７は長さが長いワイヤ２７に割り当てられる。

一方、ワイヤ２７の段数が多くなると信号用ボール端子２８Ｂに接続される端子２６と信号用ボール端子２８Ｂとの距離が近くなり、全ての信号用ボール端子２８Ｂに接続されるインターポーザ配線を配線できなくなる可能性がある。例えば、図７に示すワイヤ２７の段数が３段の信号用ボール端子２８Ｂに接続されるインターポーザ配線を配線する領域ｄ１は、図８に示すワイヤ２７の段数が４段の信号用ボール端子２８Ｂに接続されるインターポーザ配線を配線する領域ｄ２より、長くなっていることがわかる。

従って、ワイヤ２７の段数は、インターポーザ配線が配線可能な範囲で最適なワイヤ段数が決定されることになる。
上記のようにして新規半導体パッケージ２１と設計条件の近いワイヤ配線図データをワイヤ配線ライブラリ４０の中から決定すると、ステップ３２において、ＣＰＵ１２は、ボールレイアウト処理を行う。

ＣＰＵ１２は、ステップ３１において決定したワイヤ配線図データに基づいて、ワイヤ配線ライブラリ４０に格納されているボールレイアウトのうち、ワイヤ２７の長さが短いワイヤ（以下、短ワイヤという、図３の場合は第１段目ワイヤ２７ａとなる）が接続される端子２６（第１段目端子２６ａ）から近い距離にあるボール端子２８と接続できるボールレイアウトを決定する。

その詳細なボールレイアウトの決定処理について図６に従って説明する。
図６に示すように、ステップ６１において、ＣＰＵ１２は標準ボールレイアウトの選択を行う。ＣＰＵ１２は、標準ボールレイアウトライブラリ４１に格納されている標準ボールレイアウトのうち、標準ボールレイアウトを１つ選択して読み出す。ここで、標準ボールレイアウトライブラリ４１に格納されている標準ボールレイアウトは、新規半導体パッケージ２１のタイプ、ボール端子２８の間隔の情報が付けられている。

この標準ボールレイアウトは、過去に設計されたボールレイアウトのうち、ボール端子２８の配置が標準的、且つ生産数が多い半導体パッケージに用いられたボールレイアウトである。一般的に、生産数が多い半導体パッケージは、生産数の少ない半導体パッケージに比べ、初期投資を生産数で分割できるなどの理由で半導体パッケージのコストが低くなる。

標準ボールレイアウトを１つ選択して読み出すと、ステップ６２において、ＣＰＵ１２は、読み出した標準ボールレイアウトが以下の条件（第１の条件という）を満たしているか否かを判定する。

ここで、第１の条件の内容は以下の（１）と（２）である。
（１）読み出した標準ボールレイアウトのボール端子２８に対し、決定したワイヤ配線図の短ワイヤ（第１段目ワイヤ２７ａ）を接続する端子２６（第１段目端子２６ａ）から近い、例えば、該端子２６から１つ又は２つめのボール端子２８以内の範囲（第１ボール端子アサイン領域Ｚ１）に各種電源用ボール端子２８Ａ（Ｉ／Ｏ電源用ボール端子、内部電源用ボール端子、ＧＮＤ用ボール端子）を割り当てる。
（２）短ワイヤ２７（第１段目ワイヤ２７ａ）と接続する各種電源用ボール端子２８Ａが割り当てられた範囲（第１ボール端子アサイン領域Ｚ１）の外方に設けた範囲（第２ボール端子アサイン領域Ｚ２）に、残る各種電源用ボール端子２８Ａを、例えば、ボール５０〜６０個割り当てる。

そして、読み出した標準ボールレイアウトが第１の条件を満たしているボールレイアウトの場合（ステップ６２でＹＥＳ）、ＣＰＵ１２は読み出した標準ボールレイアウトを最終データに決定して処理を完了する。

一方、読み出した標準ボールレイアウトが第１の条件を満たしていないボールレイアウトの場合には（ステップ６２でＮＯ）、ＣＰＵ１２はステップ６３に移行する。
ステップ６３において、ＣＰＵ１２は、標準ボールレイアウトライブラリ４１に未処理のボールレイアウトが残っているか否かを確認する。未処理のボールレイアウトが残っている場合（ステップ６３でＹＥＳ）、ＣＰＵ１２はステップ６１に戻る。つまり、ＣＰＵ１２は、ステップ６１において読み出した標準ボールレイアウトが第１の条件を満たすまで、ステップ６１〜６３を繰り返し処理する。

そして、標準ボールレイアウトライブラリ４１に格納されている全ての標準ボールレイアウトを処理しても、第１の条件を満たす標準ボールレイアウトがない場合（ステップ６３でＮＯ）、ＣＰＵ１２はステップ６４に移行する。

ステップ６４（コスト制約が緩いか？）において、ＣＰＵ１２は、新規半導体パッケージ２１の開発費が新たなワイヤ配線図とボールレイアウトを使って設計する新規半導体パッケージ２１の開発費より高いか否かを判定する。

つまり、新たにワイヤ配線図とボールレイアウトを設計すると、既存のワイヤ配線図及びボールレイアウトを流用して新規半導体パッケージ２１を設計する場合に比べ、作業工数が増大するために新規半導体パッケージ２１の開発費が高くなる。そこで、ここでは、新たなワイヤ配線図及びボールレイアウトを使って今回の新規半導体パッケージ２１を開発した場合にかかる開発費が、今回の新規半導体パッケージ２１の開発において許される開発費を超えるか否かを判定している。

新たなワイヤ配線図やボールレイアウトを使って設計する場合の半導体パッケージ設計の開発費が許される開発費を超えない場合（ステップ６４でＹＥＳ）、ＣＰＵ１２はステップ６５に移行する。そして、ステップ６５（ボールレイアウト作成）において、ＣＰＵ１２は、下記の第２の条件に基づいて新規半導体パッケージ２１を新たに設計し、この半導体パッケージ２１のレイアウトデータを最終データとして処理を完了する。

ここで、第２の条件の内容は以下の（１）〜（４）である。
（１）読み出した標準ボールレイアウトのボール端子２８に対して、ワイヤ２７が接続する端子２６から近い、例えば、該端子２６から１つ又は２つめのボール２７以内の範囲に各種電源用ボール端子２８Ａ（Ｉ／Ｏ電源用ボール端子、内部電源用ボール端子、ＧＮＤ用ボール端子）を割り当てる。

（２）（１）の範囲（各種電源用ボール端子２８Ａが割り当てられる範囲）の外方に設けた範囲に、残る各種電源用ボール端子２８Ａ（Ｉ／Ｏ電源用ボール端子、内部電源用ボール端子、ＧＮＤ用ボール端子）を、例えば、ボール５０〜６０個割り当てる。

（３）パッケージ基板２２の下面２２ｂであってＬＳＩ２３が実装されている位置に対応する位置（サーマルボール領域Ｚ３）にはサーマルボール２８Ｃを、例えば、ボール６４個割り当てる。

（４）（１）〜（３）の条件において各範囲に割り当てられたボール端子（電源用ボール端子２８Ａ及びサーマルボール２８Ｃ）以外のボール端子２８を削除する。
一方、新たなワイヤ配線図データやボールレイアウトを使って設計する場合の半導体パッケージ設計の開発費が許される開発費を超える場合（ステップ６４でＮＯ）、ＣＰＵ１２はステップ６６に移行する。そして、ステップ６６（標準ボールレイアウトの読み出し）において、ＣＰＵ１２は、標準ボールレイアウトライブラリ４１に格納されている標準ボールレイアウトのうち、標準ボールレイアウトを１つ読み出す。

次に、ステップ６７において、ＣＰＵ１２は、ステップ６６において読み出した標準ボールレイアウトが下記の第３の条件を満たしているか否かを判定する。
ここで、第３の条件の内容は、読み出した標準ボールレイアウトのボール端子２８に対して、ワイヤ２７の段数の決定処理において決定したワイヤ配線図データの配線図の端子２６から近い、例えば、該端子２６から１つ又は２つめのボール端子２８以内の範囲に各種電源用ボール端子２８Ａ（Ｉ／Ｏ電源用ボール端子、内部電源用ボール端子、ＧＮＤ用ボール端子）を割り当てることである。

読み出した標準ボールレイアウトが第３の条件を満たしている場合（ステップ６７でＹＥＳ）、ＣＰＵ１２はステップ６６において読み出した標準ボールレイアウトを最終データとして処理を完了する。一方、読み出した標準ボールレイアウトが第３の条件を満たしていない場合（ステップ６７でＹＥＳ）、ＣＰＵ１２はステップ６８に移行する。

ステップ６８（未処理の標準ボールレイアウトがないか？）において、ＣＰＵ１２は、標準ボールレイアウトライブラリ４１にステップ６６，６７を処理されていないボールレイアウトが残っているか否かを確認する。そして、ステップ６６，６７を処理されていないボールレイアウトが残っている場合（ステップ６８でＹＥＳ）には、ＣＰＵ１２はステップ６６に移行する。つまり、ＣＰＵ１２は、ステップ６６において読み出した標準ボールレイアウトが条件を満たすまで、ステップ６６〜６８を繰り返し処理する。

そして、標準ボールレイアウトライブラリ４１に格納されている全ての標準ボールレイアウトを処理しても、第３の条件を満たす標準ボールレイアウトがない場合（ステップ６８でＮＯ）には、ＣＰＵ１２はステップ６９に移行する。

ステップ６９（標準ボールレイアウトの選択）において、ＣＰＵ１２は、標準ボールレイアウトライブラリ４１に格納されている標準ボールレイアウトのうちの１つを再び読み出す。

ステップ７０（第４の条件を満たすか？）において、ＣＰＵ１２は、ステップ６９において読み出した標準ボールレイアウトのうち、下記の第４の条件を満たす標準ボールレイアウトを選択する。ここで、第４の条件の内容は、読み出した標準ボールレイアウトのうち、第１ボール端子アサイン領域Ｚ１と、ワイヤ２７の段数の決定処理において決定したワイヤ配線図の端子２６との距離が最短のものを選択する。そして、ＣＰＵ１２は、第４の条件を満たす標準ボールレイアウトを最終データとして処理を完了する。

ここで、一例として、サーマルボール領域Ｚ３に配置されるサーマルボール２８Ｃが６４個、第１ボール端子アサイン領域Ｚ１に配置される各種電源用ボール端子２８Ａが５６個、第２ボール端子アサイン領域Ｚ２に配置される各種電源用ボール端子２８Ａが５０個配置される場合について説明する。

図９に示すように、ボールレイアウトは、パッケージ基板２２上に、第１ボール端子アサイン領域Ｚ１、第２ボール端子アサイン領域Ｚ２、サーマルボール領域Ｚ３が割り当てられている。そして、図９において、各領域Ｚ１〜Ｚ３に配置されるボール端子２８は格子状に区切られている１格子で示されている。

そして、第１ボール端子アサイン領域Ｚ１、第２ボール端子アサイン領域Ｚ２に割り当てられている各種電源用ボール端子２８Ａ（Ｉ／Ｏ電源用ボール端子、内部電源用ボール端子、ＧＮＤ用ボール端子）は格子にネット名を記載されている。ここで、Ｉ／Ｏ電源用ボール端子、内部電源用ボール端子、ＧＮＤ用ボール端子は、それぞれ「Ｉ」、「Ｖ」、「Ｇ」で示している。第２ボール端子アサイン領域Ｚ２に割り当てられている信号用ボール端子２８Ｂは格子内を空白で示している。

また、領域Ｚ１，Ｚ２，Ｚ３のその他の各種電源用ボール端子２８Ａ（Ｉ／Ｏ電源用ボール端子Ｉ、内部電源用ボール端子Ｖ、ＧＮＤ用ボール端子Ｇ）や信号用ボール端子をボール２８が割り当てられていない領域Ｚ４、Ｚ５はボール２８が削除されている。

サーマルボール領域Ｚ３は、ＬＳＩ２３の下の領域に縦にサーマルボール２８Ｃを８個、横にサーマルボール２８Ｃを８個の構成にて配置されている。しかし、サーマルボール領域Ｚ３は、ＬＳＩ２３の下の領域であればどのような構成（例えば、縦にサーマルボール２８Ｃを７個、横にサーマルボール２８Ｃを９個や縦にサーマルボール２８Ｃを９個、横にサーマルボール２８Ｃを７個の構成）でもよい。

第１ボール端子アサイン領域Ｚ１は、サーマルボール領域Ｚ３の外周において環状に設けられている。従って、各種電源用ボール端子２８Ａは、第１ボール端子アサイン領域Ｚ１に配置されている。また、第２ボール端子アサイン領域Ｚ２は、第１ボール端子アサイン領域Ｚ１の外周において環状に設けられている。第２ボール端子アサイン領域Ｚ２では、各種電源用ボール端子２８Ａと信号用ボール端子２８Ｂが配置されている。信号用ボール端子２８Ｂは、信号用ボール端子２８Ｂ同士を干渉させないため、第２ボール端子アサイン領域Ｚ２において均等に配置されている。

このようなボールレイアウトの決定処理をすることで、ＣＰＵ１２は、ボールレイアウトの再検討回数を減らすことができる。第１の条件と第２の条件においてボールレイアウトを決定すると再検討の必要が無く、第３の条件においてボールレイアウトを決定すると再検討が１回、第４の条件においてボールレイアウトを決定すると再検討が３回になることがわかる。従って、第1の条件と第２の条件においてボールレイアウトを決定すると、ＣＰＵ１２は、ボールレイアウトを再検討する必要が無いため、新規半導体パッケージ２１の開発期間を短縮することができる。

次に、ステップ３２でボールレイアウトを決定すると、ステップ３３において、ＣＰＵ１２は、電源用ボール端子２８Ａの割り当てを行う。
ＣＰＵ１２は、ステップ３２において決定したボールレイアウトについて、選択した各ボール端子２８を電源用ボール端子２８Ａとし、その各電源用ボール端子２８ＡにそれぞれＩ／Ｏ電源用ボール端子Ｉ、内部電源用ボール端子Ｖ、ＧＮＤ用ボール端子Ｇのいずれかを割り当てる。

ステップ３４において、ＣＰＵ１２は電源特性の見積もりを行う。
ＣＰＵ１２は、ステップ３３において決定されたボールレイアウトにおいて割り当てられた各種電源用ボール端子２８Ａに、ステップ３１において決定したワイヤ配線図データの配線図の各ワイヤ２７のうち、それぞれ短ワイヤ（図３においては第１段目ワイヤ２７ａ）を割り当てる。そして、ＣＰＵ１２は、各種電源用ボール端子２８Ａ（Ｉ／Ｏ電源用ボール端子Ｉ、内部電源用ボール端子Ｖ、ＧＮＤ用ボール端子Ｇ）毎に電源特性を算出する。

次に、この電源特性の見積もり処理について詳細を説明する。
電源特性は、各種電源用ボール端子２８Ａ（Ｉ／Ｏ電源用ボール端子Ｉ、内部電源用ボール端子Ｖ、ＧＮＤ用ボール端子Ｇ）にそれぞれ接続されるワイヤ２７とインターポーザ配線の電気特性（インダクタンスや抵抗）を算出する。そして、ＣＰＵ１２はこのワイヤ２７とインターポーザ配線の電気特性（インダクタンスや抵抗）を足し合わせて平均をすることにより見積もることができる。

ここで、まず、ワイヤ２７の電気特性（インダクタンスや抵抗）の算出について説明する。
ＣＰＵ１２は、ワイヤ段数の決定処理において決定したワイヤ配線図データとＬＳＩ２３のパッド２５の配置に基づいて、各種電源用ボール端子２８Ａに接続される短ワイヤを割り当てる。詳しくは、ＣＰＵ１２は、各第１段目ワイヤ２７ａを順番にＧＮＤ用ボール端子に接続し、残りの第１段目ワイヤ２７ａをＩ／Ｏ電源用ボール端子Ｉ、内部電源用ボール端子Ｖに接続する。

ＣＰＵ１２は、各種電源用ボール端子２８Ａ毎にワイヤ２７の長さを求める。詳述すると、図１０に示すように、ワイヤ２７の長さは、接続されるパッド２５と端子２６との距離ｄ３を測定して求められる。ＣＰＵ１２は、各種電源用ボール端子２８Ａがそれぞれ複数あるため、各種電源用ボール端子２８Ａに接続されるワイヤ２７の長さを各種電源用ボール端子２８Ａ毎に平均してワイヤ２７の１本当たりの長さをそれぞれ算出する。ＣＰＵ１２は、この算出したワイヤ２７の１本当たりの長さに対して、記憶装置１４（ライブラリ）に格納されているワイヤ２７の単位距離当たり（例えば、１ｍｍ当たり）のインダクタンス及び抵抗に基づいて、各種電源用ボール端子２８Ａ毎にワイヤ２７の電気特性（インダクタンスや抵抗）を算出する。

つぎに、インターポーザ配線の電気特性（インダクタンスや抵抗）について説明する。
ＣＰＵ１２は、各種電源用ボール端子２８Ａがそれぞれ複数あるため、各種電源用ボール端子２８Ａのインターポーザ配線の長さを各種電源用ボール端子２８Ａ毎に平均してインターポーザ配線１本あたりの長さを算出する。図１０に示すように、インターポーザ配線の長さは、接続される端子２６とボール２８との距離ｄ４を測定して求められる。

そして、ＣＰＵ１２は、各種電源用ボール端子２８Ａ毎にインターポーザ配線の長さに対して、記憶装置１４（ライブラリ）に格納されているインターポーザ配線の単位距離当たり（例えば、ボール間隔ｄ５当たり）のインダクタンス及び抵抗に基づいて、各種電源用ボール端子２８Ａ毎にインターポーザ配線の電気特性（インダクタンスや抵抗）を算出する。

このように、半導体パッケージ２１を設計する前に、ワイヤ段数の決定処理、ボールレイアウトの決定処理を行い、過去に設計したワイヤ配線図、ボールレイアウトのうち、設計対象の半導体装置の仕様に対して電源ノイズ特性の良いものを選択する。そして、ＣＰＵ１２は、選択したワイヤ配線図、ボールレイアウトに基づいて、電源ノイズ解析処理を行い、電源ノイズ特性の規格を満たすか否かを判定する。電源ノイズ特性の規格を満たさない場合、電源ノイズ特性の規格を満たすまで上記のような一連の処理を繰り返す。そのため、新規半導体パッケージ２１を設計する前に、電源ノイズ特性を高精度に見積もることが可能であり、新規半導体パッケージ２１の電源ノイズ特性を容易に向上することができる。また、新規半導体パッケージ２１の設計において、再設計の必要がなくなり設計期間の短縮をすることができる。

続いて、ステップ３５において、ＣＰＵ１２は電源ノイズ解析を行う。
ＣＰＵ１２は、ステップ３４において算出した各種電源用ボール端子２８Ａの電源特性に基づいて、電源ノイズ解析を行う。ＣＰＵ１２は、この電源ノイズ解析の結果に基づいて、電源ノイズ特性の規格を満たしているか否かを判定する。解析した電源ノイズ特性が規格を満たしている場合（ステップ３５でＹＥＳ）、ＣＰＵ１２はステップ３６に移行する。一方、解析した電源ノイズ特性が規格を満たしていない場合（ステップ３５でＮＯ）、ＣＰＵ１２はステップ３１に移行する。

解析した電源ノイズ特性が規格を満たしている判定すると、ステップ３６において、ＣＰＵ１２はパッケージ設計制約の生成を行う。
ＣＰＵ１２は、ステップ３１〜３３の処理において求めたワイヤ段数、ボールレイアウト、各種電源用ボール端子２８Ａ情報からなるデータをパッケージ設計制約として生成する。

パッケージ設計制約を生成すると、ステップ３７において、ＣＰＵ１２はパッケージ設計を行う。
ＣＰＵ１２は、ステップ３６において生成したパッケージ設計制約に基づいて半導体パッケージを設計する。

新規半導体パッケージ２１の設計が終了すると、ステップ３８において、ＣＰＵ１２は電源特性抽出を行う。
ＣＰＵ１２は、ステップ３７において設計した新規半導体パッケージ２１の各種電源用ボール端子２８Ａの電源特性を抽出する。

続いて、ステップ３９において、ＣＰＵ１２は電源特性検証を行う。
ＣＰＵ１２は、ステップ３４（半導体パッケージ設計前）、３８（半導体パッケージ設計後）において見積もりした電源特性の結果を比較して差異があるか否かを確認する。そして、この半導体パッケージ設計の前後における電源特性に差異がなかった場合、ＣＰＵ１２はステップ３７において設計した半導体パッケージ２１のレイアウトデータを最終データとして処理を完了する。つまり、ステップ３７において設計された新規半導体パッケージ２１は、ステップ３４，３８において見積もられた電源特性について差異がないと判断されると、電源ノイズ特性が電源特性に依存するため電源ノイズ特性においても規格を満たしていることがわかる。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）本実施形態によれば、新規半導体パッケージ２１を設計する前に、ワイヤ段数の決定処理、ボールレイアウトの決定処理を行い、過去に設計したワイヤ配線図データ、ボールレイアウトの中から、新規半導体パッケージ２１の仕様に対して電源ノイズ特性の良いものを選択する。そして、ＣＰＵ１２は、選択したワイヤ配線図データ、ボールレイアウトに基づいて、電源ノイズ解析処理を行い、電源ノイズ特性の規格を満たすか否かを判定する。電源ノイズ特性の規格を満たさない場合、電源ノイズ特性の規格を満たすまで上記のような一連の処理を繰り返す。そのため、新規半導体パッケージ２１を設計する前に、電源ノイズ特性を高精度に見積もることが可能であり、新規半導体パッケージ２１の電源ノイズ特性を容易に向上することができる。また、新規半導体パッケージ２１の設計において、再設計の必要がなくなり設計期間の短縮をすることができる。

（２）本実施形態によれば、ワイヤ配線図ライブラリ４０に格納された既存半導体パッケージのワイヤ配線図データの中から、パッケージ基板２２に形成される複数の端子２６からなる列が最も多いワイヤ配線図データを決定した。

従って、ワイヤの長さを短くできることから、ワイヤのインダクタンスと抵抗が小さくなり、新規半導体パッケージの電源ノイズ特性を向上させる。しかも、ワイヤ同士の間隔が広くでき、隣り合うワイヤが接触する可能性を小さくでき、半導体パッケージを組み立てる際、容易に組み立てることができる。

（３）本実施形態によれば、標準ボールレイアウトライブラリ４１に格納されたボールレイアウトデータの中から、パッケージ基板２２に形成される複数の端子２６からなる列が最も多いワイヤ配線図データの中のワイヤ２７のうち、最も短い又は２番目に短いワイヤ２７が接続されるパッケージ基板２２の端子２６に対して、最も近い（又は２番目に近い）ボール端子２８を割り当てられたボールレイアウトデータを決定した。

従って、インターポーザ配線の長さを短くできることから、インターポーザ配線のインダクタンスと抵抗が小さくなり、新規半導体パッケージ２１の電源ノイズ特性を向上させることができる。

（４）本実施形態によれば、多くの各種電源用ボール端子２８Ａを第１ボール端子アサイン領域Ｚ１に割り当てたので、電源用ボール端子２８Ａの多くは、該電源用ボール端子２８Ａに接続されるインターポーザ配線の長さを短くできる。その結果、インターポーザ配線のインダクタンスと抵抗が小さくなり、新規半導体パッケージの電源ノイズ特性を向上させることができる。

（５）本実施形態によれば、記憶装置１４にワイヤ２７の単位長当たりのインダクタンス及び抵抗、及び、端子２６とボール端子２８とを接続するインターポーザ配線の単位長当たりのインダクタンス及び抵抗を予め記憶した。そして、電源用ボール端子２８Ａとつながるワイヤ２７とインターポーザ配線の長さをそれぞれ算出し、その算出値と記憶装置１４に記憶された単位長当たりのインダクタンス及び抵抗とに基づいて、電源用ボール端子２８Ａにおけるパッド２５までの電気特性を算出するようにした。

従って、電源用ボール端子２８Ａにおける前記パッド２５までの電気特性を容易に算出することができる。
尚、上記各実施の形態は、以下の態様で実施してもよい。

・上記実施形態において、長さが短いワイヤ２７（第１段目ワイヤ２７ａ）を各種電源用ボール端子２８Ａに接続し、第１ボール端子アサイン領域Ｚ１に各種電源用ボール端子２８Ａを配置していたが、各種電源用ボール端子２８Ａを信号用ボール端子２８Ｂに変更してもよい。

・上記実施形態において、ワイヤ２７を使用する新規半導体パッケージ２１について設計したが、フリップチップパッケージのようなワイヤを使用しない半導体パッケージを設計してもよい。つまり、フリップチップパッケージはワイヤを使用しないため、ワイヤ段数の決定処理をせず、電源特性の見積もりはインターポーザ配線の電源特性のみを算出する。

・上記実施形態において、ワイヤ段数の決定処理は、ワイヤ配線ライブラリから設計条件のうち、パッド２５の配列方法、パッド２５の数、ワイヤ段数、新規半導体パッケージ２１のタイプ、ボール端子２８の間隔ｄ５の順で、新規半導体パッケージ２１と設計条件の近いワイヤ配線図データを決定するが、パッド２５の配列方法、パッド２５の数、ワイヤ２７の段数、新規半導体パッケージ２１のタイプ、ボール端子２８の間隔ｄ５の順番は、異なる順番でもよい。

半導体パッケージレイアウト設計装置の概略構成図である。 半導体パッケージの概略構成図である。 半導体パッケージの概略平面図である。 半導体パッケージの概略底面図である。 設計方法の概略を示すフローチャートである。 ボールレイアウト決定処理を示すフローチャートである。 ワイヤ配線決定処理の説明図である。 ワイヤ配線決定処理の説明図である。 ボールレイアウトの説明図である。 電源特性の見積もり処理の説明図である。 従来の設計方法の概略を示すフローチャートである。

符号の説明

１１ 半導体パッケージレイアウト設計装置
１２ 中央処理装置（ＣＰＵ）
１３ メモリ
１４ 記憶装置
２１ 新規半導体パッケージ
２２ パッケージ基板
２３ 半導体装置（ＬＳＩ）
２５ 外部端子（パッド）
２６ 端子
２７ ワイヤ
２８ ボール端子
２８Ａ 電源用ボール端子
２８Ｂ 信号用ボール端子
Ｚ１ 第１ボール端子アサイン領域
Ｚ２ 第２ボール端子アサイン領域
Ｚ３ サーマルボール領域

Claims (6)

1. 半導体パッケージレイアウト設計装置によって、上面周縁部に沿って複数のパッドを形成した半導体装置を搭載するパッケージ基板上面に形成された複数の端子からなる列が、前記上面周縁部に沿って形成された前記パッドの列に平行に複数形成され、前記各パッドがそれぞれ対応する前記端子とワイヤを介して接続されているとともに、前記各端子がそれぞれインターポーザ配線を介して前記パッケージ基板下面に形成したボール端子に接続されたレイアウトデータを作成する半導体パッケージの設計方法であって、
   前記半導体パッケージレイアウト設計装置の実行する処理は、
   前記半導体パッケージレイアウト設計装置が備える中央処理装置が、複数の既存半導体パッケージについて、それぞれ前記ワイヤの配線を示すワイヤ配線図データと、それぞれ前記ボール端子の配列を示すボールレイアウトデータとを記憶装置に格納する第１設計処理と、
   前記中央処理装置が、前記複数のワイヤ配線図データの中から、新規半導体パッケージと類似した前記既存半導体パッケージのワイヤ配線図データを決定する第２設計処理と、
   前記中央処理装置が、前記複数のボールレイアウトデータの中から、前記決定したワイヤ配線図データに対して、前記ボール端子の配置が基準以下の電源ノイズ特性の配置になっているボールレイアウトデータを決定する第３設計処理と、
   前記中央処理装置が、前記決定したワイヤ配線図データと前記ボールレイアウトデータとに基づいて、電源が割り当てられた前記ボール端子である各種電源用ボール端子について、前記パッドまでのインダクタンス及び抵抗をそれぞれ求め、電源ノイズ特性を予測する第４設計処理と
   を含むことを特徴とする半導体パッケージの設計方法。
2. 請求項１に記載の半導体パッケージの設計方法において、
   前記第２設計処理で決定される既存半導体パッケージのワイヤ配線図データは、
   前記新規半導体パッケージの組み立て及び信号を割り当てられた配線を配線することが可能であって、且つ前記パッケージ基板に形成される複数の端子からなる前記列が最も多いワイヤ配線図データであることを特徴とする半導体パッケージの設計方法。
3. 請求項２に記載の半導体パッケージの設計方法において、
   前記第３設計処理にて決定されるボールレイアウトデータは、
   前記第２設計処理にて決定されたワイヤ配線図データ中の前記ワイヤのうち、最も短い又は２番目に短いワイヤが接続される前記パッケージ基板の端子に対して、最も近い又は２番目に近い前記ボール端子を割り当てられたボールレイアウトデータであることを特徴とする半導体パッケージの設計方法。
4. 請求項３に記載の半導体パッケージの設計方法において、
   前記ボールレイアウトデータは、
   前記パッケージ基板の下面において、
   前記半導体装置が実装されている位置に対応する下面位置にサーマルボールを配置するサーマルボール領域と、
   前記サーマルボール領域の外周において環状にて前記各種電源用ボール端子を配置する第１ボール端子アサイン領域と、
   前記第１ボール端子アサイン領域の外周において環状にて前記各種電源用ボール端子と信号用ボール端子を配置する第２ボール端子アサイン領域と
   から構成されていることを特徴とする半導体パッケージの設計方法。
5. 請求項１乃至４のいずれか１項に記載の半導体パッケージの設計方法において、
   前記第４設計処理は、
   前記ワイヤの単位長当たりのインダクタンス及び抵抗、及び、前記端子と前記ボール端子とを接続するインターポーザ配線の単位長当たりのインダクタンス及び抵抗が前記記憶装置に予め記憶され、
   前記各種電源用ボール端子とつながる前記ワイヤとインターポーザ配線の長さをそれぞれ算出し、その算出値と前記記憶装置に記憶された単位長当たりのインダクタンス及び抵抗とに基づいて、前記各種電源用ボール端子における前記パッドまでの電気特性を算出することを特徴とする半導体パッケージの設計方法。
6. 上面周縁部に沿って複数のパッドを形成した半導体装置を搭載するパッケージ基板上面に形成された複数の端子からなる列が、前記上面周縁部に沿って形成された前記パッドの列に平行に複数形成され、前記各パッドがそれぞれ対応する前記端子とワイヤを介して接続されているとともに、前記各端子がそれぞれインターポーザ配線を介してパッケージ基板下面に形成したボール端子に接続されたレイアウトデータを作成する半導体パッケージレイアウト設計装置であって、
   複数の既存半導体パッケージについて、それぞれ前記ワイヤの配線を示すワイヤ配線図データと、それぞれ前記ボール端子の配列を示すボールレイアウトデータとを格納する記憶装置と、
   前記複数のワイヤ配線図データの中から、新規半導体パッケージと類似した前記既存半導体パッケージのワイヤ配線図データを決定するワイヤ配線図データ決定装置と、
   前記ワイヤ配線図データ決定装置が前記複数のボールレイアウトデータの中から、前記決定したワイヤ配線図データに対して、前記ボール端子の配置が基準以下の電源ノイズ特性の配置になっているボールレイアウトデータを決定するボールレイアウトデータ決定装置と、
   前記決定したワイヤ配線図データとボールレイアウトデータとに基づいて電源を割り当てられた前記ボール端子について前記パッドまでのインダクタンス及び抵抗をそれぞれ求め、電源ノイズ特性を予測する予測装置と
   を含むことを特徴とする半導体パッケージレイアウト設計装置。

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