JP3283007B2 - 多層セラミック・キャパシタおよびこの多層セラミック・キャパシタの金属バイアを製造する方法 - Google Patents

多層セラミック・キャパシタおよびこの多層セラミック・キャパシタの金属バイアを製造する方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、多層セラ
ミック・キャパシタに関する。特に、本発明は、信号バ
イアの近傍に低誘電率材料を有する多層セラミック・キ
ャパシタを開示する。本発明は、また、半導体チップと
チップ・キャリアとの間のインターポーザに関する。
【０００２】
【従来の技術】減結合応用のための多層セラミック・キ
ャパシタは、必要な容量を与えるために高い誘電率を有
する誘電体の使用を必要とする。しかしながら、高性能
応用のためのインターポーザ構成では、信号バイアの間
のこの高誘電率の誘電体容量は、過度の寄生容量／ノイ
ズを生じさせ、減結合キャパシタ（ｄｅｃｏｕｐｌｉｎ
ｇ ｃａｐａｃｉｔｏｒ）、すなわち“デカップ（ｄｅ
ｃａｐ）"の性能を低下させる。従って、キャパシタに
は高誘電率セラミックを必要とするが、高誘電率セラミ
ックは信号バイアの近傍では有害物である。
【０００３】多層セラミック（Ｍｕｌｔｉｌａｙｅｒ
ｃｅｒａｍｉｃ（ＭＬＣ））キャパシタは、半導体チッ
プの回路によって発生される電圧ノイズを抑制するため
に多く使用される。このノイズは、回路の同時スイッチ
ングの際に電力バス・ラインに生ずる電圧変動によって
発生する。このノイズは、チップ性能を劣化し得る。さ
らに、回路密度が増大し、立上り時間が減少し、電源電
圧レベルが減少するにつれて、同時スイッチングの問題
が悪化してくる。これは、高周波数の作動におけるチッ
プ性能を著しく劣化し得る。
【０００４】減結合キャパシタは、この問題の程度を軽
減する手段として用いられる。典型的な低インダクタン
スＭＬＣの個別デカップは、高容量の配分を可能にする
比較的高い誘電率のセラミック材料を用いて作られる。
デカップは、電力およびグランドのそれぞれに接続する
ことができる２つの電極として働く両側に複数の端点を
有する平行板構成で作ることができる。このような低イ
ンダクタンス・デカップは、２ｍｍ×２ｍｍ×２ｍｍの
サイズより小さい個別ＭＬＣキャパシタにつき３０〜２
００ｎＦを与えることができる。しかしながら、これら
個別デカップに関連するインダクタンスは、依然として
非常に高いので、高周波数，高電力のチップ要件を扱う
ことができない。
【０００５】減結合容量の理想的な配置は、キャリア上
のチップと電源系との間である。インターポーザ・デカ
ップおよび集積キャパシタ構造は、共に、この理想的な
配置を実現する方法である。この種のキャパシタ構造に
おける主な問題は、信号トレースが高誘電率層を通過し
なければならないことである。このことは、許容できな
い程に高い信号対信号結合、すなわち信号容量を生じさ
せる。
【０００６】理想的なキャパシタ構造では、信号は、低
誘電率領域を通過すべきであるが、電圧伝送およびグラ
ンド伝送は、高誘電率領域を通過することができる。こ
のような構造は、信号伝送が高誘電率領域を通るならば
発生する高い寄生容量の過度の負荷、および信号対信号
結合なしに、所望の位置に減結合容量の配分を可能にす
る。
【０００７】半導体論理チップは、サイクル時間を減少
させる、従って、実行速度を増大させることによって性
能が改善されるので、回路に減結合キャパシタを組み込
み、これら増大されたスイッチング速度で発生するノイ
ズの影響を減少させ、および全性能を改善することが望
ましくなる。初めは、これらの減結合キャパシタは、個
別の構成要素を用いて構成され、チップが取り付けられ
るセラミック基板またはプリント回路基板の都合の良い
位置に実装された。しかしながら、チップ性能の改良が
続けられると、キャパシタとチップとの間に低インダク
タンス・パスを与えることが有利となる。
【０００８】Ａｒｎｏｌｄらは、米国特許第４，８３
１，４９４号明細書で個別キャパシタのための低インダ
クタンス電極の構造を記載している。これら個別キャパ
シタは、例えば、チップに隣接する基板の領域上で、で
きるだけチップに近接して、好適に実装されて、インダ
クタンスをさらに制限し、および性能を改善している。
【０００９】Ｔａｋａｇｉらの米国特許第４，８００，
４５９号明細書は、チップ・サイトの下の基板の凹部に
個別キャパシタを配置することを提案している。
【００１０】Ｂａｊｏｒｅｋら（米国特許第４，３２
８，５３０号明細書＆米国特許第４，３４９，８６２号
明細書）は、さらにチップ・サイトの下のセラミック基
板内に減結合キャパシタを配置することを提案している
が、それらの構造は、基板の構造にキャパシタ構造を集
積する。すなわち、セラミック多層構造の特定の領域
は、高誘電体材料を用いて構成され、電極が高誘電体材
料の反対側に配置されて、キャパシタを形成する。Ｂａ
ｊｏｒｅｋらは、さらに、これらの集積キャパシタは、
特殊構造の低インダクタンス電極配列を用いることを提
案している。
【００１１】チップ下の位置は、最短の電気的パスを与
えるので減結合キャパシタに好適な位置である。チップ
下集積キャパシタは、チップが基板上の電気的接続パッ
ドにワイヤボンド接続されるセラミック基板応用に対し
て開示されている（米国特許第５，０９９，３８８号明
細書，米国特許第５，５２１，３３２号明細書，米国特
許第５，３７１，４０３号明細書）。チップは、平坦な
上面または凹部内に取り付けることができる。チップの
取付がＣ４すなわちフリップ・チップ半田取付であり、
信号および電力Ｉ／Ｏ（ピン，ボール，またはコラムグ
リッド，ランドグリッドなど）が他の面にある基板で
は、またチップ下集積キャパシタを構成することができ
る。
【００１２】Ｂａｊｏｒｅｋら（米国特許第４，３２
８，５３０号明細書，米国特許第４，３４９，８６２号
明細書）は、Ｈｉｒｏｉｃｈｉら（米国特許第５，１７
７，６７０号明細書）のように、セラミック多層基板
（チップ側面に薄膜配線を有することもできる）内への
キャパシタの配置を開示している。
【００１３】また、チップ下集積キャパシタを、Ｃｈａ
ｎｃｅらの米国特許第５，１７７，５９４号明細書およ
びＨｉｒｏｉｃｈｉらの米国特許第５，１７７，６７０
号明細書に記載されているように、ＭＬＣ基板のチップ
側面の薄膜層内に構成することができる。
【００１４】今日の超高速チップでは、低インダクタン
スの接続パスを有するチップに非常に近接して集積キャ
パシタを配置することだけでなく、信号配線が低誘電率
材料を通過することを保証することも重要である。多く
のワイヤボンドの構造では、チップおよび基板Ｉ／Ｏ
は、セラミック基板の同じ面にあり、高誘電率の集積キ
ャパシタ層を、米国特許第５，０９９，３８８号明細
書，および米国特許第５，５２１，３３２号明細書のよ
うに、信号ラインに接触しないでチップ下に配置するこ
とができる。しかし、幾つかのワイヤボンド基板構造
は、チップに隣接する低誘電率層で好適に構成されて、
信号ラインの性能の劣化を軽減する（米国特許第５，３
７１，４０３号明細書）。しかしながら、チップ接続が
Ｃ４すなわちフリップ・チップ型の接続による多層セラ
ミック基板（薄膜層を有しても有していなくても）で
は、通常、高誘電率材料を不所望に通過する信号ライン
を有することなく、完全に高誘電率材料よりなる層で基
板を構成することが不可能である。従って、米国特許第
５，１７７，６７０号明細書に記載されたような高誘電
率材料および低誘電率材料を共に用いて、キャパシタを
含む層を構成することが好ましい。
【００１５】図１は、インターポーザ・キャパシタ１０
の一般的な配置を示している。この図では、チップ１４
が、工業上周知の標準的なフリップ・チップ技術、すな
わち、球１５で示されるＣ４ボンディングによってイン
ターポーザ１６に取り付けられる。インターポーザ１６
は、同様の技術を用いて、接続部１７によりキャリア１
８に接続される。信号接続部および電圧接続部は、チッ
プ１４からインターポーザ１６へ、および、インターポ
ーザ１６からキャリア１８へ形成される。１９で示した
部品は、モジュールＩＯ、およびピン，はんだ，ボール
などのコネクタである。
【００１６】図２は、従来のインターポーザ・キャパシ
タ２０を示している。図２は、誘電体層２１，２２，２
３を有する多層構造（可能な実施例では、セラミック層
を用いることができる）を示している。一実施例では、
層２２は、金属電極２７と２８との間の容量値を増大す
る高誘電率材料より作製される。この構造を信号バイア
２５が貫通している。また、誘電体層を電圧バイア２４
および２６が貫通し、それぞれ電極２７および２８にさ
らに接続されている。従って、従来の構造では、信号バ
イア２５は、高誘電率材料層２２と密接している。イン
ターポーザとしての使用を容易にするために、構造２０
は、その上面にパッド２９を有し、チップへの接続を与
える。この接続は、例えば、従来のフリップ・チップす
なわちＣ４ボンディングを用いることができる。また、
底面にはパッド３０があり、シングルチップ・キャリア
またはマルチチップ・キャリアのいずれかのチップ・キ
ャリアへの接続を容易にする。
【００１７】図３は、従来のキャリア集積キャパシタ４
０を示している。図３は、誘電体層４１，４２，４３，
４４を有する多層構造（可能な実施例では、セラミック
層を用いることができる）を示している。一実施例で
は、層４２は、金属電極４７と４８との間の容量値を増
大する高誘電率材料より作製されるが、層４１，４３，
および４４は、低誘電率材料より作製することができ
る。この構造を信号バイア４５が貫通している。従っ
て、従来の構造では、信号バイア４５は、層４２の高誘
電率材料と密接している。このことは、かなりの容量と
デバイスへの結合寄生容量とを付加する。また、誘電体
層を、電圧バイア４６および４６'が通過し、それぞれ
電極４７および４８に接続されている。また、電圧バイ
ア４６および４６'は、キャリア内の他の金属層（それ
ぞれ４７および４８）に接続することができる。キャリ
アは、現在実施されているように、上面上にパッド４９
を有し、チップへの接続を与え、この接続は、例えば、
フリップ・チップすなわちＣ４技術を用いることができ
る。また、底面上にはパッド５０があり、次のレベルの
キャリアすなわちカードまたはボードへの接続を容易に
する。さらに、キャリアは、シングルチップ・キャリア
またはマルチチップ・キャリアとすることができる。
【００１８】
【発明が解決しようとする課題】本発明の目的は、信号
バイアの近傍に低誘電率材料を有する多層セラミック・
キャパシタを提供することにある。
【００１９】本発明の他の目的は、低誘電率材料によっ
て囲まれた金属バイアを製造する方法を提供することに
ある。
【００２０】
【課題を解決するための手段】一態様では、本発明は、
キャパシタ内の高誘電率を有する材料の中に設けられた
低誘電率材料を含む領域によって囲まれた信号バイアを
有する多層セラミック・キャパシタであり、高性能半導
体チップのための減結合デバイスとして使用するため
に、高容量，低インダクタンスの理想構造を有してい
る。多層セラミック・キャパシタは、高性能半導体チッ
プと、シングルまたはマルチチップ・キャリアとの間に
介在させることができる。この構造は、シングルチップ
・キャリアまたはマルチチップ・キャリアの集積部品と
して形成することができる。
【００２１】他の態様では、本発明は、低誘電率材料よ
りなる材料によって囲まれた金属バイアを製造する方法
である。金属バイアおよび低誘電率材料は、高誘電率を
有する材料内に埋込まれている。この方法は、低誘電率
を有するグリーンシート材料内に所定の直径を有するバ
イアを形成した後、バイアを選択された金属ペーストで
充填し、次にグリーンシートを乾燥する。高誘電率材料
を有する他のグリーンシート材料を選択し、他のグリー
ンシート内には、最終構造において要求されるバイアの
直径と取り囲む低誘電率材料の幅とを加えた直径に等し
い直径を有する開口を形成する。低誘電率材料のシート
を、バイアの軸と開口の軸とが同軸状に位置合わせされ
るように高誘電率材料の他のシートの上に配置する。次
に、開口の直径に等しい直径を有する打抜き具を、その
中心線をバイアおよび開口の中心線に対して同軸状に位
置合わせして配置し、プラグを低誘電率のグリーンシー
トから分離し、他のグリーンシート内の開口に挿入す
る。本発明の方法によれば、低誘電体材料によって囲ま
れた挿入バイアを有する高誘電率材料の幾つかのシート
を作製することができる。これらのシートは、積上げら
れて、多層構造の上面から底面まで連続するバイアを有
する多層構造を製造する。これらの層は、積層され、積
層されたアセンブリは焼結される。
【００２２】本発明の前述したおよび他の態様は、図面
と共に以下の本発明の詳細な説明により明らかになるで
あろう。
【００２３】
【発明の実施の形態】図４は、インターポーザとして利
用される本発明の一実施例６０を示している。図４は、
誘電体層６１，６２，６３を有する多層構造（すなわ
ち、セラミック層を用いる）を示している。好適な実施
例では、金属電極６７と金属電極６８との間の容量値を
増大する高誘電率材料の層６２を有している。信号バイ
ア６５が、この構造を貫通している。この実施例の主要
な構成要素は、これらのバイアが低誘電率材料７０によ
って囲まれるかあるいは被覆されていることである。ま
た、誘電体層を電圧バイア６４および６６が貫通し、そ
れぞれ電極６７および６８に接続される。インターポー
ザとしての利用を容易にするために、この構造は、上面
にパッド６９を有し、チップへの接続を与える。この接
続は、例えば、フリップ・チップすなわちＣ４技術を用
いることができる。また、シングルチップ・キャリアま
たはマルチチップ・キャリアのいずれかのチップ・キャ
リアへの接続を容易にするために、底面にはパッド７１
がある。高誘電率材料の使用は、非常に高性能の電子チ
ップに必要な容量を与える。しかし、信号バイアは高誘
電率材料の隣接する層と接触すると、信号バイアは非常
に高い容量および容量結合を有することになる。
【００２４】本発明の実施例の主要な特徴は、信号バイ
ア６５を取り囲む、あるいは被覆する低誘電率材料を用
いることである。この被覆は、かなり小さい信号バイア
の容量と、信号バイア間のかなり小さい結合とを生じ、
これにより、高誘電率層の使用を可能にし、かつ、高性
能の電子応用を支持する。
【００２５】図５は、本発明の他の実施例を示す図であ
る。図５は、この低誘電率被覆の発明を、高容量層６
１，６２，６３がキャリアの上部にあるキャリア集積構
造内で用いることを示している。層７２は、低誘電率材
料より作製され、優れた信号ライン特性を与える（例え
ば、フライト時間，容量性装荷）。
【００２６】図６は、この低誘電率の被覆の発明を、高
容量層６１，６２，６３がキャリアの中央部内にあるキ
ャリア集積構造内で用いることを示している。
【００２７】図７は、この低誘電率の被覆の発明を、高
容量層６１，６２，６３がキャリアの底部にあるキャリ
ア集積構造内で用いることを示している。
【００２８】図８は、低誘電率材料の領域７３を含む信
号被覆方法の拡張を示し、この場合には、一群の信号バ
イアは、高誘電率材料層を貫通することができる。図８
のデバイスは、多層チップ・キャリアに集積された減少
容量構造を形成している。低誘電率領域を導入すること
によって、多数の信号が高誘電材料を貫通し、これによ
り、信号トレースの影響を小さくすることが可能とな
る。
【００２９】本発明のデバイスまたは装置では、各バイ
アは、寄生容量の問題を防止する低誘電率材料の被覆に
よって囲まれるが、他方では依然として、残りのキャパ
シタの高誘電率誘電体が高い減結合容量を与えることを
可能にする。
【００３０】本発明の他の態様によれば、デバイスまた
は構造は、低誘電率のグリーンシートから開始すること
によって製造される。選択された直径の少なくとも１つ
のバイアがグリーンシート内に形成され、次に、バイア
は適切な金属ペーストで充填され、グリーンシートは乾
燥される。次に、高誘電率グリーンシートが、バイアお
よび低誘電率材料取り囲み領域の直径に等しい１つの開
口または複数の開口をシート内に形成することによって
用意される。充填されたバイアを有する低誘電率グリー
ンシートは、高誘電率グリーンシート上に配置される。
このとき、低誘電率グリーンシート内のバイアの中心線
は、高誘電率グリーンシート内の開口の中心線に対して
位置合わせされ、すなわち同軸状に配置される。開口と
同じ直径を有する打抜き具が、打抜き具の中心軸をバイ
アおよび開口の中心線に対して同軸状に位置合わせさ
れ、低誘電率グリーンシート上に配置される。打抜き具
が作動されて、スラグが低誘電率シートより分離され、
高誘電率シートに挿入される。これにより、金属ペース
トの中心部を有するセラミック・スラグを、低誘電率シ
ートから高誘電率シートへ移送する。プロセスの残りの
工程は、標準ＭＬＣ処理であり、この処理は、金属／低
誘電率グリーンシートの中心部を有する高誘電率グリー
ンシートを積み上げ、積層し、焼結する工程を含む。
【００３１】図４は、理想的な多層セラミック・キャパ
シタ構造の概略図である。この構造は、インターポーザ
・キャパシタのような個別のものとすることができ、そ
の際、フリップ・チップまたは他の手段を用いてチップ
またはチップ・キャリアのような他の構成要素に取り付
けることができる。また、この構造は、埋め込まれるか
集積化されるチップ・キャリアのような他の構造の一部
とすることができる。
【００３２】この最終構造を実現する４つの方法を、以
下に説明する。
【００３３】方法１ 図９を参照すると、グリーンセラミックシート８０（厚
さは最終製品の要求によって決められる）は、その中に
１つ以上のホール８２（バイアとしても知られる）が設
けられている。グリーンシート８０は、焼結後のセラミ
ック状態で低誘電率を有するような材料から選択され
る。バイア８２の形成は、打抜き，レーザ・アブレーシ
ョン，または他の処理によって行うことができる。金属
スクリーン印刷方法を用いて、バイア８２は、適切な金
属ペースト８４で充填される。金属ペースト８４は、金
属（例えば、タングステン（Ｗ），モリブデン（Ｍｏ）
または他の金属あるいは合金）と、有機バインダと無機
成分（例えば、シリケートまたは他のガラス材料，アル
ミナおよび／または他のセラミック材料）との混合物と
することができる。この金属ペースト８４は、金属およ
びセラミックグリーンシートを同時焼成することができ
るように調整され選択される。
【００３４】図１０に示すように、焼結の際、比較的高
い誘電率のセラミックを生成する他のグリーンシート８
６が選択される。適切なプロセス（上述したような）を
用いることによって、低誘電率のグリーンシート８０の
ホール／バイア８２より大きい直径を有する開口８８
が、グリーンシート８６に形成される。
【００３５】図１１には、グリーンシート８０は、充填
されていない大きなバイア８８の上に充填されたバイア
８２が重なるように、グリーンシート８６上に配置され
る。注意すべきことは、バイア８２と開口８８とを、そ
れらの縦軸ができるだけ同軸状になるように位置合わせ
することである。この位置合わせは、グリーンシート上
に基準位置合わせマークおよび他の位置合わせを用いる
ことによって実現される。これは、技術上周知の方法で
ある。全体のアセンブリは、プラテンまたはテーブル９
０の上に配置される。
【００３６】次に、打抜き具９２または他の手段を用い
て、充填されたグリーンシート８０は、スラグ９４（図
１２）を作製するのに用いられる。スラグはグリーンシ
ート８０から分離され、下のグリーンシート８６のバイ
ア８８の中に挿入される。打抜き具９２は、その縦軸
が、グリーンシート８０のバイア８２およびグリーンシ
ート８６の開口８８の縦軸に対してできるだけ同軸状に
なるように位置合わせされる。１つまたは幾つかのシー
ト８６を同時焼結した後、最終のセラミック構造が実現
される。この最終のセラミック構造は、金属ペースト８
４より形成された金属導体が、グリーンシート８０より
形成された低誘電率のセラミックによって囲まれてい
る。これは、グリーンシート８６より形成された高誘電
率セラミックによってさらに囲まれる。これは、図４に
示す理想的なキャパシタ構造を示し、このキャパシタ構
造では、信号伝送は低誘電率被覆によって囲まれた金属
領域内で行われる。
【００３７】方法２ 図１３を参照すると、グリーンセラミックシート１００
が、焼結の際に高誘電率の最終セラミック材料を作製す
るように選択される。打抜き具または他の手段を用い
て、バイア１０２が、グリーンシート１００に形成され
る。
【００３８】次に、図１４に示すように、セラミック材
料と有機物とガラスの適切な混合物からなり、適正な条
件で焼結されると低誘電率セラミックを生成する誘電体
ペースト１０４が選択される。スクリーン印刷または他
の適切な方法を用いて、バイア１０２が、誘電体ペース
ト１０４で充填される。ペーストは、乾燥させて強度の
測定を行うことができる。
【００３９】図１５に示すように、打抜き具または他の
適切な方法を用いて、シート１００にバイア１０６が作
成される。新しく作製されたバイア１０６の中心軸は、
前に作製され充填されたバイア１０２の縦軸に対してで
きるだけ同軸状になるようにする。新しいバイア１０６
は、その直径をバイア１０２より小さくしなければなら
ない。２つのバイア（１０２，１０６）の実際の直径
は、次のような幾つかの要因により決定される。すなわ
ち、グリーンシート１００の厚さ，グリーンシート１０
０の物理的特性，誘電体ペースト１０４の物理的特性，
バイア１０６内に形成される導体ラインに課される電気
的条件，および他の要因である。
【００４０】図１６を参照すると、スクリーン印刷また
は他の適切な方法を用いて、バイア７２が、金属粉末
と，セラミックおよびガラス粉末と，有機バインダーと
の混合物よりなる適切な金属ペースト１０８で充填され
る。この構造の１つまたは幾つかの層を焼結した後の最
終的な構造は、図４に示された構造のようになる。この
構造は、低誘電率被覆によって囲まれた領域内で発生す
る信号伝送を有し、含まれるノイズを小さくする。
【００４１】方法３ 図１３を参照すると、グリーンセラミックシート１００
は、焼結の際に高誘電率の最終セラミック材料を作製す
るように選択される。打抜き具または他の手段を用い
て、バイア１０２が、シート１００に形成される。
【００４２】次に、また、図１４を参照すると、セラミ
ックと有機物とガラスとの混合物より作られ、適正な条
件で焼結されると、低誘電率セラミックを生成する適切
な粘度の誘電体ペーストが選択される。スクリーン印刷
または他の方法を用いて、バイア１０２が、誘電体ペー
スト１０４で充填される。
【００４３】図１５は、適切な溶媒還元条件を用いるこ
とによって、適切な粘度の誘電体ペースト１０４が、温
度，ガスフロー，時間，またはそれらの組み合わせの影
響の下で収縮し得ることを示している。これにより、ペ
ースト１０４内に開口中央スペースを残して、同軸状バ
イア１０６を形成する。
【００４４】また、図１６を参照すると、スクリーン印
刷または他の適切な方法を用いて、バイア１０６が、金
属粉末と，セラミックおよびガラス粉末と，有機バイン
ダとの混合物よりなる適切な金属ペースト１０８で充填
される。この構造の１つまたは幾つかの層を焼結した後
の最終的な構造は、図４に示す理想的なキャパシタ構造
になる。この構造は、低誘電体被覆によって囲まれた領
域内に発生する信号伝送を有し、含まれるノイズを小さ
くする。
【００４５】方法４ 図１７は、多層セラミック構造のような焼結セラミック
構造１１０を示す。セラミック１１２は、１枚以上のセ
ラミックシートよりなる。これらセラミックシートは、
金属ペーストと同時焼成されて、多層構造内に金属導体
１１４，１１６，１１８を形成する。典型的には、セラ
ミック１１２は、低誘電率セラミックであり、金属導体
１１４は、電力バイアとも呼ばれる電力伝送部であり、
金属導体１１６は、信号伝送部すなわち信号バイアであ
り、金属導体１１８は、グランド伝送部すなわちグラン
ド・バイアである。
【００４６】次に、キャパシタ構造が、焼成された構造
の上に形成される。このような実施例は、ポスト・ファ
イア・キャパシタ（ｐｏｓｔ ｆｉｒｅ ｃａｐａｃｉ
ｔｏｒ）とも呼ばれる。
【００４７】次に、図１８を参照すると、技術上周知の
適切な材料およびパターニング方法を用いて、金属電極
１２０が付着されパターニングされる。金属電極１２０
は、グランド電極に相当するので、電極１２０は、グラ
ンド・スルーバイア１１８に電気的に短絡されるが、電
力バイア１１４および信号バイア１１６から電気的に絶
縁されなければならない。例えば、金属は、スクリーン
印刷マスクを介した金属ペースト・スクリーン印刷のよ
うな厚膜処理か、あるいはスパッタ付着または蒸着のよ
うな薄膜処理を用いて付着し、次に、ホトリソグラフィ
ーおよびウェットまたはドライエッチング方法によって
最終的なパターンを形成することができる。同様にし
て、次に、比較的高い誘電率の材料１２２が付着され、
パターニングされる。これは、適切な前駆体ペーストを
スクリーン印刷するような厚膜処理、あるいはスパッタ
付着または化学的気相成長のような薄膜処理のいずれか
を用いて付着し、続いて、ホトリソグラフィおよびウェ
ットまたはドライエッチングを用いてパターニングして
所望のパターンを形成することにより行われる。
【００４８】次に、図１９を参照すると、厚膜または薄
膜処理を用いて、比較的低い誘電率の材料が、空いてい
る領域内に付着され、バイア１１４および１１６の中心
軸の周りにドーナッツ型被覆１２４，１２５が形成され
る。これらの被覆１２４，１２５は、次の金属充填のた
めに中央部に充分な間隙または通路を残すように形成さ
れなければならない。
【００４９】図２０に示すように、電極層でもある層１
２６が次の点を除いて層１２０と同様に付着され、パタ
ーニングされる。すなわち、層１２６は、バイア１１６
およびバイア１１８から電気的に絶縁され、バイア１１
４に電気的に短絡されなければならない。さらに、層１
２６は、層１２６に用いられる同じ金属によって被覆１
２４内の中央ギャップを充填することによって、バイア
１１４に接続されなければならない。
【００５０】次に、層１２４と同様に付着されパターニ
ングされた層１２８は、低誘電率層である。層１３０
は、そのとき付着され、図に示すようにパターニングさ
れた金属導体である。
【００５１】厚膜セラミック・ペースト（またはグリー
ンシート）１２２，１２４，１２８および金属ペースト
１２０，１２６，１３０の場合は、付着後に構造を同時
焼成するために、焼結プロセスが必要とされる。付着に
用いられる薄膜法の場合には、焼結プロセスは必要でな
い。
【００５２】本発明は、個別のまたは集積化されたデカ
ップであるインターポーザのために用いることができ
る。
【００５３】本発明を特定の実施例に基づいて説明して
きたが、本発明は、ここに示した内容に限定されること
を意図するものではない。むしろ、請求項の均等の範囲
内で本発明から逸脱することなく、種々の変更を行うこ
とができる。
【００５４】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）多層セラミック・キャパシタの、低誘電率材料に
よって囲まれた金属バイアを製造する方法であって、前
記バイアおよび前記低誘電率材料は高誘電率を有する材
料内に埋め込まれ、前記方法は、 ａ）低誘電率を有する材料よりなるグリーンシート内に
所定の直径を有する少なくとも１つのバイアを形成する
工程と、 ｂ）前記バイアを選択された金属ペーストで充填し、前
記グリーンシートを乾燥させる工程と、 ｃ）高誘電率を有する材料よりなる他のグリーンシート
を選択し、少なくとも１つの開口を形成する工程とを含
み、前記開口は、前記低誘電率を有する材料よりなるグ
リーン・シートによって囲まれた前記バイアの所望の直
径よりも大きい直径を有し、 ｄ）前記高誘電率を有する材料よりなるグリーン・シー
トの上に前記低誘電率を有する材料よりなるグリーンシ
ートを配置し、前記バイアの中心線を前記開口の中心線
に対して位置合わせし、前記低誘電率を有する材料より
なるグリーンシートを前記開口の直径にほぼ等しい打抜
き具で打抜き、前記打抜き具は、前記バイアおよび前記
開口の中心軸に対して位置合わせされた中心軸を有し、
前記高誘電率を有する材料よりなるグリーン・シート内
の前記開口の中に挿入される、前記バイアを有する低誘
電率材料よりなるプラグを作製する工程を含むことを特
徴とする多層セラミック・キャパシタの金属バイアを製
造する方法。 （２）低誘電率材料によって囲まれた挿入バイアを有す
る高誘電率材料よりなる幾つかのグリーンシートを作製
する工程を含むことを特徴とする、前記（１）に記載の
多層セラミック・キャパシタの金属バイアを製造する方
法。 （３）低誘電率材料によって囲まれたバイアを有する前
記高誘電率材料よりなるグリーンシートを積上げて多層
構造を作製する工程を含み、前記多層構造は、前記多層
構造の上層から下層まで連続するパスを作製するために
設けられたバイアを有することを特徴とする、前記
（２）に記載の多層セラミック・キャパシタの金属バイ
アを製造する方法。 （４）前記層は、一体に積層されることを特徴とする、
前記（３）に記載の多層セラミック・キャパシタの金属
バイアを製造する方法。 （５）前記積層された構造は、焼結されることを特徴と
する、前記（４）に記載の多層セラミック・キャパシタ
の金属バイアを製造する方法。 （６）前記積上げられた層を、高誘電率を有する材料よ
りなる少なくとも１つの層で被覆する工程を含むことを
特徴とする、前記（３）に記載の多層セラミック・キャ
パシタの金属バイアを製造する方法。 （７）前記積上げられた層を用いて、前記積上げられた
層が高誘電率を有する材料よりなる層の複合体の内部に
ある複合体を形成し、さらなる多層構造を形成する工程
を含むことを特徴とする、前記（３）に記載の多層セラ
ミック・キャパシタの金属バイアを製造する方法。 （８）高誘電率を有する材料の上部に、前記積上げられ
た層を用いて、さらなる多層構造を形成する工程を含む
ことを特徴とする、前記（３）に記載の多層セラミック
・キャパシタの金属バイアを製造する方法。 （９）低誘電率の材料によって囲まれた金属バイアを有
し、前記金属バイアおよび低誘電率材料は高誘電率を有
する材料内に埋め込まれた構造を有する多層セラミック
・キャパシタであって、前記多層セラミック・キャパシ
タは、 ａ）低誘電率を有する材料よりなるグリーンシート内に
所定の直径を有する少なくとも１つのバイアを形成する
工程と、 ｂ）前記バイアを選択された金属ペーストで充填し、前
記グリーンシートを乾燥させる工程と、 ｃ）高誘電率を有する材料よりなる他のグリーンシート
を選択し、少なくとも１つの開口を形成する工程とを含
み、前記開口は、前記低誘電率を有する材料よりなるグ
リーン・シートによって囲まれた前記バイアの所望の直
径よりも大きい直径を有し、 ｄ）前記高誘電率を有する材料よりなるグリーン・シー
トの上に前記低誘電率を有する材料よりなるグリーンシ
ートを配置し、前記バイアの中心線を前記開口の中心線
に対して位置合わせする工程と、 ｅ）前記低誘電率を有する材料よりなるグリーンシート
を、前記開口の直径にほぼ等しい打抜き具で打抜き、前
記打抜き具は、前記バイアおよび前記開口の中心軸に対
して位置合わせされた中心軸を有し、前記高誘電率を有
する材料よりなるグリーン・シート内の前記開口内に挿
入される、前記バイアを有する低誘電率材料のプラグを
作製する工程を含む方法によって製造されることを特徴
とする多層セラミック・キャパシタ。 （１０）前記方法は、低誘電率材料によって囲まれたバ
イアを有する高誘電率材料よりなる前記シートを積上げ
て多層構造を作製する工程を含み、前記多層構造は、前
記多層構造の上層から下層まで連続するパスを形成する
ように配置されたバイアを有することを特徴とする、前
記（９）に記載の多層セラミック・キャパシタ。 （１１）前記層は、一体に積層されることを特徴とす
る、前記（９）に記載の多層セラミック・キャパシタ。 （１２）前記積上げられた層は、高誘電率を有する材料
よりなる積上げられた層で被覆されることを特徴とす
る、前記（９）に記載の多層セラミック・キャパシタ。 （１３）前記積上げられた層は、高誘電率を有する材料
よりなる層の複合体の内部にある複合体に形成され、さ
らなる多層構造を形成することを特徴とする、前記
（９）に記載の多層セラミック・キャパシタ。 （１４）前記積上げられた層は、高誘電率を有する材料
の上部に配置され、さらなる多層構造を形成することを
特徴とする、前記（９）に記載の多層セラミック・キャ
パシタ。
【図面の簡単な説明】
【図１】インターポーザ・キャパシタの配置を一般的に
示す概略図である。
【図２】従来のインターポーザ減結合構造の断面概略図
である。
【図３】多層チップ・キャリアへ集積された従来のキャ
パシタ構造の断面概略図である。
【図４】本発明による低容量のインターポーザ減結合構
造の断面概略図である。
【図５】多層チップ・キャリアの上層に集積された減少
信号寄生容量の減結合構造の断面概略図である。
【図６】多層チップ・キャリアの中央部分に集積された
減少信号寄生容量のインターポーザ構造の断面概略図で
ある。
【図７】多層チップ・キャリアの下層に集積された減少
信号寄生容量のインターポーザ減結合構造の断面概略図
である。
【図８】低誘電率の追加領域を有する多層チップ・キャ
リア内の中央部として集積された減少信号寄生容量構造
の断面概略図である。
【図９】低誘電率を有する材料領域によって囲まれたバ
イアを有する高誘電率材料の構造を製造するのに用いら
れる本発明による方法を示す図である。
【図１０】低誘電率を有する材料領域によって囲まれた
バイアを有する高誘電率材料の構造を製造するのに用い
られる本発明による方法を示す図である。
【図１１】低誘電率を有する材料領域によって囲まれた
バイアを有する高誘電率材料の構造を製造するのに用い
られる本発明による方法を示す図である。
【図１２】低誘電率を有する材料領域によって囲まれた
バイアを有する高誘電率材料の構造を製造するのに用い
られる本発明による方法を示す図である。
【図１３】低誘電率を有する材料領域によって囲まれた
バイアを有する高誘電率材料の構造を製造する本発明に
よる第２および第３の他の方法を示す図である。
【図１４】低誘電率を有する材料領域によって囲まれた
バイアを有する高誘電率材料の構造を製造する本発明に
よる第２および第３の他の方法を示す図である。
【図１５】低誘電率を有する材料領域によって囲まれた
バイアを有する高誘電率材料の構造を製造する本発明に
よる第２および第３の他の方法を示す図である。
【図１６】低誘電率を有する材料領域によって囲まれた
バイアを有する高誘電率材料の構造を製造する本発明に
よる第２および第３の他の方法を示す図である。
【図１７】多数のバイアを有するポスト・ファイア・キ
ャパシタの構成を示す図である。
【図１８】多数のバイアを有するポスト・ファイア・キ
ャパシタの構成を示す図である。
【図１９】多数のバイアを有するポスト・ファイア・キ
ャパシタの構成を示す図である。
【図２０】多数のバイアを有するポスト・ファイア・キ
ャパシタの構成を示す図である。
【符号の説明】
１０，２０ キャパシタ １４ チップ １５ Ｃ４ボンディング １６ インターポーザ １７ 接続部 １８ キャリア １９ モジュールＩＯ ２１，２２，２３ 誘電体層 ２４，２６ 電圧バイア ２５ 信号バイア ２７，２８ 電極 ２９，３０，４９，５０，６９，７１ パッド ４１，４３，４４ 層 ４２，１２２ 高誘電率材料 ４５，４６，４６' バイア ４７，４８ 他の金属層 ６０ 一実施例 ６１，６２，６３ 誘電体層 ６４，６５，６６，７２，１０６，１１６，１１８ バ
イア ６７，６８ 電極 ７０ 低誘電率材料 ７３ 領域 ８０，８６ グリーンシート ８２ ホール（バイア） ８４，１０８，１３０ 金属ペースト ８８ 開口 ９０ テーブル ９２ 打抜き具 ９４ スラグ １００ グリーンセラミックシート １０２ 充填バイア １０４ 誘電体ペースト １１０ 焼結セラミック構造 １１２ セラミック １１４ 電源バイア １２０ グランド電極 １２４，１２５ ドーナッツ型被覆 １２６，１２８ 層
フロントページの続き (72)発明者 ハーヴェイ・シー・ヘイメル アメリカ合衆国 12601 ニューヨーク 州 ポウキープシー マーティン ロー ド 14 (72)発明者 ロバート・エイ・リタ アメリカ合衆国 12590 ニューヨーク 州 ワッピンガーズ フォールズ シェ アウッド フォレスト 49エフ (72)発明者 ハーバート・アイ・ストーラー アメリカ合衆国 12590 ニューヨーク 州 ワッピンガーズ フォールズ セイ ブラ レーン 26 (56)参考文献 特開 平２−281694（ＪＰ，Ａ) 特開 昭60−177695（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01G 4/00 - 4/40 H05K 1/16

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】多層セラミック・キャパシタの、低誘電率
    材料によって囲まれた金属バイアを製造する方法であっ
    て、前記バイアおよび前記低誘電率材料は高誘電率を有
    する材料内に埋め込まれ、前記方法は、 ａ）低誘電率を有する材料よりなるグリーンシート内に
    所定の直径を有する少なくとも１つのバイアを形成する
    工程と、 ｂ）前記バイアを選択された金属ペーストで充填し、前
    記グリーンシートを乾燥させる工程と、 ｃ）高誘電率を有する材料よりなる他のグリーンシート
    を選択し、少なくとも１つの開口を形成する工程とを含
    み、前記開口は、前記低誘電率を有する材料よりなるグ
    リーン・シートによって囲まれた前記バイアの所望の直
    径よりも大きい直径を有し、 ｄ）前記高誘電率を有する材料よりなるグリーン・シー
    トの上に前記低誘電率を有する材料よりなるグリーンシ
    ートを配置し、前記バイアの中心線を前記開口の中心線
    に対して位置合わせし、前記低誘電率を有する材料より
    なるグリーンシートを前記開口の直径にほぼ等しい打抜
    き具で打抜き、前記打抜き具は、前記バイアおよび前記
    開口の中心軸に対して位置合わせされた中心軸を有し、
    前記高誘電率を有する材料よりなるグリーン・シート内
    の前記開口の中に挿入される、前記バイアを有する低誘
    電率材料よりなるプラグを作製する工程を含むことを特
    徴とする多層セラミック・キャパシタの金属バイアを製
    造する方法。
  2. 【請求項２】低誘電率材料によって囲まれた挿入バイア
    を有する高誘電率材料よりなる幾つかのグリーンシート
    を作製する工程を含むことを特徴とする、請求項１に記
    載の多層セラミック・キャパシタの金属バイアを製造す
    る方法。
  3. 【請求項３】低誘電率材料によって囲まれたバイアを有
    する前記高誘電率材料よりなるグリーンシートを積上げ
    て多層構造を作製する工程を含み、前記多層構造は、前
    記多層構造の上層から下層まで連続するパスを作製する
    ために設けられたバイアを有することを特徴とする、請
    求項２に記載の多層セラミック・キャパシタの金属バイ
    アを製造する方法。
  4. 【請求項４】前記層は、一体に積層されることを特徴と
    する、請求項３に記載の多層セラミック・キャパシタの
    金属バイアを製造する方法。
  5. 【請求項５】前記積層された構造は、焼結されることを
    特徴とする、請求項４に記載の多層セラミック・キャパ
    シタの金属バイアを製造する方法。
  6. 【請求項６】前記積上げられた層を、高誘電率を有する
    材料よりなる少なくとも１つの層で被覆する工程を含む
    ことを特徴とする、請求項３に記載の多層セラミック・
    キャパシタの金属バイアを製造する方法。
  7. 【請求項７】前記積上げられた層を用いて、前記積上げ
    られた層が高誘電率を有する材料よりなる層の複合体の
    内部にある複合体を形成し、さらなる多層構造を形成す
    る工程を含むことを特徴とする、請求項３に記載の多層
    セラミック・キャパシタの金属バイアを製造する方法。
  8. 【請求項８】高誘電率を有する材料の上部に、前記積上
    げられた層を用いて、さらなる多層構造を形成する工程
    を含むことを特徴とする、請求項３に記載の多層セラミ
    ック・キャパシタの金属バイアを製造する方法。
  9. 【請求項９】低誘電率の材料によって囲まれた金属バイ
    アを有し、前記金属バイアおよび低誘電率材料は高誘電
    率を有する材料内に埋め込まれた構造を有する多層セラ
    ミック・キャパシタであって、前記多層セラミック・キ
    ャパシタは、 ａ）低誘電率を有する材料よりなるグリーンシート内に
    所定の直径を有する少なくとも１つのバイアを形成する
    工程と、 ｂ）前記バイアを選択された金属ペーストで充填し、前
    記グリーンシートを乾燥させる工程と、 ｃ）高誘電率を有する材料よりなる他のグリーンシート
    を選択し、少なくとも１つの開口を形成する工程とを含
    み、前記開口は、前記低誘電率を有する材料よりなるグ
    リーン・シートによって囲まれた前記バイアの所望の直
    径よりも大きい直径を有し、 ｄ）前記高誘電率を有する材料よりなるグリーン・シー
    トの上に前記低誘電率を有する材料よりなるグリーンシ
    ートを配置し、前記バイアの中心線を前記開口の中心線
    に対して位置合わせする工程と、 ｅ）前記低誘電率を有する材料よりなるグリーンシート
    を、前記開口の直径にほぼ等しい打抜き具で打抜き、前
    記打抜き具は、前記バイアおよび前記開口の中心軸に対
    して位置合わせされた中心軸を有し、前記高誘電率を有
    する材料よりなるグリーン・シート内の前記開口内に挿
    入される、前記バイアを有する低誘電率材料のプラグを
    作製する工程を含む方法によって製造されることを特徴
    とする多層セラミック・キャパシタ。
  10. 【請求項１０】前記方法は、低誘電率材料によって囲ま
    れたバイアを有する高誘電率材料よりなる前記シートを
    積上げて多層構造を作製する工程を含み、前記多層構造
    は、前記多層構造の上層から下層まで連続するパスを形
    成するように配置されたバイアを有することを特徴とす
    る、請求項９に記載の多層セラミック・キャパシタ。
  11. 【請求項１１】前記層は、一体に積層されることを特徴
    とする、請求項９に記載の多層セラミック・キャパシ
    タ。
  12. 【請求項１２】前記積上げられた層は、高誘電率を有す
    る材料よりなる積上げられた層で被覆されることを特徴
    とする、請求項９に記載の多層セラミック・キャパシ
    タ。
  13. 【請求項１３】前記積上げられた層は、高誘電率を有す
    る材料よりなる層の複合体の内部にある複合体に形成さ
    れ、さらなる多層構造を形成することを特徴とする、請
    求項９に記載の多層セラミック・キャパシタ。
  14. 【請求項１４】前記積上げられた層は、高誘電率を有す
    る材料の上部に配置され、さらなる多層構造を形成する
    ことを特徴とする、請求項９に記載の多層セラミック・
    キャパシタ。
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Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US6072690A (en) * 1998-01-15 2000-06-06 International Business Machines Corporation High k dielectric capacitor with low k sheathed signal vias
JP3147087B2 (ja) * 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US6236572B1 (en) * 1999-02-04 2001-05-22 Dell Usa, L.P. Controlled impedance bus and method for a computer system
JP3701138B2 (ja) * 1999-04-23 2005-09-28 松下電器産業株式会社 電子部品の製造方法
US6569278B1 (en) * 1999-09-29 2003-05-27 International Business Machines Corporation Powder metal polymer organic sheet punching for substrate conductors
JP3489728B2 (ja) * 1999-10-18 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板および高周波回路
US6801422B2 (en) * 1999-12-28 2004-10-05 Intel Corporation High performance capacitor
JP2001189234A (ja) * 1999-12-28 2001-07-10 Tdk Corp 積層コンデンサ
US6724611B1 (en) 2000-03-29 2004-04-20 Intel Corporation Multi-layer chip capacitor
US6607780B1 (en) * 2000-05-25 2003-08-19 International Business Machines Corporation Process of forming a ceramic structure using a support sheet
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
US6970362B1 (en) 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US6611419B1 (en) * 2000-07-31 2003-08-26 Intel Corporation Electronic assembly comprising substrate with embedded capacitors
US6775150B1 (en) * 2000-08-30 2004-08-10 Intel Corporation Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
JP2002260959A (ja) * 2001-03-01 2002-09-13 Nec Corp 積層コンデンサとその製造方法およびこのコンデンサを用いた半導体装置、電子回路基板
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
JP3495727B2 (ja) * 2001-11-07 2004-02-09 新光電気工業株式会社 半導体パッケージおよびその製造方法
US6559543B1 (en) * 2001-11-16 2003-05-06 International Business Machines Corporation Stacked fill structures for support of dielectric layers
JP3788329B2 (ja) * 2001-11-29 2006-06-21 株式会社村田製作所 コンデンサアレイ
JP2003332749A (ja) * 2002-01-11 2003-11-21 Denso Corp 受動素子内蔵基板、その製造方法及び受動素子内蔵基板形成用素板
US6768650B2 (en) * 2002-02-07 2004-07-27 International Business Machines Corporation Method and structure for reduction of impedance using decoupling capacitor
KR100476027B1 (ko) * 2002-05-29 2005-03-10 전자부품연구원 내장형 캐패시터를 갖는 세라믹 적층 소자의 제조방법
US6878572B2 (en) * 2002-05-30 2005-04-12 Intel Corporation High capacitance package substrate
US7018494B2 (en) * 2002-08-28 2006-03-28 Kyocera Corporation Method of producing a composite sheet and method of producing a laminate by using the composite sheet
US6898070B2 (en) * 2002-12-19 2005-05-24 Avx Corporation Transmission line capacitor
JP4059085B2 (ja) * 2003-01-14 2008-03-12 松下電器産業株式会社 高周波積層部品およびその製造方法
US7327554B2 (en) * 2003-03-19 2008-02-05 Ngk Spark Plug Co., Ltd. Assembly of semiconductor device, interposer and substrate
KR100755088B1 (ko) * 2003-03-28 2007-09-03 티디케이가부시기가이샤 다층 기판 및 그 제조방법
US6813138B1 (en) * 2003-04-30 2004-11-02 Industrial Technology Research Institute Embedded microelectronic capacitor equipped with geometrically-centered electrodes and method of fabrication
CN1317923C (zh) * 2003-09-29 2007-05-23 财团法人工业技术研究院 一种具内藏电容的基板结构
JP2005191562A (ja) * 2003-12-05 2005-07-14 Ngk Spark Plug Co Ltd コンデンサとその製造方法
US7259956B2 (en) * 2003-12-19 2007-08-21 Broadcom Corporation Scalable integrated circuit high density capacitors
US7132743B2 (en) * 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
JP4071204B2 (ja) * 2004-02-27 2008-04-02 Ｔｄｋ株式会社 多層セラミック基板の製造方法
US7268419B2 (en) * 2004-06-17 2007-09-11 Apple Inc. Interposer containing bypass capacitors for reducing voltage noise in an IC device
DE102004031878B3 (de) * 2004-07-01 2005-10-06 Epcos Ag Elektrisches Mehrschichtbauelement mit zuverlässigem Lötkontakt
SG119230A1 (en) * 2004-07-29 2006-02-28 Micron Technology Inc Interposer including at least one passive element at least partially defined by a recess formed therein method of manufacture system including same and wafer-scale interposer
US7216406B2 (en) * 2004-09-29 2007-05-15 Intel Corporation Method forming split thin film capacitors with multiple voltages
US7176575B2 (en) * 2004-09-30 2007-02-13 Intel Corporation Input/output routing on an electronic device
KR100678083B1 (ko) * 2004-11-11 2007-02-02 삼성전자주식회사 임베디드 캐패시터와 임베디드 캐패시터의 제작 방법
GB2439861A (en) 2005-03-01 2008-01-09 X2Y Attenuators Llc Internally overlapped conditioners
US7508062B2 (en) * 2005-03-11 2009-03-24 Lsi Corporation Package configuration and manufacturing method enabling the addition of decoupling capacitors to standard package designs
DE102005028498B4 (de) * 2005-06-20 2015-01-22 Epcos Ag Elektrisches Vielschichtbauelement
US7510619B2 (en) * 2005-07-08 2009-03-31 International Business Machines Corporation Greensheet via repair/fill tool
JP4757587B2 (ja) * 2005-09-21 2011-08-24 Ｔｄｋ株式会社 積層コンデンサ、及び、その製造方法
US7332799B2 (en) * 2005-12-28 2008-02-19 Tessera, Inc. Packaged chip having features for improved signal transmission on the package
US7470863B2 (en) * 2006-01-24 2008-12-30 International Business Machines Corporation Microelectronic device with mixed dielectric
US8049340B2 (en) * 2006-03-22 2011-11-01 Lsi Corporation Device for avoiding parasitic capacitance in an integrated circuit package
US7897877B2 (en) * 2006-05-23 2011-03-01 Endicott Interconnect Technologies, Inc. Capacitive substrate
US7746660B1 (en) * 2006-10-10 2010-06-29 Xilinx, Inc. Reduced mounting inductance and increased self-resonant frequency range
US7570493B2 (en) * 2006-11-16 2009-08-04 Sony Ericsson Mobile Communications Printed circuit board with embedded circuit component
US8653625B2 (en) * 2007-03-14 2014-02-18 Microntechnology, Inc. Interposer structure with embedded capacitor structure, and methods of making same
US7679926B2 (en) * 2007-08-22 2010-03-16 Taiwan Semiconductor Manfacturing Company, Ltd. Capacitors with insulating layer having embedded dielectric rods
WO2009113198A1 (ja) * 2008-03-14 2009-09-17 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
US20090264443A1 (en) * 2008-04-18 2009-10-22 David Helton Treatment of organophosphate exposure with tetrahydroindolone arylpiperazine compounds
US20090296310A1 (en) * 2008-06-03 2009-12-03 Azuma Chikara Chip capacitor precursors, packaged semiconductors, and assembly method for converting the precursors to capacitors
KR100967059B1 (ko) * 2008-08-25 2010-06-30 삼성전기주식회사 캐패시터 내장형 ｌｔｃｃ 기판
JP5407775B2 (ja) * 2009-03-31 2014-02-05 Ｔｄｋ株式会社 薄膜コンデンサの製造方法及び薄膜コンデンサ
US10297550B2 (en) * 2010-02-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC architecture with interposer and interconnect structure for bonding dies
US8389870B2 (en) 2010-03-09 2013-03-05 International Business Machines Corporation Coreless multi-layer circuit substrate with minimized pad capacitance
US8455995B2 (en) * 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US8659359B2 (en) 2010-04-22 2014-02-25 Freescale Semiconductor, Inc. RF power transistor circuit
JP6043548B2 (ja) * 2012-08-31 2016-12-14 太陽誘電株式会社 コンデンサ
US9281283B2 (en) 2012-09-12 2016-03-08 Freescale Semiconductor, Inc. Semiconductor devices with impedance matching-circuits
US11481596B2 (en) * 2013-01-18 2022-10-25 Amatech Group Limited Smart cards with metal layer(s) and methods of manufacture
JP6385075B2 (ja) * 2013-04-15 2018-09-05 キヤノン株式会社 プリント配線板、プリント回路板及び電子機器
JP2015056501A (ja) * 2013-09-11 2015-03-23 セイコーエプソン株式会社 回路基板、回路基板の製造方法、電子デバイス、電子機器および移動体
WO2015048808A1 (en) * 2013-09-30 2015-04-02 Wolf Joseph Ambrose Silver thick film paste hermetically sealed by surface thin film multilayer
US9797938B2 (en) 2014-03-28 2017-10-24 International Business Machines Corporation Noise modulation for on-chip noise measurement
US9979597B2 (en) 2014-04-04 2018-05-22 Qualcomm Incorporated Methods and apparatus for assisted radio access technology self-organizing network configuration
US9377804B2 (en) * 2014-04-10 2016-06-28 Qualcomm Incorporated Switchable package capacitor for charge conservation and series resistance
US9123738B1 (en) 2014-05-16 2015-09-01 Xilinx, Inc. Transmission line via structure
US9659850B2 (en) 2014-12-08 2017-05-23 Qualcomm Incorporated Package substrate comprising capacitor, redistribution layer and discrete coaxial connection
US9414496B2 (en) * 2014-12-18 2016-08-09 Oracle International Corporation Method for a printed circuit board with an array of high density AC coupling/DC blocking capacitors
US9490555B1 (en) * 2015-05-22 2016-11-08 Deere & Company System or connector for voltage bus structures
US10432152B2 (en) * 2015-05-22 2019-10-01 Nxp Usa, Inc. RF amplifier output circuit device with integrated current path, and methods of manufacture thereof
US9692363B2 (en) 2015-10-21 2017-06-27 Nxp Usa, Inc. RF power transistors with video bandwidth circuits, and methods of manufacture thereof
JP6614246B2 (ja) * 2016-02-03 2019-12-04 富士通株式会社 キャパシタ内蔵多層配線基板及びその製造方法
US9807867B2 (en) * 2016-02-04 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method of manufacturing the same
US11489038B2 (en) 2017-08-29 2022-11-01 Micron Technology, Inc. Capacitors having vertical contacts extending through conductive tiers
US10509063B2 (en) * 2017-11-28 2019-12-17 Fluke Corporation Electrical signal measurement device using reference signal
MY202414A (en) 2018-11-28 2024-04-27 Intel Corp Embedded reference layers fo semiconductor package substrates

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4349862A (en) * 1980-08-11 1982-09-14 International Business Machines Corporation Capacitive chip carrier and multilayer ceramic capacitors
JPS6088420A (ja) 1983-10-21 1985-05-18 日本電気株式会社 複合積層セラミツク部品
US4567542A (en) * 1984-04-23 1986-01-28 Nec Corporation Multilayer ceramic substrate with interlayered capacitor
US4757235A (en) * 1985-04-30 1988-07-12 Nec Corporation Electroluminescent device with monolithic substrate
US4935844A (en) * 1987-01-13 1990-06-19 Ian Burn Low dielectric constant compositions
JPH0425098A (ja) * 1990-05-16 1992-01-28 Matsushita Electric Ind Co Ltd セラミック多層基板
US5177670A (en) * 1991-02-08 1993-01-05 Hitachi, Ltd. Capacitor-carrying semiconductor module
US5144526A (en) * 1991-08-05 1992-09-01 Hughes Aircraft Company Low temperature co-fired ceramic structure containing buried capacitors
US5162977A (en) * 1991-08-27 1992-11-10 Storage Technology Corporation Printed circuit board having an integrated decoupling capacitive element
JP2711618B2 (ja) * 1992-06-30 1998-02-10 ティーディーケイ株式会社 誘電体組成物、多層配線基板および積層セラミックコンデンサ
JP2969237B2 (ja) * 1992-07-06 1999-11-02 日本特殊陶業株式会社 コンデンサー内蔵基板及びその製造方法
JPH06283380A (ja) 1993-03-30 1994-10-07 Hitachi Ltd コンデンサ内蔵セラミック多層回路板の製法
US5371403A (en) * 1993-09-24 1994-12-06 Vlsi Technology, Inc. High performance package using high dielectric constant materials for power/ground and low dielectric constant materials for signal lines
US6072690A (en) * 1998-01-15 2000-06-06 International Business Machines Corporation High k dielectric capacitor with low k sheathed signal vias

Also Published As

Publication number Publication date
US6430030B2 (en) 2002-08-06
US6200400B1 (en) 2001-03-13
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