JPH0750462A

JPH0750462A - 電子回路基板

Info

Publication number: JPH0750462A
Application number: JP5210925A
Authority: JP
Inventors: Osamu Sugano; 修菅野; Shigeru Takahashi; 繁高橋; Senjo Yamagishi; 千丈山岸; Atsushi Kayahara; 淳萱原
Original assignee: Nihon Cement Co Ltd
Current assignee: Nihon Cement Co Ltd
Priority date: 1993-08-03
Filing date: 1993-08-03
Publication date: 1995-02-21
Anticipated expiration: 2015-07-12
Also published as: JP3064751B2

Abstract

(57)【要約】【目的】交差する配線の数が多く複雑であっても、そ
れらの交差を防ぐジャンパーチップを搭載することによ
って、安価な電子回路基板を提供すること。【構成】マザーボードである回路基板１１に、該回路
基板１１に形成された交差する配線１２を、層間に形成
された内部配線７，８により交わることなく収納したジ
ャンパーチップであるセラミック多層基板１０を搭載す
ることにより、配線の交差を防止した電子回路基板とし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路基板上に配線用部
品を搭載した電子回路基板に関し、特に、前記配線用部
品として、ジャンパーチップを用いた電子回路基板に関
する。

【０００２】

【従来の技術及びその課題】基板上に形成された電子回
路を接続する配線は、交差する場合が存在する。このよ
うな場合、その交差を防ぐための一方法として、基板を
多層構造とする場合がある。この多層構造の基板では、
図４に示したように交差する配線１０１，１０２の一方
を、ヴィアホール１０３を用いて他の層１０４に一旦迂
回させ、さらにその層からヴィアホール１０５を用いて
元の層１０６に戻して配線の交差を防いでいる。

【０００３】しかしながら、上述した多層構造の基板に
よって配線の交差を防ぐ方法においては、層数を増やす
ことにより、容易に交差する配線の数が多い複雑な電子
回路の接続が可能となるが、層数が増える分、製作費用
が高くなるという課題を有していた。

【０００４】また、交差する配線の数が少ない場合にお
いては、ジャンパーチップを用いて交差を防ぐ方法が存
在する。かかる方法は、図５に示したように回路基板上
において交差する配線１０７，１０８の一方を、陸橋の
如くはんだ１０９によってその両端を配線上に接続され
たジャンパーチップ１１０を用いて接続する構造のもの
である。

【０００５】しかし、かかる回路基板上にジャンパーチ
ップを搭載する方法においては、交差する配線毎にジャ
ンパーチップを一つずつ搭載するものであるため、交差
する配線の数が多くなるとその搭載のための作業が増
え、煩雑のものとなると共に、搭載のための費用は電子
部品１つを搭載するのと同じ費用が発生するため、交差
する配線の数が少ない場合にのみ有効な手段となってい
た。

【０００６】また、上記した従来より使用されているジ
ャンパーチップは、一つのチップで１本しか交差を受け
持つことが出来ないため、交差する配線の数自体が少な
いものであっても、その配線が複雑に交差している場合
には対応が出来ないという課題も有していた。

【０００７】本発明は、上述した従来の配線の交差を防
ぐための技術が有する課題に鑑みなされたものであっ
て、その目的は、交差する配線の数が多く複雑であって
も、それらの交差を防ぐ新規なジャンパーチップを搭載
することによって、安価な電子回路基板を提供すること
にある。

【０００８】

【課題を解決するための手段】本発明は、上記目的を達
成するため、回路基板上に配線の交差を防ぐためのジャ
ンパーチップを搭載する電子回路基板において、上記ジ
ャンパーチップを、複数の交差配線を層間に形成された
内部配線により交わることなく収納したセラミック多層
基板とした。

【０００９】上記した本発明にかかる電子回路基板によ
れば、配線の交差を防ぐためのジャンパーチップを、複
数の交差配線を層間に形成された内部配線により交わる
ことなく収納したセラミック多層基板としたため、複数
の配線の交差を１チップで防ぐことが可能となり、また
複雑な配線にも容易に対応できることとなるため、マザ
ーボードである回路基板の層数を増やすことなく、安価
な単層基板、或いは層数の少ない多層基板を用いて電子
回路基板を作製することが可能となる。

【００１０】ここで、上記セラミック多層基板として
は、グリーンシート積層法で積層され、焼成が１０００
°Ｃ以下で成されたセラミック多層基板とすることが望
ましい。これは、セラミック多層基板の作製に、いわゆ
る低温焼成セラミックを用いることにより、内部配線導
体として導電抵抗の低い銀、銅、金、銀−パラジュウム
等の使用が可能となり、電気損失の少ない基板となるた
めである。

【００１１】また、上記セラミック多層基板としては、
焼成されたアルミナ板上に、グリーンシートをグリーン
シート積層法で積層し、焼成が１０００°Ｃ以下で成さ
れたセラミック多層基板とすることも望ましい。これ
は、上記した内部配線導体として導電抵抗の低い金属の
使用が可能なセラミック多層基板となると共に、焼成さ
れたアルミナ板の存在により、基板自体の強度が高く、
また縦、横の平面方向に収縮が無く、端面電極の位置の
くるわない基板を提供できるためである。

【００１２】さらに、上記セラミック多層基板の内部配
線は、ヴィアホールを通さず層毎に直接基板の端面に引
き出され、その引き出された内部配線の端部が、セラミ
ック多層基板の端面に形成された電極に接続されている
ことが望ましく、また、上記セラミック多層基板のマザ
ーボードである回路基板への電気的接続は、セラミック
多層基板の端面に形成された上記電極のみで成されてい
ることが望ましい。これは、このような構造とすること
により、複数の交差配線を層間に形成された内部配線に
より交わることなく収納したセラミック多層基板の作製
が容易となると共に、該セラミック多層基板のマザーボ
ードへの電気的接続が簡易に成せるものとなるためであ
る。

【００１３】

【実施例】以下、本発明の実施例を、図面を参照しなが
ら詳細に説明する。

【００１４】−実施例１− 図１は、本発明の第１の実施例を示したものであり、該
図中（ａ），（ｂ）は、ジャンパーチップであるセラミ
ック多層基板を作製する途中のグリーンシートを示した
平面図、（ｃ）及び（ｄ）は、各々作製したセラミック
多層基板の側面図、及び斜視図である。また（ｅ）は、
完成した電子回路基板の斜視図である。

【００１５】ジャンパーチップであるセラミック多層基
板の作製は、先ずアルミナとホウ珪酸鉛系ガラスを５０
重量部づつ用い、それに樹脂（バインダー）と溶剤を加
えて混合し、スラリーを作製した後、該スラリーをドク
ターブレード法により塗工し、乾燥してグリーンシート
１、及び２を作製する。

【００１６】その後、上記グリーンシート１，２に、図
１（ａ），（ｂ）に示したように端面電極用の孔３，４
を各々開け、その孔３，４内に、スクリーン印刷法にて
銀−パラジウム系電極ペーストを用いて端面電極５，６
を印刷する。さらに上記グリーンシート１，２上に、内
部配線用銀ペーストを用いて各々同様にスクリーン印刷
法にて内部配線７，８を形成する。

【００１７】配線が形成された上記グリーンシート１，
２を重ね、さらに印刷した配線を保護するため、印刷し
ていないグリーンシートを最上部に重ねてグリーンシー
ト積層法にて積層した後、圧力２９０ｋｇ／ｃｍ²で１
０分間プレスする。なお、本実施例においては、内部配
線を形成する層数を２層の例を挙げているが、３層以上
でも特に制限はない。

【００１８】プレスした積層板は、４００°Ｃで１２０
分間脱バインダー（樹脂を燃焼、灰化して取り除く）し
た後、８５０°Ｃで１０分間焼成する。その後、得られ
た焼成体の表面に、内部配線７，８の位置が判るよう
に、配線に沿ってマーキング用ガラスペーストを用いて
マーキング９を印刷し、焼成する。

【００１９】最後に、端面電極５，６が焼成体の端面に
現れるように、上記端面電極用の孔３，４の中央部に沿
ってダイシングソーにて焼成体を切断し、図１（ｃ）及
び（ｄ）に示すような、交差配線を層間に形成された内
部配線７，８により交わることなく収納したジャンパー
チップであるセラミック多層基板１０を作製する。

【００２０】得られたセラミック多層基板１０を、図１
（ｅ）に示す如くマザーボードである回路基板１１に、
その端面電極部において電気的に接続し、電子回路基板
を作製する。かかる電子回路基板は、マザーボードであ
る回路基板１１に形成された複数の交差する配線１２
を、１つのジャンパーチップであるセラミック多層基板
１０によって交わることなく接続した基板となる。

【００２１】−実施例２− 図２は、本発明の第２の実施例を示したものであり、該
図中（ａ），（ｂ）は、ジャンパーチップであるセラミ
ック多層基板を作製する途中のグリーンシートを示した
平面図、（ｃ）は、作製途中にあるセラミック多層基板
の側面図である。また（ｄ）及び（ｅ）は、各々作製し
たセラミック多層基板の側面図、及び斜視図である。

【００２２】本実施例においては、先ず上記実施例１と
同様の方法で作製したグリーンシート２１、及び２２の
表面に、図２（ａ），（ｂ）に示したように、各々内部
配線用の銀ペーストを用いて、スクリーン印刷法にて配
線の端部がチップの外側にはみ出すようにチップサイズ
よりも大きく内部配線２３、及び２４を印刷する。

【００２３】その後、上記グリーンシート２１、及び２
２を、実施例１と同じく積層、プレス、脱バインダー、
焼成した後、さらに実施例１と同じくマーキング用のガ
ラスペーストを用いてマーキング２５を焼成体の表面に
印刷し、焼成する。

【００２４】得られた焼成体を、所定の寸法に切断し、
図２（ｃ）に示すように焼成体の端面に、内部配線２
３、及び２４の端部が現れた焼成体を形成する。

【００２５】そして最後に、焼成体の端面に現れた上記
内部配線２３、及び２４の端部に、各々接続するように
銀−パラジウム系外部電極ペーストを用いて端面電極２
６を印刷し、焼成して図２（ｄ）及び（ｅ）に示すよう
な、交差配線を層間に形成された内部配線２３、及び２
４により交わることなく収納したセラミック多層基板２
７を作製する。

【００２６】このセラミック多層基板を２７用いて、上
記実施例１の図１（ｅ）に示したと同様の電子回路基板
を作製できる。

【００２７】−実施例３− 図３は、本発明の第３の実施例を示したものであり、該
図中（ａ）は、焼成したアルミナ板の平面図、（ｂ）
は、グリーンシートの平面図である。また（ｃ）及び
（ｄ）は、各々作製したセラミック多層基板の側面図、
及び斜視図である。

【００２８】先ず、焼成されたアルミナ板３１に、図３
（ａ）に示したように実施例２と同じくチップサイズよ
りも大きく内部配線３３を印刷し、焼成する。次に、実
施例１と同様の方法で作製したグリーンシート３２に、
図３（ｂ）に示したように同じく大きめの内部配線３４
を印刷する。

【００２９】その後、上記グリーンシート３２を、上記
アルミナ板３１の上に位置合わせして積層し、６０ｋｇ
／ｃｍ²の圧力で３分間プレスした後、実施例１と同じ
く脱バインダー、焼成する。これを実施例２と同じく所
定の寸法に切断し、端面電極３５を印刷した後、焼成す
る。

【００３０】そして最後に、得られた焼成体の最上部の
配線を保護するため、表面をガラス３６にて被覆すると
共に、上記実施例と同様にマーキング３７を施し、焼成
して図３（ｃ）及び（ｄ）に示すような、交差配線を層
間に形成された内部配線３３，３４により交わることな
く収納したセラミック多層基板３８を作製する。

【００３１】このセラミック多層基板を３８用いて、上
記実施例１の図１（ｅ）に示したと同様の電子回路基板
を作製できる。

【００３２】

【発明の効果】以上、説明した本発明にかかる電子回路
基板によれば、交差する配線の数が多く複雑であって
も、マザーボードである回路基板の層数を増やすことな
く対応でき、安価な電子回路基板の提供が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示した図であり、
（ａ），（ｂ）は、ジャンパーチップであるセラミック
多層基板を作製する途中のグリーンシートを示した平面
図、（ｃ）及び（ｄ）は、各々作製したセラミック多層
基板の側面図、及び斜視図である。また（ｅ）は、完成
した電子回路基板の斜視図である。

【図２】本発明の第２の実施例を示した図であり、
（ａ），（ｂ）は、ジャンパーチップであるセラミック
多層基板を作製する途中のグリーンシートを示した平面
図、（ｃ）は、作製途中にあるセラミック多層基板の側
面図である。また（ｄ）及び（ｅ）は、各々作製したセ
ラミック多層基板の側面図、及び斜視図である。

【図３】本発明の第３の実施例を示した図であり、
（ａ）は、焼成したアルミナ板の平面図、（ｂ）は、グ
リーンシートの平面図である。また（ｃ）及び（ｄ）
は、各々作製したセラミック多層基板の側面図、及び斜
視図である。

【図４】従来の電子回路基板の一部を示した斜視図であ
る。

【図５】従来の他の電子回路基板の一部を示した斜視図
である。

【符号の説明】

１，２，２１，２２，３２グリーンシート３，４グリーンシートに形成された孔５，６，２６，３５端面電極７，８，２３，２４，３３，３４内部配線９，２５，３７マーキング１０，２７，３８セラミック多層基板１１回路基板１２交差する配線３１アルミナ板３６ガラス層

Claims

【特許請求の範囲】

【請求項１】回路基板上に配線の交差を防ぐためのジ
ャンパーチップを搭載した電子回路基板において、上記
ジャンパーチップを、複数の交差配線を層間に形成され
た内部配線により交わることなく収納したセラミック多
層基板としたことを特徴とする、電子回路基板。
【請求項２】上記セラミック多層基板が、グリーンシ
ート積層法で積層され、焼成が１０００°Ｃ以下で成さ
れたセラミック多層基板であることを特徴とする、請求
項１記載の電子回路基板。
【請求項３】上記セラミック多層基板が、焼成された
アルミナ板にグリーンシートがグリーンシート積層法で
積層され、焼成が１０００°Ｃ以下で成されたセラミッ
ク多層基板であることを特徴とする、請求項１記載の電
子回路基板。
【請求項４】上記セラミック多層基板の内部配線が、
ヴィアホールを通さず層毎に直接基板の端面に引き出さ
れ、その引き出された内部配線の端部が、セラミック多
層基板の端面に形成された電極に接続されていることを
特徴とする、請求項１、２又は３記載の電子回路基板。
【請求項５】上記セラミック多層基板のマザーボード
である回路基板への電気的接続が、セラミック多層基板
の端面に形成された電極のみで成されていることを特徴
とする、請求項１、２、３又は４記載の電子回路基板。