JPH01298796A - 混成集積回路 - Google Patents

混成集積回路

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JPH01298796A
JPH01298796A JP63129372A JP12937288A JPH01298796A JP H01298796 A JPH01298796 A JP H01298796A JP 63129372 A JP63129372 A JP 63129372A JP 12937288 A JP12937288 A JP 12937288A JP H01298796 A JPH01298796 A JP H01298796A
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resistor
sheet
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Yuji Otani
祐司 大谷
Takashi Nagasaka
崇 長坂
Yutaka Fukuda
豊 福田
Hideki Nakagawara
中川原　英樹
Hideki Tanigawa
谷川　秀樹
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NipponDenso Co Ltd
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    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は混成集積回路に関するものである。
［従来技術及び課題］ 従来の多層混成集積回路（多層ハイブリッドＩＣ）にお
いては、第４図に示すように受動素子である厚膜抵抗体
１は多層よりなる基板２の表面においてターミナルとな
る導体３，４間に形成される。ところが、この厚膜抵抗
体１の占有面積は導体３，４を含めて少なくとも１．６
ｍｍロ程度必要となっている。従って、このような厚膜
抵抗体１を使用する場合において抵抗体の数が多いとき
には基板サイズの小型化（高密度化）に対応できないと
いう問題があった。
この発明の目的は、上記課題に鑑み抵抗体等の受動素子
の占有面積を少なくし基板の小型化を図ることができる
混成集積回路を提供することにある。
［課題を解決するための手段］ この発明は、多層よりなる回路基板の層間の配線接続を
施すために開けられたホール部に抵抗体若しくは誘電体
を組込んだ混成集積回路をその要旨とするものである。
［作用］ 層間の配線接続を行なうためのホール部に抵抗体若しく
は誘電体が組込まれ、層の表面においてはその抵抗体等
の占有面積は′０″となる。
［実施例］ 以下、この発明を具体化した一実施例を図面に従って説
明する。
第２図（ａ）〜（ｄ）はその製造工程を示す基板の断面
図であり、この実施例では３層構造とし最も上層に抵抗
体を配置する場合について以下述ぺる。
まず、第２図（ａ）に示すように、３枚のアルミナのグ
リーンシー、ト１１．１２．１３を用意し、最も上層に
位置させるグリーンシート１１の所定の位置にピアホー
ル（穴＞１４．１５．１６を形成する。そし”Ｃ１第２
図（ｂ）に示すようにスクリーン印刷にてピアホール１
５に周知の手法により導体ペースト１７を充填する。次
いで、ピアホール１４．１６に抵抗体ペースト１８．１
９をスクリーン印刷法にて充填する。
次に、第２図（Ｃ）に示すように、同じくスクリーン印
刷にて各グリーンシート１１，１２．１３の表面に所定
の導体ペースト２０．２１のパターンを印刷する。そし
て、第２図（ｄ）に示すように、各グリーンシート１１
，１２．１３を重ねた状態で加圧し圧着する。その後、
圧着した各グリーンシート１１，１２．１３を焼成する
。
その結果、第１図に示すような多層よりなるアルミナ基
板２２．２３．２４の層間に配線接続を施すためのピア
ホール部（１４，１６）に抵抗体（１８，１９＞を組込
んだ混成集積回路が形成される。この混成集積回路にお
いては、通常の居間配線接続を行なうピアホール部（１
４，１６）に抵抗体（１８，１９）が組込まれ、基板２
２の表面においてはその抵抗体の占有面積は“０″とな
り、抵抗体の数が多くてもその占有面積を少なくし基板
の小型化を図ることができることとなる。
即ち、従来では厚膜抵抗体１の占有面積は導体３゜４を
含めて少なくとも１．５ｒｎｍ口程度必要となっていた
が、その低抗体の占有領域をなくすことができることと
なる。
又、ピアホール部の抵抗体形成プロセスは従来のピアホ
ール部への導体充填工程を抵抗体充填工程に置換えるだ
けでよいので、従来の工程に特別の工程を付加づること
なく容易に行なうことができる。
尚、この発明は上記実施例に限定されるものでなく、上
記実施例ではピアホール部に受動素子として抵抗体を組
込んだが誘電体をスクリーン印刷法で組込んでもよい。
又、上記実施例では各グリーンシート１１，１２．１３
を重ねることにより多層化したが、第３図に示すように
、導体ペーストと絶縁ペーストを交互に印刷する方法に
より多層化しそのピアホール部に抵抗体等を組込んでも
よい。即ち、１枚の焼成したアルミナ基板２５上に導体
ペースト２６のパターンを形成し、次に、そのアルミナ
基板２５上に導体ペースト２６に連通ずるピアホール２
７を有する絶縁ペースト（ガラスペーストあるいはガラ
スセラミックペースト）２８を印刷する。
その後、ピアホール２７に導体ペースト２９や抵抗体ペ
ースト３０をスクリーン印刷法により充填する。さらに
、同様に絶縁ペースト３１により多層化し、その後焼成
することにより製造するようにしてもよい。
さらに、基板材料もアルミナに限定されるものではなく
、例えばガラスセラミックや１、あるいはガラスエポキ
シ等の樹脂材料であってもよい。
又、この発明の構造は両面スルーホール基板におけるス
ルーホール部にも適用できる。
［発明の効果］ 以上詳述したようにこの発明によれば、層上の抵抗体等
の受動素子の占有面積を少なくし基板の小型化を図るこ
とができる優れた効果を発揮する。
【図面の簡単な説明】
第１図はこの発明を具体化した混成集積回路の断面図、
第２図（ａ）〜（ｄ）は混成集積回路の製造工程を説明
するための断面図、第３図は別個の混成集積回路の断面
図、第４図は従来の混成集積回路の断面図である。 １４はピアホール、１６はピアホール、１８は抵抗体（
抵抗体ペースト）、１９は抵抗体（抵抗体ペースト）、
２２はアルミナ基板、２３はアルミナ基板、２４はアル
ミナ基板、２７はピアホール、２８は絶縁ペースト、３
０は抵抗体ペースト、３１は絶縁ペースト。 特許出願人　　　　　日本電装　　株式会社代　理　人
　　　　　弁理士　　恩１）ｎ宣ピアホール 第２ ＼　　＼　　　　　　　　　　　　　　１３図

Claims (1)

    【特許請求の範囲】
  1. １．多層よりなる回路基板の層間の配線接続を施すため
    に開けられたホール部に抵抗体若しくは誘電体を組込ん
    だことを特徴とする混成集積回路。
JP63129372A 1988-05-26 1988-05-26 混成集積回路 Expired - Lifetime JP2712295B2 (ja)

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