JPH0513682A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0513682A JPH0513682A JP16131891A JP16131891A JPH0513682A JP H0513682 A JPH0513682 A JP H0513682A JP 16131891 A JP16131891 A JP 16131891A JP 16131891 A JP16131891 A JP 16131891A JP H0513682 A JPH0513682 A JP H0513682A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- lower conductive
- conductive portion
- insulator
- upper conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 高いインダクタンスをもつインダクタを小さ
な占有面積で製造する。 【構成】 半導体基板１上に間隔を隔てて、複数の下部
導電部２１を形成し、これら下部導電部２１のうち、隣
接するものの間を斜めに横切った状態に上部導電部２２
を配置し、その両端部を隣接する下部導電部２１にそれ
ぞれ結合し、その上部導電部２２の中途を半導体基板１
よりも離してある。
な占有面積で製造する。 【構成】 半導体基板１上に間隔を隔てて、複数の下部
導電部２１を形成し、これら下部導電部２１のうち、隣
接するものの間を斜めに横切った状態に上部導電部２２
を配置し、その両端部を隣接する下部導電部２１にそれ
ぞれ結合し、その上部導電部２２の中途を半導体基板１
よりも離してある。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に半導体基板上に形成したインダクタに関する。
に半導体基板上に形成したインダクタに関する。
【０００２】
【従来の技術】従来、半導体基板上に形成したインダク
タとしては、例えば図３に示すようなものが知られてい
る。これは、半導体基板１上に金属膜製の角形のスパイ
ラル素子２を形成したものである。同図において、６は
スパイラル素子２の外方端部に設けた端子、７はスパイ
ラル素子２の内方端部をライン８によって外部に引き出
した端子である。なお、このライン８による引き出しの
際、このライン８がスパイラル素子２と短絡するのを防
止するため、スパイラル素子２のうち、ライン８と交差
する部分は、開放されており、その代わりにその交差部
分のライン８上にシリコンナイトライドのような絶縁物
３を形成し、この絶縁物３上にスパイラル素子２の開放
部分を接続するように金属膜４が形成されている。この
インダクタのインダクタンスは、主に半導体基板１の厚
さ、スパイラル素子２のライン幅、ライン間隔、ターン
数によって決定される。
タとしては、例えば図３に示すようなものが知られてい
る。これは、半導体基板１上に金属膜製の角形のスパイ
ラル素子２を形成したものである。同図において、６は
スパイラル素子２の外方端部に設けた端子、７はスパイ
ラル素子２の内方端部をライン８によって外部に引き出
した端子である。なお、このライン８による引き出しの
際、このライン８がスパイラル素子２と短絡するのを防
止するため、スパイラル素子２のうち、ライン８と交差
する部分は、開放されており、その代わりにその交差部
分のライン８上にシリコンナイトライドのような絶縁物
３を形成し、この絶縁物３上にスパイラル素子２の開放
部分を接続するように金属膜４が形成されている。この
インダクタのインダクタンスは、主に半導体基板１の厚
さ、スパイラル素子２のライン幅、ライン間隔、ターン
数によって決定される。
【０００３】
【発明が解決しようとする課題】このようなインダクタ
は、半導体基板１の表面に比較的大きな面積をとるスパ
イラル素子２を形成したものであるので、半導体基板１
の占有面積が大きい。しかも、このようなスパイラル素
子２の場合、スパイラル素子２を構成する各ライン間の
電磁結合が弱く、所定のインダクタンスを得ようとする
と、ターン数を多くしなければならず、益々半導体基板
１上の占有面積が大きくなる。なお、電磁結合を高める
方法としては、スパイラル素子２の各ラインの間隔を微
細化することも考えられるが、微細加工技術の限界や、
異物による短絡の恐れがあるので、その間隔は５μｍが
限界である。
は、半導体基板１の表面に比較的大きな面積をとるスパ
イラル素子２を形成したものであるので、半導体基板１
の占有面積が大きい。しかも、このようなスパイラル素
子２の場合、スパイラル素子２を構成する各ライン間の
電磁結合が弱く、所定のインダクタンスを得ようとする
と、ターン数を多くしなければならず、益々半導体基板
１上の占有面積が大きくなる。なお、電磁結合を高める
方法としては、スパイラル素子２の各ラインの間隔を微
細化することも考えられるが、微細加工技術の限界や、
異物による短絡の恐れがあるので、その間隔は５μｍが
限界である。
【０００４】本発明は、上記のような問題点を解決する
ために、高インダクタンスを少ない占有面積で実現する
ことを目的とする。
ために、高インダクタンスを少ない占有面積で実現する
ことを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基板と、この半導体基板上に間
隔を隔てて形成された複数の下部導電部と、これら下部
導電部のうち隣接するものの間を斜めに横切った状態に
配置され、両端部が上記隣接するものにそれぞれ結合さ
れ、中途が上記半導体基板よりも離れている上部導電部
とを、具備している。また、下部導電部と上部導電部と
の間に、これらに接するように絶縁物を設けることもで
きる。
めに、本発明は、半導体基板と、この半導体基板上に間
隔を隔てて形成された複数の下部導電部と、これら下部
導電部のうち隣接するものの間を斜めに横切った状態に
配置され、両端部が上記隣接するものにそれぞれ結合さ
れ、中途が上記半導体基板よりも離れている上部導電部
とを、具備している。また、下部導電部と上部導電部と
の間に、これらに接するように絶縁物を設けることもで
きる。
【０００６】
【作用】本発明によれば、各下部導電部と各上部導電部
とが接続されているので、下部導電部、上部導電部、下
部導電部・・・・と交互に電流が流れ、これによって下
部導電部と上部導電部との空間に磁束が発生する。従っ
てインダクタとして機能する。
とが接続されているので、下部導電部、上部導電部、下
部導電部・・・・と交互に電流が流れ、これによって下
部導電部と上部導電部との空間に磁束が発生する。従っ
てインダクタとして機能する。
【０００７】
【実施例】図１に本発明の第１の実施例を示す。この実
施例のインダクタは、例えばリニアＩＣ内の、高周波の
漏れの防止を目的としたバイアス回路に採用されてい
る。このインダクタは、半導体基板１上に複数の下部導
電部２１を有する。これら下部導電部は、所定の間隔を
隔てて平行に配置された複数の金属膜条体からなり、こ
れらの両外側のものには、端子２５、２６が一体に形成
されている。
施例のインダクタは、例えばリニアＩＣ内の、高周波の
漏れの防止を目的としたバイアス回路に採用されてい
る。このインダクタは、半導体基板１上に複数の下部導
電部２１を有する。これら下部導電部は、所定の間隔を
隔てて平行に配置された複数の金属膜条体からなり、こ
れらの両外側のものには、端子２５、２６が一体に形成
されている。
【０００８】これら下部導電部２１上の中央には、偏平
な直方体状の絶縁物、例えばシリコンナイトライド２２
が、下部導電部２１を跨ぐように形成されている。
な直方体状の絶縁物、例えばシリコンナイトライド２２
が、下部導電部２１を跨ぐように形成されている。
【０００９】この絶縁物２２上には、複数の上部導電部
２３が形成されている。これら上部導電部２３も例えば
金属膜製で、隣接する下部導電部２１間をそれぞれ斜め
に横切るように絶縁物２２の上面に配置され、その両端
部がそれぞれ隣接する下部導電部２１に結合されてい
る。従って、各上部導電部２３と下部導電部２１とは交
互に結合され、かつ上部導電部２３と下部導電部２１と
の間には、絶縁物２２によって間隔が隔てられている。
２３が形成されている。これら上部導電部２３も例えば
金属膜製で、隣接する下部導電部２１間をそれぞれ斜め
に横切るように絶縁物２２の上面に配置され、その両端
部がそれぞれ隣接する下部導電部２１に結合されてい
る。従って、各上部導電部２３と下部導電部２１とは交
互に結合され、かつ上部導電部２３と下部導電部２１と
の間には、絶縁物２２によって間隔が隔てられている。
【００１０】このようなインダクタは、例えば次のよう
にして製造される。まず図１(a) に示すように、各下部
導電部２１及び端子２５、２６をリフトオフ法によって
形成する。なお、半導体基板１の上面全域に金属膜を蒸
着させ、これをエッチングすることによっても各下部導
電部２１及び端子２５、２６を形成することができる。
次に、図１(b) に示すように、絶縁物２２であるシリコ
ンナイトライドをＣＶＤ法によって形成する。最後に、
図１(c) に示すように、上部導電部２３をリフトオフ法
によって形成する。この場合も、金属膜を蒸着し、これ
をエッチングすることによっても上部導電膜２３を形成
することができる。
にして製造される。まず図１(a) に示すように、各下部
導電部２１及び端子２５、２６をリフトオフ法によって
形成する。なお、半導体基板１の上面全域に金属膜を蒸
着させ、これをエッチングすることによっても各下部導
電部２１及び端子２５、２６を形成することができる。
次に、図１(b) に示すように、絶縁物２２であるシリコ
ンナイトライドをＣＶＤ法によって形成する。最後に、
図１(c) に示すように、上部導電部２３をリフトオフ法
によって形成する。この場合も、金属膜を蒸着し、これ
をエッチングすることによっても上部導電膜２３を形成
することができる。
【００１１】図２に第２の実施例を示す。この実施例
は、変圧器に本発明を実施したもので、第１の実施例の
インダクタを複数、例えば２個、接近して半導体基板１
上に形成し、これらインダクタの絶縁物２２がリング状
となるように延長し、両インダクタを相互誘導結合させ
たものである。この実施例も第１の実施例と同様に製造
することができる。
は、変圧器に本発明を実施したもので、第１の実施例の
インダクタを複数、例えば２個、接近して半導体基板１
上に形成し、これらインダクタの絶縁物２２がリング状
となるように延長し、両インダクタを相互誘導結合させ
たものである。この実施例も第１の実施例と同様に製造
することができる。
【００１２】上記の実施例では、絶縁物２２として、シ
リコンナイトライドを使用したが、この他にポリイミド
等の樹脂や、フェライト等を使用することもできる。ま
た、特別に絶縁物を設けずに、空気を絶縁物として使用
することもできる。さらに上記の実施例では、上部導電
部２３として金属膜を使用したが、ワイヤーボンディン
グに用いる金線等を使用することもできる。
リコンナイトライドを使用したが、この他にポリイミド
等の樹脂や、フェライト等を使用することもできる。ま
た、特別に絶縁物を設けずに、空気を絶縁物として使用
することもできる。さらに上記の実施例では、上部導電
部２３として金属膜を使用したが、ワイヤーボンディン
グに用いる金線等を使用することもできる。
【００１３】
【発明の効果】以上のように、本発明によれば、間隔を
隔てて配置した下部導電部の隣接するもの間を上部導電
部によって結合し、上部導電部と下部導電部との間に間
隔を隔てることによってインダクタを構成しているの
で、従来のスパイラル素子によってインダクタを構成し
たものと比較して、半導体基板上に占める面積が少なく
なる。しかも、下部導電部と上部導電部との間隔を接近
させることによって、容易に両者の電磁結合を高めるこ
とができるので、大きな面積を占有しなくても、高いイ
ンダクタンスを得ることができる。従って、半導体基板
上の占有面積を少なくした上で、高いインダクタンスを
得られるので、高密度化／高集積化が可能となる。さら
に、上部導電部と下部導電部との間に、これらに接する
ように絶縁物を設けた場合、この絶縁物の厚さを調整す
ることによって上部導電部と下部導電部との電磁結合度
を調整することができ、特に絶縁物の厚さを薄くした場
合には電磁結合を高めることができ、大きなインダクタ
ンスを得ることができる。
隔てて配置した下部導電部の隣接するもの間を上部導電
部によって結合し、上部導電部と下部導電部との間に間
隔を隔てることによってインダクタを構成しているの
で、従来のスパイラル素子によってインダクタを構成し
たものと比較して、半導体基板上に占める面積が少なく
なる。しかも、下部導電部と上部導電部との間隔を接近
させることによって、容易に両者の電磁結合を高めるこ
とができるので、大きな面積を占有しなくても、高いイ
ンダクタンスを得ることができる。従って、半導体基板
上の占有面積を少なくした上で、高いインダクタンスを
得られるので、高密度化／高集積化が可能となる。さら
に、上部導電部と下部導電部との間に、これらに接する
ように絶縁物を設けた場合、この絶縁物の厚さを調整す
ることによって上部導電部と下部導電部との電磁結合度
を調整することができ、特に絶縁物の厚さを薄くした場
合には電磁結合を高めることができ、大きなインダクタ
ンスを得ることができる。
【図１】本発明による半導体装置の第１の実施例の製造
工程を示す図である。
工程を示す図である。
【図２】同第２の実施例の平面図である。
【図３】従来のインダクタの平面図である。
１ 半導体基板
２１ 下部導電部
２２ 絶縁物
２３ 上部導電部
Claims (2)
- 【請求項１】 半導体基板上に間隔を隔てて形成された
複数の下部導電部と、これら下部導電部のうち隣接する
ものの間を斜めに横切った状態に配置され両端部が上記
隣接するものにそれぞれ結合され中途が上記半導体基板
よりも離れている上部導電部とを、具備する半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、上
記下部導電部と上記上部導電部との間にこれらに接する
状態に絶縁物を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16131891A JPH0513682A (ja) | 1991-07-02 | 1991-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16131891A JPH0513682A (ja) | 1991-07-02 | 1991-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513682A true JPH0513682A (ja) | 1993-01-22 |
Family
ID=15732819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16131891A Pending JPH0513682A (ja) | 1991-07-02 | 1991-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513682A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000023863A (ko) * | 1998-10-19 | 2000-05-06 | 김연태 | 고주파 집적 회로용 인덕터 장치 및 형성 방법 |
| KR100465233B1 (ko) * | 2002-03-05 | 2005-01-13 | 삼성전자주식회사 | 저손실 인덕터소자 및 그의 제조방법 |
| KR100548388B1 (ko) * | 2004-07-20 | 2006-02-02 | 삼성전자주식회사 | 저손실 인덕터소자 및 그의 제조방법 |
-
1991
- 1991-07-02 JP JP16131891A patent/JPH0513682A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000023863A (ko) * | 1998-10-19 | 2000-05-06 | 김연태 | 고주파 집적 회로용 인덕터 장치 및 형성 방법 |
| KR100465233B1 (ko) * | 2002-03-05 | 2005-01-13 | 삼성전자주식회사 | 저손실 인덕터소자 및 그의 제조방법 |
| KR100548388B1 (ko) * | 2004-07-20 | 2006-02-02 | 삼성전자주식회사 | 저손실 인덕터소자 및 그의 제조방법 |
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