KR20030007400A - 초소형 회로에 집적되는 코일, 코일 시스템 및 초소형 회로 - Google Patents

초소형 회로에 집적되는 코일, 코일 시스템 및 초소형 회로 Download PDF

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KR20030007400A
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인피네온 테크놀로지스 아게
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Abstract

본 발명은 초소형 회로(10)에 집적되는 코일(20) 및 코일 시스템, 그리고 상응하는 초소형 회로에 관한 것이다. 본 발명에 따라 코일(20)은 칩(11)의 산화물층(13) 내부에 배치되고, 상기 산화물층(13)은 기판(12)의 표면(14)상에 배치된다. 상기 코일(20)은 하나 이상의 와인딩(21)을 포함하며, 상기 와인딩(들)(21)이 공간적으로 서로 분리된 금속화 평면(24, 25)에 형성되는 2개의 도체 트랙(22, 23)의 적어도 세그먼트, 및 상기 도체 트랙(들)(22) 및/또는 도체 트랙 세그먼트(23)를 연결시키는 비어 콘택(40)으로 형성된다. 고품질 코일(20)을 제조하기 위해, 가급적 큰 횡단면(27)을 가진 코일(20)이 제조되고, 상기 코일(20)의 제조를 위해 표준 금속화, 특히 구리를 이용한 표준 금속화가 사용될 수 있다. 이것을 위해, 상기 비어 콘택(40)이 2개 이상의 층층이 배열된 비어 소자(42)들의 스택(41)으로 형성된다. 상기 비어 콘택(42)들 사이에는 금속화 평면의 부분(43)들이 배치된다.

Description

초소형 회로에 집적되는 코일, 코일 시스템 및 초소형 회로{Coil and coil system to be integrated in a microelectronic circuit, and a microelectronic circuit}
예컨대 발진기, 증폭기, 믹서 등과 같은 몇몇 회로 타입에는 인덕터(코일)가 필요하다. 상기 인덕터는 나머지 회로 부분들과 함께 칩 상에 집적할 때 문제를 일으킬 수 있는 소자 타입에 속한다. 이로 인해, 지금까지는 대부분의 경우 인덕터가 분리된 소자로서 사용되었다. 그 이유는 칩 상에 집적된 코일 형태의 인덕터가 단점을 갖기 때문이다. 그러나, 매우 높은 주파수에서는, 즉 1 GHz 이상의 주파수에서는 어떤 경우에도 집적된 인덕터가 사용되어야 하는데, 그 이유는 분리된 코일의 인입선을 통한 신호 전송이 매우 어렵기 때문이다.
도 1에는 선행 기술에 공지된 바와 같은 코일 실시예가 도시된다. 금속 트랙이 나선형이기 때문에, 소수의 와인딩이 커지는 반경으로 형성된다. 칩 상에 다수의 금속층이 제공되면, 상기 방식의 나선이 쌓여질 수 있다. 직렬 접속에 의해 인덕턴스가 부가된다. 병렬 접속에서는 벌크 저항이 감소되며, 이것은 낮은 파워손실을 야기한다. 그러나, 상기 공지된 코일 또는 코일 시스템은 일련의 단점을 갖는다. 특별한 단점은 예컨대 자계가 기판, 통상적으로 실리콘 기판 내로 침투함으로써 나타난다. 일반적으로 최근의 CMOS 기술에서는 비교적 낮은 옴 저항의 기판이 사용되며, 이것은 교번 자계에 의해 야기되는 비교적 높은 유도 전류를 초래한다. 이것은 비교적 높은 손실을 초래한다. 즉, 집적된 인덕터(코일)의 품질이 비교적 낮아진다. 기가헤르츠 주파수 범위에서, 상기 품질은 분리된 코일에 비해 예컨대 수 차수만큼 낮다. 코일 품질이 아날로그 회로의 중요한 성능 중 하나이기 때문에, 코일의 품질이 향상되어야 한다.
전술한 타입의 코일은 예컨대 표준 CMOS 프로세스에 사용된다. 이러한 프로세스에서는 비교적 낮은 옴 저항의 기판이 사용되는데, 이것은 낮은 코일 품질을 야기한다. 상기 기판 대신에 높은 옴 저항을 가진 기판이 사용되면, 손실이 감소되고 코일 품질이 높아진다. 그러나, 높은 옴 저항을 가진 기판은 트랜지스터 특성에 불리한 영향을 줄 수 있다. 높은 옴 저항을 가진 기판을 사용하면, 어떤 경우에도 표준 CMOS 프로세스가 불가능하므로, 다른 프로세스 제어가 필요하다. 그러나, 이것은 바람직하지 않다.
코일의 품질을 향상시키기 위한 또 다른 방법은 코일 바로 아래 기판 재료를 적합한 에칭 공정에 의해 제거하는 것이다. 그리고 나서, 코일 평면과 기판 사이에 금속층을 제공한다. 슬롯의 형성에 의해 와류를 막을 수 있고, 동시에 기판을 차폐할 수 있다. 그러나, 이러한 방법에서는 코일 와인딩에 대해 하나의 금속 평면이 제공될 수 없다는 단점이 있다. 따라서, 코일 품질이 미미하게만 향상될 수있다.
공지된 코일의 또 다른 단점은 비교적 큰 면적이 필요하다는 것이다. 도 1에 도시된 코일 구조는 약 9 nHz의 인덕턴스에서 0.3 * 0.3 mm의 면적을 필요로 한다. 큰 인덕턴스가 필요하면, 면적의 필요도 비례적으로 증가한다.
유럽 특허 공개 제 0 725 407호에는 최소형 회로에 집적된 3차원 코일이 개시되어 있다. 이 코일에서는 코일 축선이 칩 표면에 대해 수평으로 놓인다. 코일은 하나 이상의 와인딩을 포함하며, 상기 와인딩은 하부 금속화(metallization) 평면의 도체 트랙과 상부 금속화 평면의 도체 트랙 및 이것들을 접속하는 비어 콘택으로 제조된다. "비어(via)"는 일반적으로 2개의 금속 평면 사이의 접속 부재를 의미한다. 공지된 해결책에서, 인덕턴스는 도체 트랙과 비어 콘택 사이에 제공된, 고-투과성 재료로 된 코어에 의해 얻어진다. 상기 코어는 상기 공지된 해결책의 기본적인 특징이다. 유럽 특허 공개 제 9 725 407호에 개시된 코일 구조에서는 자계의 작은 부분만이 기판 내로 침투하므로, 이것에 수반되는 손실이 작아지고 따라서 코일의 품질이 향상된다. 상기 장점에도 불구하고 상기 코일 구조는 지금까지 사용되지 않았다. 그 이유는 예컨대, 지금까지는 반도체와 양립될 수 있는 코어 재료가 제공되지 않았기 때문이다. 게다가, 모든 고-투과성 재료는 높은 주파수에서 높은 자기 반전 손실을 가지며, 이 손실은 코일의 품질을 제한한다. 또한, 통상적으로 사용되는 금속화에서는 비어 저항이 너무 높다.
본 발명은 초소형 회로에 집적되는 코일 및 코일 시스템에 관한 것이다. 본 발명은 또한 초소형 회로에 관한 것이다.
도 1은 선행 기술에 공지된 코일 구성의 평면도.
도 2는 본 발명에 따른 코일의 제 1 실시예.
도 3은 초소형 회로에 집적된, 도 2에 따른 코일의 횡단면도.
도 4는 도 2에 따른 코일의 다른 도면.
도 5는 자속선이 표시된, 도 4에 따른 코일의 횡단면도.
도 6은 본 발명에 따른 코일의 제 2 실시예.
도 7은 도 6에 따른 코일을 사용한 본 발명에 따른 코일 시스템의 평면도.
도 8은 도 7에 표시된 선 Ⅷ-Ⅷ에 따른 코일 시스템의 횡단면도.
도 9는 도 6에 도시된 코일을 사용한 본 발명에 따른 코일 시스템의 제 2 실시예.
도 10은 도 9에 도시된 선 Ⅹ-Ⅹ에 따른 코일 시스템의 횡단면도.
본 발명의 목적은 선행 기술에서 나타나는 단점이 없는 초소형 회로에 집적되는 코일 및 코일 시스템, 그리고 초소형 회로를 제공하는 것이다. 특히, 높은 품질을 가지며 간단하고 저렴한 방식으로 제조될 수 있고 초소형 회로에 집적될 수 있는 코일 또는 코일 시스템이 얻어져야 한다.
상기 목적은 본 발명의 제 1 관점에 따라, 하나 이상의 와인딩을 포함하며, 상기 와인딩(들)이 공간적으로 서로 분리된 금속화 평면에 형성되는 2개의 도체 트랙의 적어도 세그먼트, 및 상기 도체 트랙(들) 및/또는 도체 트랙 세그먼트를 연결시키는 비어 콘택으로 형성되는, 초소형 회로에 집적하기 위한 코일에 의해 달성된다. 상기 코일은 본 발명에 따라 각각의 비어 콘택이 2개 이상의 층층이 배열된 비어 소자들의 스택으로 형성되는 것을 특징으로 한다.
이로 인해, 초소형 회로에 쉽게 집적될 수 있는 고품질 코일이 형성된다. 본 발명에 따른 코일의 기본 구성은 유럽 특허 공개 제 0 725 407호에 개시된 코일의 구성을 기초로 한다. 표유 자계가 기판 내로 적게 침투하기 때문에, 이러한 코일 구성에 의해 높은 코일 품질이 구현될 수 있다. 이러한 코일 구성에서 인덕턴스에 대한 식은 하기와 같다:
L = μ0*μr*A*N2/1
상기 식에서, μ0는 투과성 상수(1.2E-6H/M)이고, μr은 상대 투과성(강자성 재료에서 약 100,000)이다. A는 코일 축선에 대해 수직인 코일의 횡단면이고, N은 와인딩 수이며 l은 코일의 길이이다. 선행 기술에서 설명된 이유 때문에, 본 발명에 따른 코일에서는 자기 코어가 생략된다. 그 대신에, 코일의 횡단면이 확대된다는 것이 본 발명의 기본 사상이다. 유럽 특허 공개 제 0 725 407호에 개시된 해결책에서는 표준 금속화에서 통상적인 0.5 ㎛ 내지 0.3 ㎛의 비어 콘택(금속간 유전체)의 두께에서 약 10 - 20 ㎛2의 면적을 구현하기 위해, 매우 긴 도체 트랙이 필요하다. 그러나, 상기 긴 도체 트랙은 상응하게 큰 벌크 저항을 갖기 때문에, 코일의 품질이 낮아진다. 그 대신에 와인딩 수를 더 많이 선택하면, 긴 라인 길이에 상응하게 벌크 저항이 커진다.
본 발명에 따라, 2개의 이상의 층층이 배열된 비어 소자를 가진 스택의 형상으로 비어 콘택을 형성하면, 코일의 횡단면이 커지고 그에 따라 그 품질이 간단한 방식으로 높아지거나 향상된다. 다수의 쌓여진 비어 소자를 비어 콘택으로 사용함으로써, 코일을 제조하기 위해 표준 금속화가 사용될 수 있다. 즉, 횡단면의 확대를 위해, 깊은 비어 콘택을 가진 매우 두꺼운 금속간 유전체가 사용될 필요가 없다. 표준 금속화와는 다른 매우 깊은 비어 콘택의 형성은 특별한 프로세스에 의해서만 가능하므로, 그러한 방식의 코일 제조는 구조적으로 복잡하고 많은 비용을 필요로 한다. 본 발명에 따른 코일의 또 다른 장점은 짧은 도체 트랙을 가진 비교적 큰 코일 횡단면이 얻어질 수 있다는 것이다. 또한, 유럽 특허 공개 제 0 725 407호에 개시된 해결책의 기본 전제 조건 중 하나인 부가의 자기 코어가 생략될 수 있다.
최근의 실리콘 기술에서, 통상적으로 4개 내지 6개의 금속 평면이 제공된다. 즉, 최하부 금속층과 최상부 금속층(금속화 평면) 간의 수직 간격이 4 ㎛까지 될수 있다. 표준 금속화에서 상부 금속화 평면과 하부 금속화 평면 사이의 접속이 매우 긴 비어 콘택에 의해서가 아니라, 층층이 놓인 비어 소자의 스택에 의해서 이루어지면, 코일 횡단면의 높이가 4 ㎛이다. 전술한 바와 같이, 공지된 해결책에서 코일의 2개의 도체 트랙 간의 간격은 지금까지는 약 0.5 ㎛이다.
구체적인 실시예에서, 본 발명에 따른 코일은 하나 이상의 와인딩을 갖는다. 와인딩은 각각 최하부 금속화 평면상의 그리고 최상부 금속화 평면상의 도체 트랙 또는 도체 트랙 세그먼트에 의해 그리고 수직 접속부로서 사용되는, 상기 금속화 평면 사이의 2개 이상의 비어 소자의 스택으로 된 비어 콘택에 의해 형성된다.
본 발명에 따른 코일의 바람직한 실시예는 종속항에 제시된다.
바람직하게는 비어 콘택이 도체 트랙 및/또는 도체 트랙 세그먼트에 대해 적어도 실질적으로 수직으로 배치될 수 있다.
바람직하게는 하나의 스택의 적어도 개별 비어 소자 사이에 금속화 평면의 부분들이 제공될 수 있다.
상기 방식으로 형성된 비어 콘택에 의해, 코일의 제조를 위해 표준 금속화가 사용될 수 있다. 놀랍게도, 상기 방식으로 형성된 비어 콘택이 두꺼운 일체형 비어 콘택에 비해 단점을 갖지 않는 것으로 나타났다.
바람직하게는 도체 트랙(들) 및/또는 도체 트랙 세그먼트 그리고 비어 콘택이 코일의 횡단면을 제한한다. 상기 횡단면은 도체 트랙(들) 또는 도체 트랙 세그먼트들을 형성하는 금속화 평면들 간의 수직 간격 및 상기 금속화 평면상의 도체 트랙(들) 또는 도체 트랙 세그먼트들의 길이에 의해 결정된다. 상기 길이는 라인의 벌크 저항으로 인해 제한적으로 자유로이 선택될 수 있다. 따라서, 상응하는 금속화 평면상의 라인 부재가 길어지면, 상응하게 큰 횡단면이 가능하다.
바람직하게는 코일의 와인딩(들)을 형성하는 도체 트랙 및/또는 도체 트랙 세그먼트들이 서로 약 4 ㎛의 간격으로 배치될 수 있다. 전술한 바와 같이, 상기 간격은 약 4 내지 6개의 금속화 평면이 제공될 때 나타난다.
또 다른 실시예에서, 도체 트랙(들) 및/또는 도체 트랙 세그먼트들 및/또는 비어 소자들 및/또는 개별 비어 소자들 사이에 제공된 금속화 평면의 부분들은 구리, 특히 전해 디포짓되는 구리로 형성될 수 있다. 구리를 사용하면, 상기 구성 부분들이 낮은 저항을 갖는다. 구리가 도체 트랙 재료로 사용되면, 2개 이상의 비어 소자로 된 스택으로 형성된 비어 콘택의 저항도 낮아진다. 상기 저항은 예컨대 0.18 ㎛ 기술에서 3 Ω일 수 있다. n-비어 스택에 의해 병렬 접속을 이용해서 상기 저항이 1/n으로 감소될 수 있다. 코일의 제조를 위해 구리를 이용한 표준 금속화가 사용되면, 이 방법에서는 금속 평면(비어 소자) 간의 수직 접속 부재가 낮은 옴저항을 가진 구리로 채워질 수 있다.
전해 방법을 이용해서 디포짓되는 구리가 사용되면, 특히 바람직하다. 상기 구리의 제조는 공지되어 있다. 이것은 예컨대 Alexander E. Braun의 논문 "Copper Electroplating", 정기 간행물 "Semiconductor International", 1999년 4월, 페이지 58이하에 공개되어 있고, 그 공개 내용은 본 발명의 설명에 참고할 수 있다.
바람직하게는 코일이 기판 상에 및/또는 기판 내에 배치된 초소형 회로에 집적하기 위해 형성될 수 있고, 상기 코일 축선은 기판의 표면에 대해 수평으로 배치된다. 이로 인해, 기판 내로 표유 자계의 침투가 감소되고, 이것은 코일의 품질을 높인다.
바람직하게는 코일의 시작 부분과 끝 부분이 서로 인접하게 배치됨으로써, 코일 축선이 적어도 거의 폐쇄된 선, 특히 원형 선을 형성할 수 있다. 코일 축선의 이러한 형태에 의해 표유 손실이 감소되고, 이것은 코일 품질을 더욱 향상시킨다. 특히 코일 축선이 대략 원형의 선을 형성하면, 상기 구조는 본 발명에 따른 코일 시스템과 관련한 설명에서 상세히 설명되는 바와 같이, 코일이 적합한 방식으로 측면으로 차폐될 수 있게 한다.
본 발명의 제 2 관점에 따라 전술한 본 발명에 따른 코일을 하나 이상 포함하는 것을 특징으로 하는 초소형 회로에 집적하기 위한 코일 시스템이 제공된다. 본 발명에 따른 코일 시스템의 장점, 작용, 효과는 본 발명에 따른 코일의 전술한 설명을 참고할 수 있다.
본 발명에 따른 코일 시스템의 바람직한 실시예는 종속항에 제시된다.
바람직하게는 코일(들)의 차폐를 위해 각각 하나 이상의 비어 소자(들)로 형성되는 소수의 비어 스택이 제공될 수 있다. 상기 비어 스택은 바람직하게는 코일(들) 외부에서, 특히 코일 주변 외부에서, 코일 둘레로 배치된다. 코일 둘레로 소수의 비어 스택이 나란히 배열되면, 코일의 효과적인 측면 차폐가 이루어질 수 있다.
바람직하게는 비어 스택이 코일 축선에 대해 대략 수직으로 배치될 수 있다.
또 다른 실시예에서는 코일의 수직 차폐를 위한 적어도 하나의 차폐 평면이제공될 수 있다.
예컨대, 상기 차폐 평면은 금속 평면으로 형성될 수 있다.
또 다른 실시예에서, 차폐 평면은 폴리실리콘 표면으로 또는 고-도핑된 기판을 가진 구조물로 형성될 수 있다.
금속화 평면이 충분히 제공되면, 최상부 금속화 평면이 예컨대 상부로 코일을 수직 차폐하기 위한 차폐 평면으로 사용될 수 있다. 바람직하게는 상기 금속 평면은 와류를 막기 위해 슬롯을 가진 면으로 형성될 수 있다. 하부로 코일을 차폐하기 위해, 예컨대 폴리실리콘층으로 또는 고-도핑된 기판을 가진 구조물로서 형성된 차폐 평면이 사용될 수 있다. 상기 하부 차폐 평면도 바람직하게는 슬롯을 가진 면으로 형성될 수 있다.
본 발명의 제 3 관점에 따라 소수의 집적된 소자를 포함하며, 상기 소자 중 하나는 인덕터로서 형성되는 초소형 회로가 제공된다. 상기 초소형 회로는 본 발명에 따라, 인덕터로서 제공된 소자가 전술한 본 발명에 따른 코일 및/또는 전술한 본 발명에 따른 코일 시스템으로 형성되는 것을 특징으로 한다. 이로 인해, 고품질의 코일 또는 코일 시스템이 집적될 수 있는 초소형 회로가 형성됨으로써, 상기 초소형 회로는 1 GHz 이상의 매우 높은 주파수에서도 사용될 수 있다. 본 발명에 따른 초소형 회로의 장점, 작용, 효과는 본 발명에 따른 코일 및 본 발명에 따른 코일 시스템에 대한 전술한 설명을 참고할 수 있다.
바람직하게는 상기 초소형 회로는 칩 상에 및/또는 칩 내에 형성될 수 있다. 상기 칩은 하나의 기판 및 적어도 하나의 산화물층으로 형성된다.
바람직하게는 코일, 예컨대 코일 시스템은 산화물층 내부에 배치될 수 있다. 이로 인해, 코일의 제조시에 표준 금속화가 사용될 수 있다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1에는 선행 기술에 공지된 바와 같은 코일(90)이 도시된다. 코일(90)은 나선형 금속 트랙(91)을 포함하므로, 소수의 와인딩(92)이 커지는 반경으로 형성된다. 다수의 금속층이 제공되면, 상기 방식으로 형성된 코일(90)이 서로 층층이 쌓여진 다음, 일렬로 또는 평행하게 접속될 수 있다. 그러나, 이러한 방식의코일(90)은 명세서 도입부에 언급한 단점을 갖는다.
도 2 및 도 3에는 초소형 회로(10)에 집적하기 위한 본 발명에 따른 코일(20)의 제 1 실시예가 도시된다. 특히 도 3에 나타나는 바와 같이, 초소형 회로(10)는 칩(11)내에 형성되며, 상기 칩은 하나의 기판(12) 및 적어도 하나의 산화물층(13)으로 형성된다. 본 실시예에서, 산화물층(13)은 기판 표면(14)상에 형성된다.
코일(20)은 코일 시작 부분(29) 및 코일 끝부분(30) 그리고 소수의 와인딩(21)을 포함한다. 각각의 코일 와인딩(21)은 도체 트랙(22) 또는 도체 트랙 세그먼트(23)로 형성된다. 도체 트랙(22) 또는 도체 트랙 세그먼트(23)들은 하부 금속화 평면(24) 및 상부 금속화 평면(25)으로 형성된다. 2개의 금속화 평면(24, 25) 또는 도체 트랙(22) 또는 도체 트랙 세그먼트(23)들의 접속을 위해, 금속화 평면(24, 25) 사이에 수직 접속 부재(이하, 비어 콘택(40)이라 함)가 제공된다. 와인딩(21)의 모든 부분들은 구리로 이루어지기 때문에, 낮은 저항만을 갖는다. 와인딩(21)에 의해 둘러싸인 코일 횡단면(27)은 상부 금속화 평면(25)과 하부 금속화 평면(24)의 수직 간격(28)에 의해 결정된다. 본 실시예에서, 상기 간격은 약 4 ㎛이다. 또한, 코일 횡단면(27)은 하부 및 상부 금속화 평면(24, 25)상의 도체 트랙(22) 또는 도체 트랙 세그먼트(23)에 의해 결정된다. 상기 길이는 라인의 벌크 저항 때문에 제한적으로 자유로이 선택될 수 있다. 즉, 하부 및 상부 금속화 평면(24, 25)상의 라인 부재가 길어짐에 따라 상응하게 더 큰 횡단면이 가능해진다.
복잡하고 많은 비용을 필요로 하는 특별한 프로세스에 의해서만 제조될 수 있는 매우 깊은 비어 콘택(via contact)이 필요하지 않으면서 표준 금속화에 의해 코일(20)을 제조하기 위해, 비어 콘택(40)은 2개 이상의 비어 소자(42)로 이루어진 스택(41)을 갖는다. 하부 및 상부 금속화 평면(24, 25) 사이에 형성된 상이한 금속화 평면의 부분(43)들이 개별 비어 소자(42) 사이에 배치된다. 전해 방법에 의해 디포짓될 수 있는 구리가 도체 트랙 재료로서 사용되면, 층층이 놓인 비어 소자(42)로 이루어진 상기 스택(41) 및 그 사이에 배치된 금속화 평면의 부분(43)의 저항이 낮게 유지된다.
도 4 및 5에 나타나는 바와 같이, 코일(20)의 축선(26)은 기판 표면(14)에 대해 수평으로 형성된다. 이로 인해, 적은 표유 자계만이 기판(12)내로 침투한다. 이것은 도 5에 도시된 자속선(60)에 의해 나타난다.
표준 금속화에 의해 제조될 수 있는 큰 코일 횡단면(27)으로 인해, 유럽 특허 공개 제 0 725 407호에 개시된 자기 코어가 생략될 수 있다.
도 6에는 본 발명에 따른 코일(20)의 제 2 실시예가 도시된다. 상기 코일(20)에서는 코일 축선(26)이 적어도 거의 폐쇄된, 원형 선을 갖는다. 이로 인해, 전체 코일(20)이 거의 원형 외형을 갖는다. 상기 코일 구성에 의해, 폐쇄된 선으로 형성된 코일 축선(26)과 더불어, 코일 시작부분(29)과 코일 끝부분(30)이 서로 직접 인접하게 놓인다. 코일(20)의 이러한 디자인에 의해, 코일 품질이 더욱 향상될 수 있는데, 그 이유는 표유 성분이 감소되기 때문이다. 도 6에 따른 코일(20)의 기본적인 구성은 도 2 내지 5에 도시된 코일(20)의 구성에 대략 상응하므로, 동일한 소자는 동일한 도면 부호로 표시되고, 반복을 피하기 위해 설명은 생략된다.
도 7 및 8에는 도 6에 따른 하나 이상의 코일(20)이 사용된 코일 시스템(70)이 도시된다. 보다 명확히 나타내기 위해, 단 하나의 코일(20)만이 도시된다. 코일(20)은 초소형 회로(10)의 부분이며 칩(11)의 산화물층(13)내에 배치된다. 상기 산화물층(13)은 기판(12)의 표면(14)상에 배치된다.
코일(20)의 효과적인 측면 차폐를 위해, 일렬의 비어 스택(71)이 제공된다. 상기 스택(71)은 코일 주변(72) 외부 영역에 나란히 배치되고 코일(20) 둘레에 놓인다. 비어 스택(71)은 비어 콘택(40)에 대해 평행하게 연장된다.
비어 콘택(40)과 유사하게 비어 스택(71)은 2개의 이상의 비어 소자(75)로 이루어지고, 상기 비어 소자들 사이에는 금속화 평면의 부분(76)들이 배치된다. 최하부 금속화 평면은 코일(20)에서와 같이 금속화 평면(24)인 한편, 최상부 금속화 평면은 코일(20)에서와 같이 금속화 평면(25)이다. 따라서, 비어 스택(71)의 제조를 위해, 표준 금속화, 바람직하게는 구리를 이용한 표준 금속화가 사용될 수 있다. 비어 스택(71)은 코일(20)과 동시에 제조될 수 있다.
코일(20)의 비어 콘택(40)과는 달리, 비어 스택(71)은 상응하는 콘택(50)을 통해 기판(12)에 접속된다.
도 9 및 10에는 도 7 및 8과 관련해서 변형된, 코일 시스템(70)의 실시예가 도시된다. 도 7 및 8과 동일한 소자는 동일한 도면 부호로 표시된다.
도 7 및 8에 도시된 코일 시스템(70)에 추가해서, 도 9 및 10에 따른 코일시스템(70)은 상부 차폐 평면(73) 및 하부 차폐 평면(74)을 갖는다. 도 10에 도시된 초소형 회로에서 금속화 평면이 충분히 제공되면, 상부로 코일(20)을 수직 차폐하기 위해 최상부 금속화 평면, 본 경우 차폐 평면(73)이 사용된다. 본 실시예에서, 상부 차폐 평면(73)은 금속으로 이루어진다. 와류를 막기 위해, 상부 차폐 평면(73)은 슬롯을 가진 면으로 형성된다.
하부로 코일(20)을 차폐하기 위해, 하부 차폐 평면(74)이 사용될 수 있다. 상기 하부 차폐 평면(74)은 예컨대 폴리실리콘층 또는 고-도핑된 기판을 가진 구조물로 형성될 수 있다. 상부 차폐 평면(73)과 마찬가지로 하부 차폐 평면(74)도 슬롯을 가진 면으로 형성될 수 있다.

Claims (17)

  1. 하나 이상의 와인딩(21)을 포함하며, 상기 와인딩(들)(21)이 공간적으로 서로 분리된 금속화 평면(24, 25)에 형성되는 2개의 도체 트랙(22, 23)의 적어도 세그먼트, 및 상기 도체 트랙(들)(22) 및/또는 도체 트랙 세그먼트(23)를 연결시키는 비어 콘택(40)으로 형성되는, 초소형 회로(10)에 집적하기 위한 코일에 있어서,
    상기 각각의 비어 콘택(40)이 2개 이상의 층층이 배열된 비어 소자(42)들의 스택(41)으로 형성되는 것을 특징으로 하는 코일.
  2. 제 1항에 있어서,
    상기 비어 콘택(40)이 도체 트랙(22) 및/또는 도체 트랙 세그먼트(23)에 대해 적어도 실질적으로 수직으로 배치되는 것을 특징으로 하는 코일.
  3. 제 1항 또는 제 2항에 있어서,
    상기 스택(41)의 적어도 개별 비어 소자(42) 사이에 금속화 평면의 부분(43)들이 제공되는 것을 특징으로 하는 코일.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 도체 트랙(22) 및/또는 도체 트랙 세그먼트(23) 그리고 비어 콘택(40)이 코일(20)의 횡단면(27)을 제한하는 것을 특징으로 하는 코일.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 코일(20)의 와인딩(21) 및/또는 와인딩들을 형성하는 도체 트랙(들)(22) 및/또는 도체 트랙 세그먼트(23)들이 서로 약 4 ㎛의 간격으로 배치되는 것을 특징으로 하는 코일.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 도체 트랙(들)(22) 및/또는 도체 트랙 세그먼트(23) 및/또는 상기 비어 소자(42) 및/또는 개별 비어 소자(42) 사이에 제공된 금속화 평면의 부분(43)들이 구리, 특히 전해 디포짓된 구리로 형성되는 것을 특징으로 하는 코일.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 코일(20)이 기판(12) 상에 및/또는 내에 배치된 초소형 회로(10)내에 집적하기 위해 형성되고, 상기 코일 축선(26)이 기판 표면(14)에 대해 수평으로 배치되는 것을 특징으로 하는 코일.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 코일(20)의 시작 부분(29) 및 끝부분(30)이 서로 인접하게 배치됨으로써, 코일 축선(26)이 적어도 거의 폐쇄된 선, 특히 원형 선을 형성하는 것을 특징으로 하는 코일.
  9. 초소형 회로(10)에 집적하기 위한 코일 시스템에 있어서,
    상기 시스템이 제 1항 내지 제 8항 중 어느 한 항에 따른 하나 이상의 코일(20)을 포함하는 것을 특징으로 하는 코일 시스템.
  10. 제 9항에 있어서,
    각각 하나 이상의 비어 소자(75)로 형성된 소수의 비어 스택(71)이 코일(들)(20)의 차폐를 위해 제공되고, 상기 비어 스택(71)은 코일(들)(20) 외부에서, 특히 코일 주변 외부에서, 코일 둘레에 배치되는 것을 특징으로 하는 코일 시스템.
  11. 제 10항에 있어서,
    상기 비어 스택(71)이 코일 축선(26)에 대해 대략 수직으로 배치되는 것을 특징으로 하는 코일 시스템.
  12. 제 9항 내지 제 11항 중 어느 한 항에 있어서,
    상기 코일(20)을 수직 차폐하기 위한 적어도 하나의 차폐 평면(73, 74)이 제공되는 것을 특징으로 하는 코일 시스템.
  13. 제 12항에 있어서,
    상기 차폐 평면(73)이 금속 평면으로 형성되는 것을 특징으로 하는 코일 시스템.
  14. 제 12항 또는 제 13항에 있어서,
    상기 차폐 평면(74)이 폴리실리콘 평면으로 또는 고-도핑된 기판을 가진 구조물로서 형성되는 것을 특징으로 하는 코일 시스템.
  15. 소수의 집적된 소자를 포함하고, 상기 소자들 중 적어도 하나는 인덕터로서 형성되는, 초소형 회로에 있어서,
    인덕터로서 제공된 소자가 제 1항 내지 제 8항 중 어느 한 항에 따른 코일(20)로 및/또는 제 9항 내지 제 14항 중 어느 한 항에 따른 코일 시스템(70)으로 형성되는 것을 특징으로 하는 초소형 회로.
  16. 제 15항에 있어서,
    상기 회로가 칩(11) 상에 및/또는 칩 내에 형성되고, 상기 칩(11)은 하나의 기판(12) 및 적어도 하나의 산화물층(13)으로 형성되는 것을 특징으로 하는 초소형 회로.
  17. 제 16항에 있어서,
    상기 코일(20) 및/또는 코일 시스템(70)이 산화물층(13) 내부에 배치되는 것을 특징으로 하는 초소형 회로.
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