KR102342732B1 - 주기적인 금속 패턴 구조를 이용하여 q 인자가 향상된 인덕터 소자 - Google Patents

주기적인 금속 패턴 구조를 이용하여 q 인자가 향상된 인덕터 소자 Download PDF

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Abstract

본 발명은 반도체 칩과 외부 구조체의 패키지 구조를 갖는 인덕터 소자에 관한 것이다. 일 실시예에 따른 인덕터 소자는, 주 금속 루프가 형성된 반도체 칩; 상기 반도체 칩 위에 배치되며 주기적인 금속 패턴을 갖는 구조체; 및 상기 반도체 칩과 상기 구조체 사이에 갭을 형성하며 상기 반도체 칩과 상기 구조체를 전기적으로 연결하는 범프를 포함한다. 실시예의 구조에 따르면, 주 금속 루프와 그 위에 갭을 두고 배치된 주기적인 금속 패턴과의 커플링을 통해 인덕터의 Q 인자를 향상시킬 수 있다.

Description

주기적인 금속 패턴 구조를 이용하여 Q 인자가 향상된 인덕터 소자{INDUCTOR DEVICE WITH IMPROVED Q-FACTOR USING PERIODIC METAL PATTERN STRUCTURE}
본 발명은 반도체 칩과 외부 구조체의 패키지 구조를 갖는 인덕터 소자에 관한 것으로서, 더욱 상세하게는 외부 구조체의 주기적인 금속 패턴과 주 금속 루프와의 커플링을 통해 인덕터 소자의 성능을 향상시키고 Q 인자 값을 증가시키는 기술에 관한 것이다.
인덕터는 마이크로파/밀리미터파 대역 칩에서 사용되는 회로 요소 중 하나로서, 전자기유도 현상을 이용하여 전류의 시간에 따른 변화로 유도기전력을 형성하는 코일로 구성된 수동 소자이다.
CMOS(Complementary Metal Oxide Semiconductor) 공정 기술은 타 반도체 공정 대비 면적당 많은 트랜지스터를 구비하는 장점으로 인해 널리 활용되고 있다. 현재 CMOS 공정 기술에서 회로의 구성요소로 사용되는 인덕터는 칩에서 가장 큰 면적을 차지하며 손실, 매칭에 많은 영향을 미치기 때문에 인덕터의 성능이 전체 칩의 성능과 직결된다고 볼 수 있다. 인덕터의 성능을 나타내는 지표의 하나인 Q 인자(Quality factor)는 저장된 에너지 대비 손실되는 에너지의 양을 의미하며, Q 인자가 클수록 인덕터의 성능이 좋다는 것을 의미한다.
한편, 무선 통신 기술에 이용되는 칩의 제조 공정에 있어서, 과거에는 패키징된 반도체 칩과 인쇄회로기판의 배선을 통해 안테나로 RF 신호를 전달하는 방식을 주로 이용하였으나, 최근에는 5G 무선 통신 기술의 발달과 함께 반도체 칩과 안테나가 수직으로 배치되는 플립 칩 본딩(flip chip bonding) 방식이 널리 활용되고 있다. 이러한 구조에서는 칩의 최상단에 위치하는 RF 수동 소자가 플립 칩 본딩으로 기판과 가깝게 커플링 되는데, 이를 활용하면 기존의 반도체 공정을 통한 수동 소자의 한계를 넘어서는 성능 향상을 이룰 수 있다.
한국 등록특허공보 제10-2108707호
본 발명은 반도체 칩과 외부 구조체의 플립 칩 본딩 기반 패키지 구조에 있어서, 주기적으로 배열된 금속 패턴과 주 금속 루프와의 커플링을 통해 기존의 인덕터에 비해 증가된 Q 인자 값을 가지며 향상된 성능을 나타내는 인덕터 소자를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 인덕터 소자는, 주 금속 루프가 형성된 반도체 칩; 상기 반도체 칩 위에 배치되며, 주기적인 금속 패턴을 갖는 구조체; 및 상기 반도체 칩과 상기 구조체 사이에 갭을 형성하며, 상기 반도체 칩과 상기 구조체를 전기적으로 연결하는 범프를 포함하도록 구성될 수 있다.
일 실시예에 따르면, 상기 주기적인 금속 패턴은, 다수의 공진을 유발하여 상기 주 금속 루프와 커플링 되며, 상기 인덕터 소자의 Q 인자의 값을 증가시키도록 구성된다.
일 실시예에 따르면, 상기 주기적인 금속 패턴은, 복수의 단일 금속 패턴이 일정 간격을 두고 주기적으로 배치되는 구조일 수 있다.
일 실시예에 따르면, 상기 단일 금속 패턴은 직사각형으로 형성될 수 있다.
일 실시예에 따르면, 상기 단일 금속 패턴과 이웃하는 단일 금속 패턴 사이의 간격은 80 um 이상으로 설정될 수 있다.
일 실시예에 따르면, 상기 범프의 높이는 상기 반도체 칩과 상기 구조체 사이의 갭의 두께를 결정하고, 상기 갭의 두께는 상기 주 금속 루프와 상기 주기적인 금속 패턴의 커플링 계수와 연관될 수 있다.
일 실시예에 따르면, 상기 범프의 높이는 80 um 이하로 설정될 수 있다.
일 실시예에 따르면, 상기 구조체에서 상기 주기적인 금속 패턴이 형성되는 면적은, 상기 반도체 칩의 면적보다 작게 설정될 수 있다.
일 실시예에 따르면, 상기 주 금속 루프의 지름은 50 um 이상이며, 감긴 횟수는 1회 이상일 수 있다.
본 발명의 일 실시예에 따른 인덕터 소자는, 주 금속 루프가 형성된 반도체 칩과 주기적인 금속 패턴이 형성된 구조체를 구비하며, 주 금속 루프와 금속 패턴이 반도체 칩과 구조체 사이에 형성된 갭을 두고 커플링 됨으로써 기존의 인덕터에 비해 향상된 성능을 가질 수 있다. 이러한 성능의 향상은 인덕터의 Q 인자 값의 증가로서 나타난다.
본 발명 또는 종래 기술의 실시예의 기술적 해결책을 보다 명확하게 설명하기 위해, 실시예에 대한 설명에서 필요한 도면이 아래에서 간단히 소개된다. 아래의 도면들은 본 명세서의 실시예를 설명하기 목적일 뿐 한정의 목적이 아니라는 것으로 이해되어야 한다. 또한, 설명의 명료성을 위해 도면의 일부 구성요소들에 대한 표현이 과장되거나 생략될 수 있다.
도 1은 일 실시예에 따른 인덕터 소자의 구조를 도시한 사시도이다.
도 2는 일 실시예에 따른 인덕터 소자의 구조를 도시한 측면도이다.
도 3은 일 실시예에 따른 인덕터 소자의 구조를 위에서 바라본 평면도이다.
도 4는 금속 패턴이 없는 구조체와 반도체 칩으로 구성된 인덕터 소자의 주파수에 따른 Q 인자를 나타내는 그래프이다.
도 5는 일 실시예에 따라 주기적인 금속 패턴을 갖는 구조체와 반도체 칩으로 구성된 인덕터 소자의 주파수에 따른 Q 인자를 나타내는 그래프이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
본 명세서에서 사용되는 용어는 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 명세서의 설명 부분에서 그 의미를 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는, 단순한 용어의 명칭이 아닌 그 용어가 가지는 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 함을 밝혀두고자 한다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 실시예를 상세하게 설명하지만, 청구하고자 하는 범위는 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 1은 일 실시예에 따른 인덕터 소자의 구조를 나타낸다. 도 1에 도시된 인덕터 소자의 구조에 따르면, 주 금속 루프(11)가 형성된 반도체 칩(10), 상기 반도체 칩(10) 위에 배치되며 주기적인 금속 패턴(21)을 갖는 구조체(20), 상기 반도체 칩(10)과 구조체(20)를 전기적으로 연결하는 범프(30)로 구성된다. 범프(30)에 의해 반도체 칩(10)과 구조체(20) 사이에 갭(40)이 형성된다.
반도체 칩(10)은 실리콘 또는 화합물(질화갈륨, 갈륨비소, 인화 인듐 등)을 기반으로 하는 웨이퍼에 트랜지스터가 생성되며, 그 위에 유전층 도포와 금속 선로의 패턴 구현을 통해 설계한 회로가 구현된 결과물을 나타낸다.
주 금속 루프(11)는 주 인덕턴스를 형성하는 요소로서, 반도체 공정을 통해 반도체 칩(10) 상에 형성된다. 예를 들어, 주 금속 루프는 마이크로파/밀리미터파 회로에서 요구되는 100 pH 내지 1 nH 사이의 인덕턴스를 형성할 수 있다. 이 경우 루프의 지름은 50 um 이상, 감긴 횟수는 1번 이상이며, 통상적으로 금속에서의 손실을 최소화하기 위해 단일층 또는 다층의 금속층을 비아(via)를 통해 적층하여 사용한다. 통상적으로 인덕터가 갖는 Q 인자의 값은 마이크로파/밀리미터파에서 20 이내이다. 따라서 Q 인자를 향상시키기 위해 금속 패턴부(주로 직사각형)를 주 금속 루프와 갭을 두고 배치하여 커플링을 형성하게 된다.
구조체(20)는 주기적인 금속 패턴(21)을 포함하며, 인덕터 소자의 Q 인자를 향상시키기 위해 반도체 칩(10)과 주 금속 루프(11) 위에 배치된다. 상기 금속 패턴(21)은 반도체 공정 또는 인쇄회로기판(PCB) 기술을 통해 형성될 수 있다.
도 2는 일 실시예에 따른 인덕터 소자의 구조를 측면에서 바라본 것이다. 반도체 칩(10)과 구조체(20)는 이들 사이에 형성된 범프(30)에 의해 플립 칩 본딩 방식으로 결합된다. 범프(30)는 반도체 칩(10)과 구조체(20)를 전기적으로 연결하는 동시에 이들을 이격시켜 갭(40)을 형성한다. 이러한 반도체 칩(10)과 구조체(20) 사이의 갭(40)은 주 금속 루프(11)와 금속 패턴(21) 간의 전기적인 쇼트를 방지하면서, 이들 간의 충분한 커플링이 이루어지도록 설계된다. 실시예에 따라, 갭(40)에는 공기 또는 유전체가 채워질 수 있다.
범프(30)는 반도체 칩과 패키지 기판을 연결하기 위해 형성되는 금속의 돌기로서 주로 솔더볼(solder ball)이 이용된다. 범프(30)는 주 금속 루프가 위치한 반도체 칩 기판과 금속 패턴이 위치한 구조체 기판과의 RF 신호, DC 전압, 그라운드를 연결하는 역할을 수행한다. 범프(30)의 높이는 반도체 칩과 구조체 사이의 갭(40)의 두께를 결정한다. 갭(40)의 두께는 주 금속 루프와 금속 패턴의 커플링 계수와 직접적으로 연관된다. 실시예에 따르면, 범프의 높이는 약 80 um 이하로 형성될 수 있으나, 이에 한정되는 것은 아니며 원하는 인덕턴스 값을 얻기 위해 적절한 값으로 설계될 수 있다.
도 3은 일 실시예에 따른 인덕터 소자의 구조를 위에서 바라본 평면도이다. 반도체 공정 또는 인쇄회로기판 기술을 통해 구조체(20)에 형성되는 주기적인 금속 패턴(21)은, 다수의 공진을 유발하여 구조체 아래에 위한 주 금속 루프와 커플링을 형성한다.
도 3에 도시된 실시예에 따르면, 금속 패턴(21)은 복수의 단일 금속 패턴(210, 211, 212, 213, ...)이 주기적으로 배치되는 구조로서, 각각의 단일 금속 패턴(210)은 도시된 것처럼 직사각형으로 형성될 수 있으나 이에 한정되는 것은 아니다. 단일 금속 패턴(210)과 이웃하는 단일 금속 패턴(211) 사이의 간격(즉, 패턴의 주기)은, 예컨대 80 um 이상으로 설정될 수 있다. 또한, 구조체(20)에서 금속 패턴(21)이 형성되는 면적은, 범프의 생성 위치를 고려하여 반도체 칩의 면적보다 작게 설정될 수 있다.
이러한 금속 패턴의 크기 또는 패턴 간의 간격은 커플링 계수에 영향을 주기 때문에 결과적으로 Q 인자 값에도 영향을 미친다. 얻고자 하는 인덕터의 Q 인자 값이 향상되는 주파수가 존재하므로, 설계자는 해당 주파수에서 커플링 계수가 최대가 되도록 주기적인 금속 패턴의 크기 또는 간격을 설계할 수 있다.
이와 같은 구조에 따르면, 주기적으로 배치된 금속 패턴이 주 금속 루프와 갭을 두고 커플링을 형성함으로써 인덕터 소자의 성능을 향상시킬 수 있다.
도 4 및 도 5는 주기적인 금속 패턴의 유무에 따른 인덕터 소자의 Q 인자 값을 주파수 대역에서 측정한 결과를 나타낸다. 도 4 및 도 5의 시뮬레이션에서 금속 패턴의 유무 이외의 요건, 예컨대 주 금속 루프의 크기나 갭의 두께 등은 동일하게 설정하였다.
도 4는 금속 패턴이 없는 구조체와 반도체 칩으로 구성된 인덕터 소자의 주파수에 따른 Q 인자를 나타내고, 도 5는 일 실시예에 따라 주기적인 직사각형의 금속 패턴을 갖는 구조체와 반도체 칩으로 구성된 인덕터 소자의 주파수에 따른 Q 인자를 나타낸다. 비교 결과, 금속 패턴이 없는 구조의 Q 인자는 22.15 인 반면, 주기적인 금속 패턴을 갖는 구조의 Q 인자는 23.72로서, 전체 주파수 대역에 대해 Q 인자가 증가하였음을 알 수 있다.
이상에서 설명한 인덕터 소자의 구성에 따르면, 주기적으로 배열된 금속 패턴과 주 금속 루프와의 커플링을 통해 전체 주파수 대역에 대해 인덕터의 Q 인자를 향상시킬 수 있다. 실시예에 따른 인덕터 소자의 구성에서, 반도체 칩과 금속 패턴 구조체 사이의 갭은 플립 칩 본딩을 통해 형성되므로, 이를 기반으로 하는 다양한 반도체 기술 분야에서 활용될 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
반도체 패키지 산업에서 널리 활용되고 있는 플립 칩 본딩을 기반으로 반도체 칩의 수동 소자의 성능을 향상시킬 수 있어, 칩-안테나 패키징 기술 분야 전반에서 널리 활용될 수 있다.
10: 반도체 칩
11: 주 금속 루프
20: 구조체
21: 주기적인 금속 패턴
210 ~ 213: 단일 금속 패턴
30: 범프
40: 반도체 칩 및 구조체 간의 갭

Claims (11)

  1. 주기적인 금속 패턴 구조를 이용하여 Q 인자가 향상된 인덕터 소자로서,
    주 금속 루프가 형성된 반도체 칩;
    상기 반도체 칩 위에 배치되며, 주기적인 금속 패턴을 갖는 구조체; 및
    상기 반도체 칩과 상기 구조체 사이에 갭을 형성하며, 상기 반도체 칩과 상기 구조체를 전기적으로 연결하는 범프를 포함하되,
    상기 주기적인 금속 패턴은 복수의 단일 금속 패턴이 일정 간격을 두고 주기적으로 배치되는 구조로서, 다수의 공진을 유발하여 상기 주 금속 루프와 커플링 되며, 상기 인덕터 소자의 Q 인자의 값을 증가시키도록 구성되는 것을 특징으로 하는, 인덕터 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 단일 금속 패턴은 직사각형으로 형성되는 것을 특징으로 하는, 인덕터 소자.
  5. 제4항에 있어서,
    상기 단일 금속 패턴과 이웃하는 단일 금속 패턴 사이의 간격은 80 um 이상으로 설정되는 것을 특징으로 하는, 인덕터 소자.
  6. 제1항에 있어서,
    상기 범프의 높이는 상기 반도체 칩과 상기 구조체 사이의 갭의 두께를 결정하고,
    상기 갭의 두께는 상기 주 금속 루프와 상기 주기적인 금속 패턴의 커플링 계수와 연관되는 것을 특징으로 하는, 인덕터 소자.
  7. 제6항에 있어서,
    상기 범프의 높이는 80 um 이하로 설정되는 것을 특징으로 하는, 인덕터 소자.
  8. 제1항에 있어서,
    상기 구조체에서 상기 주기적인 금속 패턴이 형성되는 면적은, 상기 반도체 칩의 면적보다 작게 설정되는 것을 특징으로 하는, 인덕터 소자.
  9. 제1항에 있어서,
    상기 주 금속 루프의 지름은 50 um 이상이며, 감긴 횟수는 1회 이상인 것을 특징으로 하는, 인덕터 소자.
  10. 제1항에 있어서,
    상기 반도체 칩과 상기 구조체 사이에 갭에는 공기 또는 유전체가 채워지는 것을 특징으로 하는, 인덕터 소자.
  11. 제1항에 있어서,
    상기 주기적인 금속 패턴은 반도체 공정 또는 인쇄회로기판 기술을 통해 상기 구조체에 형성되는 것을 특징으로 하는, 인덕터 소자.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130083476A (ko) * 2010-12-20 2013-07-22 인텔 코포레이션 패키지 기판에 통합적 수동 디바이스를 갖는 집적 디지털 및 무선 주파수 시스템 온 칩 디바이스, 및 그 제조 방법
US20190165240A1 (en) * 2017-11-30 2019-05-30 International Business Machines Corporation Bumped Resonator Structure
KR102108707B1 (ko) 2013-02-13 2020-05-28 퀄컴 인코포레이티드 기판 내 커플링된 인덕터 구조

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130083476A (ko) * 2010-12-20 2013-07-22 인텔 코포레이션 패키지 기판에 통합적 수동 디바이스를 갖는 집적 디지털 및 무선 주파수 시스템 온 칩 디바이스, 및 그 제조 방법
KR102108707B1 (ko) 2013-02-13 2020-05-28 퀄컴 인코포레이티드 기판 내 커플링된 인덕터 구조
US20190165240A1 (en) * 2017-11-30 2019-05-30 International Business Machines Corporation Bumped Resonator Structure

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE 67th Electronic Components and Technonolgy Conference (ECTC), pp.1708-1715 (2017) 1부.* *

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