JP3290514B2 - 混成集積回路部品 - Google Patents
混成集積回路部品Info
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- JP3290514B2 JP3290514B2 JP19129793A JP19129793A JP3290514B2 JP 3290514 B2 JP3290514 B2 JP 3290514B2 JP 19129793 A JP19129793 A JP 19129793A JP 19129793 A JP19129793 A JP 19129793A JP 3290514 B2 JP3290514 B2 JP 3290514B2
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- Japan
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- hybrid integrated
- film integrated
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-
- H10W90/754—
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、混成集積回路部品に係
り、特に機能の異なる複数の薄膜集積回路を搭載した混
成集積回路部品において受動回路として機能する積層体
を前記薄膜集積回路に兼用できる構造にした混成集積回
路部品に関する。
り、特に機能の異なる複数の薄膜集積回路を搭載した混
成集積回路部品において受動回路として機能する積層体
を前記薄膜集積回路に兼用できる構造にした混成集積回
路部品に関する。
【０００２】
【従来の技術】混成集積回路部品として、積層型のコン
デンサ、積層型のインダクタ、抵抗あるいはこれらの複
合体を構成した基板上に、薄膜集積回路チップを１対１
で接続する構造は従来より知られている。
デンサ、積層型のインダクタ、抵抗あるいはこれらの複
合体を構成した基板上に、薄膜集積回路チップを１対１
で接続する構造は従来より知られている。
【０００３】図６は従来の混成集積回路部品５００の一
例を示す。図６において５０１は積層型のコンデンサ、
５０２は積層型のインダクタ、５０４は薄膜集積回路チ
ップ、５０５は薄膜集積回路チップの取り出し端子、５
０６は積層体の電極パット、５０８はパッケージを示
す。
例を示す。図６において５０１は積層型のコンデンサ、
５０２は積層型のインダクタ、５０４は薄膜集積回路チ
ップ、５０５は薄膜集積回路チップの取り出し端子、５
０６は積層体の電極パット、５０８はパッケージを示
す。
【０００４】図６において、積層型のコンデンサ５０１
と積層型のインダクタ５０２から成る積層体上にベアの
薄膜集積回路チップ５０４を搭載し、この薄膜集積回路
チップ５０４の取り出し端子５０５と積層体の電極パッ
ト５０６とをワイヤボンディング等の手法により接続す
る。さらにこの薄膜集積回路チップ５０４を覆って、プ
ラスチックあるいはセラミックスのパッケージ５０８を
施し、混成集積回路部品５００を構成する。
と積層型のインダクタ５０２から成る積層体上にベアの
薄膜集積回路チップ５０４を搭載し、この薄膜集積回路
チップ５０４の取り出し端子５０５と積層体の電極パッ
ト５０６とをワイヤボンディング等の手法により接続す
る。さらにこの薄膜集積回路チップ５０４を覆って、プ
ラスチックあるいはセラミックスのパッケージ５０８を
施し、混成集積回路部品５００を構成する。
【０００５】なお、積層型のコンデンサ等の積層体は次
のようにして形成する。まず、例えば原料を比較的低温
で仮焼成したＢａＴｉＯ3 系セラミックから成る誘電体
材料の粉末をバインダーと混合してペースト化し、容易
に剥離できる仮支持基板上にこの誘電体ペーストをシー
ト状に印刷する。
のようにして形成する。まず、例えば原料を比較的低温
で仮焼成したＢａＴｉＯ3 系セラミックから成る誘電体
材料の粉末をバインダーと混合してペースト化し、容易
に剥離できる仮支持基板上にこの誘電体ペーストをシー
ト状に印刷する。
【０００６】次に電極用導体のペーストをこの上に印刷
し、更に前記の誘電体ペーストを積層する。これを交互
に行って積層体を形成する。この上に同様にして磁性材
料と導体材料ペーストを積層印刷してインダクタンス部
分を積層する。例えばＮｉ−Ｃｕ−Ｚｎ系フェライトを
磁性材料として用いて積層型インダクタンスを形成する
ことができる。それからこの積層体を乾燥させたのち、
仮支持板から剥離し、例えば８００℃〜９００℃で焼成
し、複合積層体を得る。このようにしてＬ−Ｃ回路を含
む積層体を形成する。
し、更に前記の誘電体ペーストを積層する。これを交互
に行って積層体を形成する。この上に同様にして磁性材
料と導体材料ペーストを積層印刷してインダクタンス部
分を積層する。例えばＮｉ−Ｃｕ−Ｚｎ系フェライトを
磁性材料として用いて積層型インダクタンスを形成する
ことができる。それからこの積層体を乾燥させたのち、
仮支持板から剥離し、例えば８００℃〜９００℃で焼成
し、複合積層体を得る。このようにしてＬ−Ｃ回路を含
む積層体を形成する。
【０００７】形成した積層体の上に前述したようにベア
の薄膜集積回路チップ５０４を搭載し、電気的に接続
し、パッケージを施して混成集積回路部品を完成する。
の薄膜集積回路チップ５０４を搭載し、電気的に接続
し、パッケージを施して混成集積回路部品を完成する。
【０００８】
【発明が解決しようとする課題】図６からも明らかな如
く、従来の混成集積回路においては１つの積層体上に直
接１つの薄膜集積回路チップを搭載し、回路設計に従っ
て基板上に薄膜集積回路チップと積層体とを適宜接続し
て所望の部品を構成していた。
く、従来の混成集積回路においては１つの積層体上に直
接１つの薄膜集積回路チップを搭載し、回路設計に従っ
て基板上に薄膜集積回路チップと積層体とを適宜接続し
て所望の部品を構成していた。
【０００９】ところが積層型のコンデンサやインダクタ
等の受動素子部品は厚膜の積層体であるため、各機能と
も特性的にかなり余裕のある設計が可能であるが、薄膜
集積回路チップは半導体基板上に形成される回路機能は
通常単一の機能を持たせることしか出来ない。そのた
め、一つの混成集積回路部品は一つの機能を有する部品
として形成されていた。
等の受動素子部品は厚膜の積層体であるため、各機能と
も特性的にかなり余裕のある設計が可能であるが、薄膜
集積回路チップは半導体基板上に形成される回路機能は
通常単一の機能を持たせることしか出来ない。そのた
め、一つの混成集積回路部品は一つの機能を有する部品
として形成されていた。
【００１０】従って本発明の目的は機能に余裕のある積
層体を有効に利用して、より安価で、コンパクトな混成
集積回路部品を提供するものである。
層体を有効に利用して、より安価で、コンパクトな混成
集積回路部品を提供するものである。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、一つの基板上に少なくとも１個の積層
型受動素子から成る積層体と、複数個の機能の異なる薄
膜集積回路チップとを並列に設けたものである。
め、本発明では、一つの基板上に少なくとも１個の積層
型受動素子から成る積層体と、複数個の機能の異なる薄
膜集積回路チップとを並列に設けたものである。
【００１２】
【作用】このように一つの基板上に積層体を兼用して、
複数の機能を有する混成集積回路部品を形成することに
より、回路部品の低コスト化、コンパクト化が実現でき
る。
複数の機能を有する混成集積回路部品を形成することに
より、回路部品の低コスト化、コンパクト化が実現でき
る。
【００１３】
【実施例】本発明の実施例を図１〜図４によって説明す
る。図１、図２は本発明の混成集積回路部品の概略説明
図であり、図１（Ａ）は平面説明図、図１（Ｂ）はＡ−
Ａ’線に沿った断面構造説明図である。
る。図１、図２は本発明の混成集積回路部品の概略説明
図であり、図１（Ａ）は平面説明図、図１（Ｂ）はＡ−
Ａ’線に沿った断面構造説明図である。
【００１４】図１において、１００は基板、１０１は積
層体、１０２、１０３はそれぞれ薄膜集積回路、１０４
は出力端子、１０５は樹脂、１１１は積層型コンデン
サ、１１２は積層型インダクタ、１１３は抵抗をそれぞ
れ示す。
層体、１０２、１０３はそれぞれ薄膜集積回路、１０４
は出力端子、１０５は樹脂、１１１は積層型コンデン
サ、１１２は積層型インダクタ、１１３は抵抗をそれぞ
れ示す。
【００１５】図１において、例えばアルミナ等の基板１
００上には、積層型コンデンサ１１１と積層型インダク
タ１１２を具備する積層体１０１と、例えば、ＤＣ−Ｄ
Ｃコンバータの駆動回路として機能するように回路設計
された多結晶シリコン基板上に形成された薄膜集積回路
１０２と、磁気ヘッドドライブ回路として機能するよう
に回路設計された多結晶シリコン基板上に形成された薄
膜集積回路１０３が搭載されている。
００上には、積層型コンデンサ１１１と積層型インダク
タ１１２を具備する積層体１０１と、例えば、ＤＣ−Ｄ
Ｃコンバータの駆動回路として機能するように回路設計
された多結晶シリコン基板上に形成された薄膜集積回路
１０２と、磁気ヘッドドライブ回路として機能するよう
に回路設計された多結晶シリコン基板上に形成された薄
膜集積回路１０３が搭載されている。
【００１６】積層体１０１において、積層型コンデンサ
１１１側には、例えば、１０μＦ、５０μＦ、１００μ
Ｆ、５００μＦ、１０００μＦ用の端子（１１１−１〜
１１１−５）、積層型インバータ１１２側には、例えば
１０μＨ、５０μＨ、１００μＨ、２００μＨ、３００
μＨ用の端子（１１２−１〜１１２−５）が設けられて
いる。
１１１側には、例えば、１０μＦ、５０μＦ、１００μ
Ｆ、５００μＦ、１０００μＦ用の端子（１１１−１〜
１１１−５）、積層型インバータ１１２側には、例えば
１０μＨ、５０μＨ、１００μＨ、２００μＨ、３００
μＨ用の端子（１１２−１〜１１２−５）が設けられて
いる。
【００１７】本発明においては、この混成集積回路部品
を例えばＤＣ−ＤＣコンバータとして使用する時は図１
（Ａ）に示す如く、薄膜集積回路１０２の端子はそれぞ
れ積層体１０１のＣ＝１０００μＦの端子１１１−１と
Ｌ＝２００μＨの端子１１２−４と接続されて実用化す
る。
を例えばＤＣ−ＤＣコンバータとして使用する時は図１
（Ａ）に示す如く、薄膜集積回路１０２の端子はそれぞ
れ積層体１０１のＣ＝１０００μＦの端子１１１−１と
Ｌ＝２００μＨの端子１１２−４と接続されて実用化す
る。
【００１８】また、この混成集積回路部品を磁気ヘッド
ドライブ回路として使用する時は図２に示す如く、薄膜
集積回路１０３の端子をそれぞれＣ＝１０μＦの端子１
１１−１、Ｌ＝５０μＨの端子１１２−２と接続すれば
よい。
ドライブ回路として使用する時は図２に示す如く、薄膜
集積回路１０３の端子をそれぞれＣ＝１０μＦの端子１
１１−１、Ｌ＝５０μＨの端子１１２−２と接続すれば
よい。
【００１９】なお、図３は本発明に用いる薄膜集積回路
の一部である薄膜トランジスタの概略構造図、図４はこ
の薄膜トランジスタの製造工程説明図である。図３、図
４において、３０１は多結晶シリコン基板、３０２は酸
化シリコン膜、３０３は活性シリコン層、３０４はゲー
ト絶縁膜、３０５はゲート電極、３０６、３０９はソー
ス・ドレイン領域、３０７はフォスフォシリケートグラ
ス膜（ＰＳＧ膜）、３０８はアルミニウム配線層を示
す。
の一部である薄膜トランジスタの概略構造図、図４はこ
の薄膜トランジスタの製造工程説明図である。図３、図
４において、３０１は多結晶シリコン基板、３０２は酸
化シリコン膜、３０３は活性シリコン層、３０４はゲー
ト絶縁膜、３０５はゲート電極、３０６、３０９はソー
ス・ドレイン領域、３０７はフォスフォシリケートグラ
ス膜（ＰＳＧ膜）、３０８はアルミニウム配線層を示
す。
【００２０】図４により、この薄膜トランジスタの構造
工程を説明する。まず多結晶シリコン基板３０１上に、
スパッタ法により、１０００〜５０００Åの厚さの酸化
シリコン膜３０２を形成する。次にこの上にアモルファ
ス・シリコン膜（α−Ｓｉ膜）３０３’を減圧ＣＶＤ法
により５００〜６０００Åの厚さに形成する（図４
（Ａ）参照）。
工程を説明する。まず多結晶シリコン基板３０１上に、
スパッタ法により、１０００〜５０００Åの厚さの酸化
シリコン膜３０２を形成する。次にこの上にアモルファ
ス・シリコン膜（α−Ｓｉ膜）３０３’を減圧ＣＶＤ法
により５００〜６０００Åの厚さに形成する（図４
（Ａ）参照）。
【００２１】この時の成膜条件は以下の通りである。 Ｓｉ2 Ｈ6 １００〜５００ ＳＣＣＭ Ｈｅ ５００ ＳＣＣＭ 反応圧力 ０．１〜１ Ｔｏｒｒ 成膜温度 ４３０〜５００℃ 次にこのα−Ｓｉ膜３０３’を所定のアイランド状にパ
ターニングした後、約６００℃の温度で約４０時間、窒
素雰囲気中で熱処理し、結晶化し活性シリコン層３０３
とする。（図４（Ｂ）参照）。
ターニングした後、約６００℃の温度で約４０時間、窒
素雰囲気中で熱処理し、結晶化し活性シリコン層３０３
とする。（図４（Ｂ）参照）。
【００２２】この後、ゲート絶縁膜として、ドライ酸化
により、５００〜２０００Åの膜厚の酸化シリコン膜３
０４’を形成する。ゲート絶縁膜の形成条件は以下の通
りである。
により、５００〜２０００Åの膜厚の酸化シリコン膜３
０４’を形成する。ゲート絶縁膜の形成条件は以下の通
りである。
【００２３】 Ｏ2 ２．５ ＳＬＭ 成膜温度 ８５０〜１１００℃ 次にこの上にゲート電極となるＰまたはＢをドープした
シリコン膜３０５’を減圧ＣＶＤ法により、１０００〜
４０００Åの厚さに形成する（図４（Ｃ）参照）。
シリコン膜３０５’を減圧ＣＶＤ法により、１０００〜
４０００Åの厚さに形成する（図４（Ｃ）参照）。
【００２４】そして所定のパターンに従ってエッチング
工程により、ゲート電極３０５とゲート絶縁膜３０４と
を形成する（図４（Ｄ）参照）。このゲート電極３０５
をマスクとして、ソース・ドレイン領域となるべき部分
にイオンドーピング法により、例えばＰを注入して、ソ
ース・ドレイン領域３０６、３０９を形成する（図４
（Ｅ）参照）。
工程により、ゲート電極３０５とゲート絶縁膜３０４と
を形成する（図４（Ｄ）参照）。このゲート電極３０５
をマスクとして、ソース・ドレイン領域となるべき部分
にイオンドーピング法により、例えばＰを注入して、ソ
ース・ドレイン領域３０６、３０９を形成する（図４
（Ｅ）参照）。
【００２５】基板を窒素雰囲気中で６００℃、１２時間
加熱し、ドーパントの活性化を行った後、さらに水素雰
囲気中で４００℃、１時間熱処理し、水素化処理を行い
半導体層の欠陥準位密度を減少させる。
加熱し、ドーパントの活性化を行った後、さらに水素雰
囲気中で４００℃、１時間熱処理し、水素化処理を行い
半導体層の欠陥準位密度を減少させる。
【００２６】次に基板全体に常圧ＣＶＤ法でＰＳＧ膜３
０７を４０００〜８０００Åの厚さに形成した後、配線
パターンに従ってパターニングを行い、電極用の孔をあ
ける（図４（Ｆ）参照）。
０７を４０００〜８０００Åの厚さに形成した後、配線
パターンに従ってパターニングを行い、電極用の孔をあ
ける（図４（Ｆ）参照）。
【００２７】この上にアルミニウムを蒸着し、パターニ
ングして配線層３０８を形成して図３に示す如き薄膜ト
ランジスタを完成する。このようにして構成した薄膜集
積回路１０２、１０３と積層体１０１とを、例えば図１
（Ａ）に示す如く配置する。これらの薄膜集積回路の積
層体１０１との電気的接続部（端子）にＣｒ、Ｎｉ、Ｃ
ｒＮｉＡｕ、Ｔｉ、Ｃｕのいずれかを蒸着しパターニン
グし、薄膜集積回路と積層体との接続が行われる。
ングして配線層３０８を形成して図３に示す如き薄膜ト
ランジスタを完成する。このようにして構成した薄膜集
積回路１０２、１０３と積層体１０１とを、例えば図１
（Ａ）に示す如く配置する。これらの薄膜集積回路の積
層体１０１との電気的接続部（端子）にＣｒ、Ｎｉ、Ｃ
ｒＮｉＡｕ、Ｔｉ、Ｃｕのいずれかを蒸着しパターニン
グし、薄膜集積回路と積層体との接続が行われる。
【００２８】さらにパッシベーション膜としてＳｉＯ2
膜、Ｓｉ3 Ｎ4 膜、ＰＳＧ膜等のうちの少なくとも１つ
をＣＶＤ法で成膜し、積層体との電気的接続部のみをエ
ッチングして開孔しハンダバンプする。最後に出力端子
１０４を設けて、樹脂１０５でモールドして混成集積回
路部品を完成する。
膜、Ｓｉ3 Ｎ4 膜、ＰＳＧ膜等のうちの少なくとも１つ
をＣＶＤ法で成膜し、積層体との電気的接続部のみをエ
ッチングして開孔しハンダバンプする。最後に出力端子
１０４を設けて、樹脂１０５でモールドして混成集積回
路部品を完成する。
【００２９】なお、薄膜集積回路と積層体１０１との接
続は上記説明に限定されるものではなく、図１（Ｂ）に
示す如くワイヤボンディングによって行うこともでき
る。また、上記実施例では積層型のインダクタ、積層型
のコンデンサ、抵抗の少なくとも１つとを複合した積層
体１つに対し、複数の薄膜集積回路が同一基板に並列し
て設けられ、選択接続可能に配置されているが、これは
また逆でもよい。
続は上記説明に限定されるものではなく、図１（Ｂ）に
示す如くワイヤボンディングによって行うこともでき
る。また、上記実施例では積層型のインダクタ、積層型
のコンデンサ、抵抗の少なくとも１つとを複合した積層
体１つに対し、複数の薄膜集積回路が同一基板に並列し
て設けられ、選択接続可能に配置されているが、これは
また逆でもよい。
【００３０】即ち、図５に示す如く、薄膜集積回路２０
１と、複数の積層体２０２、２０３を基板２００上に配
置する。積層体２０２、２０３はそれぞれ受動素子部分
の大きさが異なるものを配置する。そして用途に応じて
薄膜集積回路２０１はそのいずれかのものと選択的に接
続する。
１と、複数の積層体２０２、２０３を基板２００上に配
置する。積層体２０２、２０３はそれぞれ受動素子部分
の大きさが異なるものを配置する。そして用途に応じて
薄膜集積回路２０１はそのいずれかのものと選択的に接
続する。
【００３１】なお、上記の薄膜集積回路で、いろいろな
機能をもたせるためには、移動度特性が１００ｃｍ2 ／
ｖ・ｓｅｃ以上のものが好ましい。このためにＴＦＴは
非単結晶シリコン基板中に形成することが好ましい。
機能をもたせるためには、移動度特性が１００ｃｍ2 ／
ｖ・ｓｅｃ以上のものが好ましい。このためにＴＦＴは
非単結晶シリコン基板中に形成することが好ましい。
【００３２】前記説明では基板上に積層体を載置した例
について説明したが、サイズにより薄膜集積回路上にこ
れを載置することもできる。また基板上に複数の積層体
を載置するとき、これらの積層体は同一のものに限定さ
れるものではなく、そのＬＣＲ等の値が異なるものを載
置することもできる。
について説明したが、サイズにより薄膜集積回路上にこ
れを載置することもできる。また基板上に複数の積層体
を載置するとき、これらの積層体は同一のものに限定さ
れるものではなく、そのＬＣＲ等の値が異なるものを載
置することもできる。
【００３３】
【発明の効果】一つの基板上に複数個の各々異なる機能
を有する薄膜集積回路チップと、積層型受動素子からな
る積層体を搭載し、１つの積層体を、複数の薄膜集積回
路の受動素子として共有化することにより、積層体が有
効に利用され、混成薄膜集積回路部品の低コスト化、コ
ンパクト化が図れる。
を有する薄膜集積回路チップと、積層型受動素子からな
る積層体を搭載し、１つの積層体を、複数の薄膜集積回
路の受動素子として共有化することにより、積層体が有
効に利用され、混成薄膜集積回路部品の低コスト化、コ
ンパクト化が図れる。
【００３４】積層体の大きさは薄膜集積回路のパッケー
ジ面積で決まるため、積層体を載置したことによりパッ
ケージを大きくする必要がない。また薄膜集積回路は、
下地を選ばないため同じプロセスで同一基板上に複数個
形成することができる。従って１つの積層体をそれぞれ
異なる個別の薄膜集積回路で選択接続する場合に比較し
て小型化することができる。
ジ面積で決まるため、積層体を載置したことによりパッ
ケージを大きくする必要がない。また薄膜集積回路は、
下地を選ばないため同じプロセスで同一基板上に複数個
形成することができる。従って１つの積層体をそれぞれ
異なる個別の薄膜集積回路で選択接続する場合に比較し
て小型化することができる。
【図１】本発明の混成集積回路部品の概略説明図であ
る。
る。
【図２】本発明の混成集積回路部品の別の概略説明図で
ある。
ある。
【図３】本発明に用いる薄膜トランジスタの概略説明図
である。
である。
【図４】本発明に用いる薄膜トランジスタの製造工程説
明図である。
明図である。
【図５】本発明の他の実施例である。
【図６】従来の混成集積回路部品の概略説明図である。
１００ 基板 １０１ 積層体 １０２ 薄膜集積回路 １０３ 薄膜集積回路 １０４ 出力端子 １１１ 積層型コンデンサ １１２ 積層型インダクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂本 直哉 神奈川県厚木市長谷398番地 株式会社 半導体エネルギー研究所内 (56)参考文献 特開 平５−109923（ＪＰ，Ａ) 特開 平５−90485（ＪＰ，Ａ) 特開 平４−313157（ＪＰ，Ａ) 特開 平４−303960（ＪＰ，Ａ) 特開 昭63−115357（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04
Claims (3)
- 【請求項１】 １つの基板上に、積層型コンダクタ、積
層型インダクタあるいは抵抗のうち少なくとも１つを具
備する積層体と、複数個の機能の異なる薄膜集積回路と
を搭載した混成集積回路部品において、積層体に複数の接続用の端子を設け、 複数個の薄膜集積回路をこの端子のうち、選択したもの
と接続したことを 特徴とする混成集積回路部品。 - 【請求項２】 前記積層体は、前記複数個の薄膜集積回
路の受動回路として接続されることを特徴とする請求項
１記載の混成集積回路部品。 - 【請求項３】 １つの基板上に、１つの薄膜集積回路
と、複数の積層体を設け、薄膜集積回路はこれらの複数
の積層体の１つまたは複数と接続可能に構成されること
を特徴とする混成集積回路部品。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19129793A JP3290514B2 (ja) | 1993-08-02 | 1993-08-02 | 混成集積回路部品 |
| US08/242,813 US5643804A (en) | 1993-05-21 | 1994-05-16 | Method of manufacturing a hybrid integrated circuit component having a laminated body |
| KR1019940011146A KR100273826B1 (ko) | 1993-05-21 | 1994-05-21 | 하이브리드 집적 회로 부재 제조 방법 및 하이브리드 집적 회로 컴포넌트 |
| US08/812,453 US5877533A (en) | 1993-05-21 | 1997-03-06 | Hybrid integrated circuit component |
| US09/226,215 US6410960B1 (en) | 1993-05-21 | 1999-01-07 | Hybrid integrated circuit component |
| KR1019990046276A KR100311675B1 (ko) | 1993-05-21 | 1999-10-25 | 혼성 집적 회로 컴포넌트 및 하이브리드 집적 회로 부재 |
| KR1020010009793A KR100351399B1 (ko) | 1993-05-21 | 2001-02-26 | 혼성 집적 회로의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19129793A JP3290514B2 (ja) | 1993-08-02 | 1993-08-02 | 混成集積回路部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745783A JPH0745783A (ja) | 1995-02-14 |
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1993
- 1993-08-02 JP JP19129793A patent/JP3290514B2/ja not_active Expired - Lifetime
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