JP2003158214A - 半導体モジュール - Google Patents

半導体モジュール

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JP2003158214A
JP2003158214A JP2001358788A JP2001358788A JP2003158214A JP 2003158214 A JP2003158214 A JP 2003158214A JP 2001358788 A JP2001358788 A JP 2001358788A JP 2001358788 A JP2001358788 A JP 2001358788A JP 2003158214 A JP2003158214 A JP 2003158214A
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semiconductor element
semiconductor
semiconductor module
wiring portion
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Junichi Kimura
潤一 木村
Kazutoshi Tanaka
和敏 田中
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 半導体モジュールのインターフェース回路を
含む実装面積を小さくする。 【解決手段】 半導体素子１１と、この半導体素子１１
の一方の面１１ａ側に設けられるとともに、半導体素子
１１と略等しい大きさを有する配線部１２とを有し、こ
の配線部１２には半導体素子１１の端子１６と端子１７
間を接続する回路１３、或いは半導体素子１１の端子１
８と外部端子１９との間を接続する回路１４の少なくと
も一方を含む構成としたものである。これにより、半導
体モジュールの小型化を図ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体モジュール
に関するものである。
【０００２】
【従来の技術】以下、半導体モジュールの代わりに用い
られた従来の電子装置について説明する。従来の電子装
置は図８に示すようにプリント基板１と、このプリント
基板１に装着された半導体素子２と、チップ部品３或い
は空芯コイル４等で構成されていた。半導体素子２の信
号をプリント基板１に構成される他の回路と接続するに
は、それぞれ適したインターフェイス回路が必要であ
り、そのためにチップ部品３や空芯コイル４を使用しそ
のインターフェイス回路を構成していた。
【０００３】
【発明が解決しようとする課題】しかしながらこのよう
な従来の構成では、プリント基板１を占有する面積は半
導体素子２の占める面積はもちろんのことインターフェ
イス回路としてのチップ部品３や空芯コイル４などで形
成するインターフェイス回路の部品が占める場所も必要
であり、半導体素子２自体は小さいにも係わらず結果と
して多くの実装面積を必要としていた。
【０００４】そこで本発明は、この問題を解決するもの
で、インターフェイス回路の占有する実装面積を除去し
た半導体モジュールを提供することを目的としたもので
ある。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体モジュールは、半導体素子と、この半
導体素子の一方の面側に設けられるとともに、前記半導
体素子と略等しい大きさを有する配線部とを有し、前記
配線部には前記半導体素子の第１の端子と第２の端子間
を接続する第１の回路、或いは前記半導体素子の第３の
端子と外部端子との間を接続する第２の回路の少なくと
も一方を含むものである。これにより、インターフェイ
ス回路の占有面積が除去され、全体としての回路の小型
化が可能になる。
【０００６】
【発明の実施の形態】本発明の請求項１に記載の発明
は、半導体素子と、この半導体素子の一方の面側に設け
られるとともに、前記半導体素子と略等しい大きさを有
する配線部とを有し、前記配線部には前記半導体素子の
第１の素子と第２の端子間を接続する第１の回路、或い
は前記半導体素子の第３の端子と外部端子との間を接続
する第２の回路の少なくとも一方を含む半導体モジュー
ルであり、このように半導体素子の端子間でインターフ
ェイス回路である第１の回路或いは半導体素子と外部回
路間でのインターフェイス回路である第２の回路全てを
半導体素子と略等しい大きさを有する配線部に形成し、
これを半導体素子の一方の面に形成しているので回路の
小型化を図ることができる。
【０００７】また半導体素子と配線部とを合わせてひと
つのモジュールとしているので、取り扱いが非常に容易
になる。さらに、同じ半導体素子であっても、入力信号
に処理を加えて出力する第１の回路、或いは第２の回路
を変更することによって、種々の外部回路への対応が可
能になる。
【０００８】請求項２に記載された発明における第１の
回路又は第２の回路は、パターンで形成されたインダク
タンス、或いはパターンで形成されたキャパシタンスか
ら成る請求項１記載の半導体モジュールであり、パター
ンで形成されているので、その厚みを薄くすることがで
きる。また、パターンで形成されているので、印刷等に
より形成が可能なため、安価に形成することが可能であ
る。更に、例えば半導体素子の端子位置間隔が狭かった
としても、広くすることもできるので、外部回路との接
続が容易となるものである。
【０００９】請求項３に記載された発明のインダクタン
ス又はキャパシタンスは、レーザトリミングによりその
値を調整可能とした請求項１記載の半導体モジュールで
あり、第１の回路或いは第２の回路に用いられているイ
ンダクタンス又はキャパシタンスをレーザトリミングす
ることにより、インダクタンス又はキャパシタンスを調
整し、半導体素子のばらつきを吸収することができる。
従って、安定した半導体モジュールを供給することがで
きる。
【００１０】請求項４に記載された発明の第１の回路又
は第２の回路は、チップ部品で形成された請求項１記載
の半導体モジュールであり、このチップ部品の定数を取
り替えることにより、第１の回路或いは第２の回路に形
成されたインターフェイスの値を容易に変更することが
できる。またチップ部品を用いているので、放熱効果も
容易に持たせることができる。
【００１１】請求項５に記載の発明は、配線部に形成さ
れる回路は凹版転写にて形成された請求項１記載の半導
体モジュールであり、配線部の回路が凹版転写されてい
るので、形成されたパターンの形状、幅等は原版を精密
に再現することができる。従って、エッチング技術に比
べてその精度が向上するので、特に高周波回路に用いた
場合安定した回路を得ることが可能となる。
【００１２】請求項６に記載された発明の配線部は多層
の絶縁体で形成されるとともに、これらの絶縁体には導
体に直接形成された接続バンプが設けられており、この
バンプを隣接した導体に圧接することにより各層を接続
する請求項１記載の半導体モジュールであり、導体に直
接形成された接続バンプが隣接した導体に圧接により導
通されているので、配線部層間の接続を容易かつ安価に
形成することが可能である。
【００１３】請求項７記載の発明は、配線部の絶縁物の
線膨張係数は、半導体素子の線膨張係数より大きくする
とともに、その外部に設けられる被装着物の線膨張係数
より小さくした請求項１記載の半導体モジュールであ
り、これにより半導体素子と外部に設けられる被装着物
の線膨張係数が異なっていたとしても、配線部が熱サイ
クル等による半導体素子と被装着物との伸び縮みの差を
吸収することができる。従って、配線部がその半導体モ
ジュールと被装着物間を接合するはんだに対する応力を
緩和し、はんだクラックの発生を防ぐことが可能にな
る。
【００１４】請求項８記載の発明は、配線部を複数層で
形成するとともに、これらの複数層を形成する絶縁物の
線膨張係数は、半導体素子からその外部に設けられた装
着物に向かってその線膨張係数を順次大きくした請求項
７記載の半導体モジュールであり、このように複数層の
線膨張係数を順次変化させることにより、配線部は熱サ
イクル等による半導体素子と被装着物との伸び縮みの差
を、より吸収し易くなる。従って、配線部がその半導体
モジュールと被装着物間を接合するはんだに対する応力
を緩和し、はんだクラックの発生を防ぐことが可能にな
る。
【００１５】請求項９記載の発明は、配線部は複数層で
形成されるとともに、半導体素子と前記配線部に形成さ
れる回路との間にはグランド層が挿入された請求項１記
載の半導体モジュールであり、このように配線部内の回
路と半導体素子との間にグランド層が挿入されているの
で、お互いに影響を受け難い。
【００１６】請求項１０記載の発明は、半導体素子でチ
ューナ回路を形成するとともに、第１の回路をフィルタ
回路とし、このフィルタ回路が半導体素子に接続された
請求項１記載の半導体モジュールであり、フィルタを配
線部に形成するので、Ｑの大きなフィルタを形成するこ
とができる。しかも一体化されたモジュールであるの
で、その取り扱いが容易である。
【００１７】請求項１１に記載された発明の第２の回路
はフィルタ回路であり、このフィルタ回路を介して半導
体素子に入力或いは出力される請求項１記載の半導体モ
ジュールであり、フィルタを設けることができるので、
半導体素子へノイズの入るのを防止することができる。
【００１８】請求項１２に記載された発明の第２の回路
は分配器であり、半導体回路の出力が、前記分配器を介
して出力される請求項１記載の半導体モジュールであ
り、分配器を用いているので出力の多出力が可能とな
る。従って、外部回路との配線が容易になる。
【００１９】以下、本発明の実施の形態について図を用
いて説明する。
【００２０】（実施の形態１）図１は、本発明の実施の
形態１における半導体モジュールのブロック図を示す。
図１において、１１は半導体素子であり、この半導体素
子１１の一方の面１１ａには半導体素子１１とほぼ大き
さの等しい配線部１２が設けられている。そしてこの配
線部１２には、回路１３と回路１４と回路１５が設けら
れている。半導体素子１１の端子１６は回路１３に接続
されるとともに、回路１３の出力は半導体素子１１の端
子１７に接続されている。
【００２１】また、半導体素子１１の第３の端子１８は
回路１４の入力に接続されるとともに第２の回路１４の
出力は配線部１２に設けられた外部端子１９に接続され
ている。また配線部１２に設けられた外部端子２０は、
回路１５を介して半導体素子１１の端子２１に接続され
ている。
【００２２】また半導体素子１１に設けられた端子２２
あるいは端子２３は配線部１２を介してそれぞれ直接外
部端子２４と外部端子２５とに接続される。
【００２３】ここで外部端子１９，２０，２４，２５
は、はんだバンプとしている。なお、半導体素子１１の
一方の面とは、配線部１２に接する面であり、端子１
６，１７，１８，２１，２２，２３等の導出方向をい
う。
【００２４】このモジュールのプリント基板（被装着物
の一例として用いた）への装着は、まずプリント基板に
クリームはんだを塗布し、本発明の半導体モジュールを
所定の場所に実装する。そしてその後、リフロー炉にて
加熱し、このはんだバンプを溶融させ、プリント基板と
接合する。
【００２５】このように配線部１２で外部回路あるいは
半導体素子端子同士でのインターフェイス回路として回
路１３、あるいは回路１４、回路１５などを形成するこ
とができるので、この半導体モジュールを被装着物であ
るプリント基板に装着した場合、全体として小型化を図
ることができる。
【００２６】またモジュール形状に形成されているの
で、その取り扱いが容易である。更に同じ半導体素子で
あっても、回路１４や回路１５を変更することによっ
て、種々の外部回路への対応が可能になる。
【００２７】図２は半導体素子１１の一方の面１１ａに
配線された配線部１２の平面図である。図２において、
例えば半導体素子１１の端子２６と、半導体素子１１の
端子２７との間に導体で形成されたパターン２８ａ，２
８ｂが設けられ、これらのパターンでコンデンサを形成
している。なお点線は配線部１２を複数層で形成した場
合の他層に形成された導体を表している。
【００２８】２９はチップ部品であり、配線部１２上の
導体とチップ部品２９とをリフロー等を行い半田付けす
ることにより、配線部１２上にインターフェイス回路を
形成している。また、３０は導体で形成されたインダク
タであり、このインダクタ３０も配線部１２上に設けら
れている。
【００２９】３１と３２は外部端子であり、この間隔３
４はリフローはんだ付けで実装可能なように０．２ｍｍ
以上としている。しかしこれらの端子３１，３２に接続
される半導体素子１１のパッドのピッチ間隔３３が０．
１５ｍｍ以下と狭く、そのままでは外部のプリント基板
にはんだ等で接続出来ない場合に、その端子間のピッチ
間隔３３をそのピッチ間隔３３以上のピッチ間隔３４へ
変換して出力することにより容易に実装化能としたもの
である。
【００３０】このように配線部１２においては、パター
ンでコンデンサ２８ａ，２８ｂあるいはインダクタ３０
等を形成することができるので、薄い製品を実現するこ
とができる。また、これら配線部１２中の導体は凹版転
写或いは厚膜印刷やエッチング又は蒸着等の量産性に適
した印刷法を利用して成形することができるので、非常
に安価に成形することができる。
【００３１】更に、導体を複数層とした場合の導体間に
設けられる絶縁層についてはプリプレグ等の基板材料や
ポリイミドなどのフィルムを使用することも、導体と同
様に凹版転写や厚膜印刷などで形成することも可能であ
る。
【００３２】図３はパターンで形成されたインダクタや
キャパシタの要部回路図であり、インダクタンスやキャ
パシタンスを調整する場合に用いるものである。すなわ
ち入力３５と出力３６の間にパターン３７を形成し、こ
のパターン３７に対向したパターン３８の一方をグラン
ドに接続し、他方の一部に形成された切断部３９をレー
ザトリミングで切断することによりパターン３７とパタ
ーン３８間の容量を変化させることが可能となる。この
場合は同一層でキャパシタの容量を調整するコンデンサ
を形成している。この場合は、同一層でキャパシタの容
量が調整できるコンデンサを形成している。
【００３３】また、入力４０と出力４１との間にパター
ン４２でインダクタンスを形成し、このパターン４２の
一部の切断部４３をレーザトリミングで切断することに
よりパターン４２のインダクタンスを調整することが可
能になる。このように調整機能を持たすことにより、半
導体素子１１のばらつきを吸収することができ、安定し
た半導体モジュールを供給することができる。
【００３４】図４は、本発明の半導体モジュールの断面
図を示している。図４において、半導体素子１１の一方
の面１１ａに設けられた配線部１２上にチップ部品３０
や電力増幅回路など放熱を要する他の半導体素子４５が
リフローはんだ付け等で装着され、絶縁体４７内に埋設
されている。ただし半導体素子４５の天面４５ａのみは
放熱のため配線部１２から露出している。また、配線部
１２は複数層で構成されており、半導体素子１１の回路
と配線部１２内の回路との間にはグランド層４６が設け
られている。
【００３５】このような構成においては、半導体素子４
５の天面４５ａは配線部１２から露出しているので、放
熱し易くなる。更にこのとき、被装着物であるプリント
基板上には、天面４５ａと当接する位置に銅箔を設けて
おくことによりさらに放熱効果を大きくすることができ
る。
【００３６】また、この配線部１２は複数層で構成され
ており、チップ部品３０や他の半導体素子４５の間には
グランド層４６が設けられている。従って、配線部１２
上に形成された電気回路と半導体素子１１内に形成され
た回路との間での、互いの回路の干渉を小さくすること
ができる。
【００３７】図５は、本発明の半導体モジュールの要部
断面を示す。図５において、５０は半導体素子１１上に
形成されたパッドであり、また５１と５２は配線部であ
り、本実施の形態では２層で形成されている。パッド５
０は、第１層に配線された導体５３に直接に接合されて
いる。
【００３８】また、導体５３によりパッド５０とは離れ
た位置まで導出され、パッド５０とは離れた位置にある
第２層目の導体５４と直接接合される。この導体５４上
には外部端子としてのはんだバンプ５５が設けられてお
り、このはんだバンプ５５とプリント基板５７が半田付
で固定される。
【００３９】この構成において、第１層目に配線された
導体５３と第２層目の導体５４更にはそれぞれの導体の
接続も凹版転写等により導体ペーストを圧着加熱して形
成している。
【００４０】更に、配線部５１，５２はそれぞれ異なる
線膨張係数を有した材料で形成されており、かつ半導体
素子１１からプリント基板５７に向かって順次線膨張係
数を大きくしている。
【００４１】このような状態にて、仮に熱サイクルを受
けると当然半導体素子１１とプリント基板５７との線膨
張係数の差に応じて接続部には応力が加わることとな
る。この応力は全ての接続箇所に加わる訳であるが、特
に弱い部分に応力集中が発生することは当然である。つ
まり導体５３あるいは５４は一般的にニッケルなどの強
度的に大きい材料が用いられるとともに、導体５３とパ
ッド５０との接続や導体５３と導体５４との接続は直接
導体同士が接続されているので強固に接合されている。
従って、はんだ接合部分に応力が集中することとなる。
【００４２】そこで、配線部５１，５２で線膨張係数を
変化させることにより、配線部５２が、熱サイクル等に
よる半導体素子１１とプリント基板５７との伸び縮みの
差を吸収し、その半導体モジュールと被装着物５７間を
接合するはんだバンプ５５に対する応力を緩和する。従
って、半導体素子１１とプリント基板５７間のはんだ接
合部のはんだクラックの発生を防ぐことができる。な
お、このときに最表層の配線部にはプリント基板５７と
略同等の線膨張係数の材料を用いることが望ましい。
【００４３】更に各配線部５１，５２の導体５３，５４
は凹版で形成されているため、形成されたパターンの形
状、幅等は原版を精密に再現することができる。従っ
て、エッチング技術に比べてその精度が向上するので、
２層間でキャパシタを構成させる場合や、インダクタン
スを構成する場合において、その容量やインダクタンス
値のばらつきを小さくすることができる。これは、特に
高周波回路に用いる場合に安定した性能を得ることがで
きる。
【００４４】また、接続バンプ５６として純銅の針状バ
ンプを使用した場合、所謂マンハッタン接合といわれる
接合が可能である。この接合を用いることにより、通常
の大気の状態での導体間の接合が可能になり、非常に導
電性に優れるとともに低価格な半導体モジュールを提供
することができる。
【００４５】ここで、従来の一般的なモジュールにおい
ては、半導体素子１１をウエハーからダイシング等で切
断し、その後にプリント基板等との接合を行っていた
が、本実施の形態１においては、ウエハーからの切断前
に配線部５１，５２を含む各回路を形成している。即
ち、図２や図４に示されるように回路をチップ部品で構
成する場合においても半導体素子１１をウエハーからの
切断前にクリームはんだ等を印刷し、チップ部品を装着
している。即ち、ウエハーからの切断前に半導体モジュ
ールとして完成することができるので、非常に生産性が
良い。
【００４６】また、パッド５０と導体５３との接合部は
パッド５０より小さくしている。半導体１１は薄膜等の
半導体プロセスで形成されるが、配線部５１，５２は印
刷や転写などの方法により形成されるのが一般的であ
り、作成プロセスが異なる。従って、異なったメーカや
異なった設備で形成されることとなる。すなわち配線部
５１，５２の形成時には、半導体形成プロセスでの位置
決めとは別に半導体素子１１と配線部５１との位置決め
をやり直すことととなる。このとき、パッド５０と導体
５３との接合バンプ５３ａをパッド５０より小さくして
位置決め時のズレ寸法を吸収する。このようにすること
により、仮に配線部５１の印刷がズレたとしてもパッド
５０における接続バンプ５３ａの接続面積は変化しない
ので、接続部での抵抗値は安定し、安定した回路を得る
ことができる。
【００４７】更に、配線５３，５４はウエハーからの切
断に支障のない範囲で半導体素子１１の外形より内側に
設けておくことが望ましい。すなわち配線部５１，５２
が形成された後にダイシングするため、導体５３，５４
は最低限印刷時の位置ズレ寸法とダイシングの位置ズレ
寸法とを合わせた距離だけ外形より離して設けている。
これにより半導体モジュールをダイシングにて分割する
ときに導体５３，５４を切断してしまうことはない。
【００４８】（実施の形態２）実施の形態２においては
具体的に半導体素子６０としてチップチューナを形成
し、配線部６１をこの半導体素子６０の一方の面６０ａ
側に設けたものである。
【００４９】図６は本実施の形態における半導体モジュ
ールのブロック図を示す。図６において６２は外部端子
であり、この外部端子６２は配線部６１を介して半導体
素子６０内の高周波増幅回路６３の入力に接続される。
この高周波増幅回路６３の出力はその一方の入力に接続
されるとともに他方の入力は発振器６４の出力が接続さ
れた混合器６５に接続されている。
【００５０】この混合器６５の出力は、配線部６１のバ
ンドパスフィルタ６６に接続されている。このバンドパ
スフィルタ６６の出力は再び半導体素子１１内に設けら
れた混合器６７の一方の入力に接続されるとともに他方
の入力は発振器６８の出力が接続されている。この混合
器６７の出力は配線部６１を介して外部端子６９に接続
されている。
【００５１】また７０はＰＬＬ回路であり、発振器６４
にループ接続されるとともにその制御信号は外部端子７
１，７２に接続されて外部のプリント基板に設けられた
回路とやり取りを行っている。
【００５２】なお、バンドパスフィルタ６６は、中間周
波フィルタとして用いている。また、外部端子７１，７
２とＰＬＬ回路７０との間で、配線部６１内にフィルタ
等を構成しても良い。
【００５３】以上の構成により、本実施の形態において
は、バンドパスフィルタ６６を配線部６１内に形成して
いるので、たとえ中間周波数の異なるチューナに用いる
場合ににおいても配線部６１内にバンドパスフィルタ６
６を変更すれば、容易に他の仕様のチューナに変更する
ことができる。
【００５４】また、本実施の形態２においてはバンドパ
スフィルタ６６はパターインダクタンスとパターンキャ
パシタンスで形成すれば、これらをレーザトリミング等
で調整することにより、優れた選択度を有したフィルタ
を得ることができる。あるいは、このバンドパスフィル
タ６６はＳＡＷフィルタ等でも良く、この場合には優れ
た周波数選択度と減衰特性を得ることができ、良好な高
周波特性を得ることができる。
【００５５】（実施の形態３）図７は実施の形態３にお
ける半導体モジュールのブロック図である。図７におい
て、８０は半導体素子であり、８１はこの半導体素子８
０の一方の面８０ａ側に設けられた配線部である。この
配線部８１は半導体モジュール８０とほぼ同じ大きさと
なっている。８２は、配線部８１に設けられたバンプで
形成された外部端子であり、この外部端子８２は、配線
部８１内のローパスフィルタ８３を介して、半導体素子
８０内の電子回路８４の入力に接続されている。
【００５６】このように外部端子８２と電子回路８４と
の間にローパスフィルタを設けているので、ノイズ等が
入るのを排除することができる。更にこれらのフィルタ
は、パターンインダクタ或いはパターンキャパシタで構
成し、レーザトリミングで調整することができる。この
ことにより、フィルタの通過周波数を最適な周波数に設
定することが可能である。
【００５７】また、半導体素子８０内の電子回路８４の
出力は、配線部８１内に設けられた分配器８５に入力さ
れて、その出力が分配されている。この分配器８５にお
いて、電子回路８４の出力はチップ抵抗８６を介して外
部端子８７へ接続されている。また、パターンで設けら
れたコンデンサ８８を介して外部端子８９に接続されて
いる。
【００５８】更に、パターンで形成されたインダクタ９
０を介し外部端子９１へ接続されている。この構成によ
り半導体の電子回路８４の出力を外部へ接続される他端
子へ出力することができる。
【００５９】更に又、これらのパターンで形成されたイ
ンダクタやキャパシタをレーザトリミングで調整し、そ
れぞれの出力の分配比率等を変更することも可能にな
る。
【００６０】
【発明の効果】以上のように本発明によれば、半導体素
子、この半導体素子の一方の面側に設けられるととも
に、前記半導体素子と略等しい大きさを有する配線部と
を有し、前記配線部には前記半導体素子の第１の端子と
第２の端子間を接続する第１の回路、或いは前記半導体
素子の第３の端子と外部端子との間を接続する第２の回
路の少なくとも一方を含む半導体モジュールであり、こ
のように半導体素子の一方の面側に半導体素子と略等し
い大きさを有する配線部を設け、この配線部に第１の回
路或いは第２の回路を設けているので、全体として回路
の小型化を図ることができる。
【００６１】また半導体素子と配線部とを合わせて１つ
のモジュールとしているので、取り扱いが非常に容易に
なる。
【００６２】更に、半導体素子の端子間には、入力され
た信号に処理を加え、その信号を出力するインターフェ
イス回路としての第１の回路或いは半導体素子と外部回
路間においても入力された信号に処理を加え、その信号
を出力するインターフェイス回路としての第２の回路を
設けているので、半導体素子を変えることなく、容易に
モジュール全体としての仕様を変更することができる。
従って、種々の外部回路への対応が容易に可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体モジュー
ルのブロック図
【図２】同、半導体素子の一方の面側から見た平面図
【図３】同、半導体モジュールを構成する配線部の要部
平面図
【図４】同、配線部の断面図
【図５】同、要部断面図
【図６】本発明の実施の形態２における半導体モジュー
ルのブロック図
【図７】本発明の実施の形態３における半導体モジュー
ルのブロック図
【図８】半導体モジュールの代わりに用いられた従来の
電子装置の断面図
【符号の説明】
１１ 半導体素子 １１ａ 一方の面 １２ 配線部 １３ 回路 １４ 回路 １６ 端子 １７ 端子 １８ 端子 １９ 外部端子

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子と、この半導体素子の一方の
    面側に設けられるとともに、前記半導体素子と略等しい
    大きさを有する配線部とを有し、前記配線部には前記半
    導体素子の第１の端子と第２の端子間を接続する第１の
    回路、或いは前記半導体素子の第３の端子と外部端子と
    の間を接続する第２の回路の少なくとも一方を含む半導
    体モジュール。
  2. 【請求項２】 第１の回路又は第２の回路はパターンで
    形成されたインダクタンス、或いはパターンで形成され
    たキャパシタンスから成る請求項１記載の半導体モジュ
    ール。
  3. 【請求項３】 インダクタンス又はキャパシタンスはレ
    ーザトリミングによりその値を調整可能とした請求項１
    記載の半導体モジュール。
  4. 【請求項４】 第１の回路又は第２の回路はチップ部品
    で形成された請求項１記載の半導体モジュール。
  5. 【請求項５】 配線部に形成される回路は凹版転写にて
    形成された請求項１記載の半導体モジュール。
  6. 【請求項６】 配線部は多層の絶縁体で形成されるとと
    もに、これらの絶縁体には導体に直接形成された接続バ
    ンプが設けられており、このバンプを隣接した導体に圧
    接することにより各層を接続する請求項１記載の半導体
    モジュール。
  7. 【請求項７】 配線部の絶縁物の線膨張係数は、半導体
    素子の線膨張係数より大きくするとともに、その外部に
    設けられる被装着物の線膨張係数より小さくした請求項
    １記載の半導体モジュール。
  8. 【請求項８】 配線部を複数層で形成されるとともに、
    これらの複数層を形成する絶縁物の線膨張係数は、半導
    体素子からその外部に設けられた装着物に向かってその
    線膨張係数を順次大きくした請求項７記載の半導体モジ
    ュール。
  9. 【請求項９】 配線部は複数層で形成されるとともに、
    半導体素子と前記配線部に形成される回路との間にはグ
    ランド層が挿入された請求項１記載の半導体モジュー
    ル。
  10. 【請求項１０】 半導体素子でチューナ回路を形成する
    とともに、第１の回路をフィルタ回路とし、このフィル
    タ回路が半導体素子に接続された請求項１記載の半導体
    モジュール。
  11. 【請求項１１】 第２の回路はフィルタ回路であり、こ
    のフィルタ回路を介して半導体素子に入力あるいは出力
    される請求項１記載の半導体モジュール。
  12. 【請求項１２】 第２の回路は分配器であり、半導体回
    路の出力が前記分配器を介して出力される請求項１記載
    の半導体モジュール。
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