JPH0740588B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0740588B2 JPH0740588B2 JP60052213A JP5221385A JPH0740588B2 JP H0740588 B2 JPH0740588 B2 JP H0740588B2 JP 60052213 A JP60052213 A JP 60052213A JP 5221385 A JP5221385 A JP 5221385A JP H0740588 B2 JPH0740588 B2 JP H0740588B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- semiconductor device
- conductivity type
- low resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に関し、特に大規模集積回路（LS
I）に適した小面積かつ、大容量を実現できる半導体装
置に関する。
I）に適した小面積かつ、大容量を実現できる半導体装
置に関する。
従来の半導体装置としては、特開昭53−43485号におい
て、第２図に示す回路構造の高速バイポーラメモリセル
が提案されている。このメモリセルは、負荷抵抗R1，R2
に並列にダイオードD1，D2が形成され、かつ該ダイオー
ドがキヤパシタC1，C2の代用をすることを特徴としてい
る。このような構成により、このメモリセルは次の点が
改良されている。すなわち、１）高速のスイツチングが
可能で、２）動作余裕度が増大し、３）α線によるソフ
トエラーが防止できる点である。
て、第２図に示す回路構造の高速バイポーラメモリセル
が提案されている。このメモリセルは、負荷抵抗R1，R2
に並列にダイオードD1，D2が形成され、かつ該ダイオー
ドがキヤパシタC1，C2の代用をすることを特徴としてい
る。このような構成により、このメモリセルは次の点が
改良されている。すなわち、１）高速のスイツチングが
可能で、２）動作余裕度が増大し、３）α線によるソフ
トエラーが防止できる点である。
なお、これらの３つの利点を生かすためには、キヤパシ
タC1，C2にはそれぞれ約500fFの静電容量が必要とされ
る。従来の半導体装置においては、この静電容量を得る
ために、上述のごとくキヤパシタの代用としてシヨツト
キバリアダイオードの静電容量を用いている。一方、従
来の半導体装置におけるシヨツトキバリアダイオードと
しては主として、白金シリサイド層−シリコン界面を用
いている。しかし、このようなダイオードによつて得ら
れる静電容量は単位面積当り最大3.4fF/μm2程度に過ぎ
ないので、上記の必要な静電容量を得るためには該ダイ
オードの面積は約150μm2にもなり、メモリセルの面積
の約30％を占めてしまう。このことは、バイポーラメモ
リセルを高集積化するのに重大な障害となつている。
タC1，C2にはそれぞれ約500fFの静電容量が必要とされ
る。従来の半導体装置においては、この静電容量を得る
ために、上述のごとくキヤパシタの代用としてシヨツト
キバリアダイオードの静電容量を用いている。一方、従
来の半導体装置におけるシヨツトキバリアダイオードと
しては主として、白金シリサイド層−シリコン界面を用
いている。しかし、このようなダイオードによつて得ら
れる静電容量は単位面積当り最大3.4fF/μm2程度に過ぎ
ないので、上記の必要な静電容量を得るためには該ダイ
オードの面積は約150μm2にもなり、メモリセルの面積
の約30％を占めてしまう。このことは、バイポーラメモ
リセルを高集積化するのに重大な障害となつている。
本発明は上記従来技術の欠点を除去し、所要面積が小さ
く、集積密度の向上が可能な半導体装置を提供すること
を目的とする。
く、集積密度の向上が可能な半導体装置を提供すること
を目的とする。
上記目的を達成するために本発明は、小面積のダイオー
ドを形成し、それに伴う静電容量の減少分を該ダイオー
ドに並列に形成された小面積のキヤパシタにて補い、全
体として面積が縮小されているダイオードの等価回路を
提供するものである。
ドを形成し、それに伴う静電容量の減少分を該ダイオー
ドに並列に形成された小面積のキヤパシタにて補い、全
体として面積が縮小されているダイオードの等価回路を
提供するものである。
以下、本発明の半導体装置を、高速バイポーラメモリセ
ルを例にとつた実施例により詳細に説明する。
ルを例にとつた実施例により詳細に説明する。
第１図（ａ）は、本発明の一実施例のバイポーラメモリ
セルの部分断面図、第１図（ｂ）は第１図（ａ）の平面
図、第１図（ｃ）は第１図（ａ），（ｂ）に示した部分
（第２図の回路のＡ部分に相当する）の等価回路図であ
る。
セルの部分断面図、第１図（ｂ）は第１図（ａ）の平面
図、第１図（ｃ）は第１図（ａ），（ｂ）に示した部分
（第２図の回路のＡ部分に相当する）の等価回路図であ
る。
図において、Ａはキヤパシタ部、Ｂはシヨツトキバリア
ダイオード部であり、１はｐ型シリコン基板、２は陰極
すなわちn+埋込層、３は素子間分離絶縁膜、４は半導体
層すなわちｎ型エピタキシヤルシリコン層、５は高濃度
にドープされたn+エピタキシヤルシリコン層、６はPd2S
i、７はSiO2、８はTa2O5、９はダイオードとキヤパシタ
の双方を覆つているＷ膜、10はAl薄膜からなる電極であ
る。
ダイオード部であり、１はｐ型シリコン基板、２は陰極
すなわちn+埋込層、３は素子間分離絶縁膜、４は半導体
層すなわちｎ型エピタキシヤルシリコン層、５は高濃度
にドープされたn+エピタキシヤルシリコン層、６はPd2S
i、７はSiO2、８はTa2O5、９はダイオードとキヤパシタ
の双方を覆つているＷ膜、10はAl薄膜からなる電極であ
る。
このような構成のメモリセルにあつては、ダイオードす
なわちこの場合シヨツトキバリアダイオードは、Pd2Si
層６とエピタキシヤルシリコン層４との間に形成され
る。したがつて、Pd2Si層６から取り出されたAl/W電極1
0とn+埋込層２の間には、第１図（ｃ）に示したシヨツ
トキバリアダイオードD3およびキヤパシタC3が形成され
る。
なわちこの場合シヨツトキバリアダイオードは、Pd2Si
層６とエピタキシヤルシリコン層４との間に形成され
る。したがつて、Pd2Si層６から取り出されたAl/W電極1
0とn+埋込層２の間には、第１図（ｃ）に示したシヨツ
トキバリアダイオードD3およびキヤパシタC3が形成され
る。
また、キヤパシタC3の誘電体であるTa2O5８の比誘電率
は、従来キヤパシタ用誘電体として用いられているSi
O2，Si3N4の比誘電率の数倍の大きさを有しているので
（酸化タンタル:28、SiO2:3.8、Si3N4:7.0）、100Å程
度の膜厚で単位面積当り、約10fF/μm2もの静電容量を
得ることができ、かつメモリ動作時の該キヤパシタC3の
リーク電流は、負荷抵抗を流れるリーク電流よりも圧倒
的に小さく、メモリ動作上はまつたく悪影響を及ぼさな
いことが認められた。
は、従来キヤパシタ用誘電体として用いられているSi
O2，Si3N4の比誘電率の数倍の大きさを有しているので
（酸化タンタル:28、SiO2:3.8、Si3N4:7.0）、100Å程
度の膜厚で単位面積当り、約10fF/μm2もの静電容量を
得ることができ、かつメモリ動作時の該キヤパシタC3の
リーク電流は、負荷抵抗を流れるリーク電流よりも圧倒
的に小さく、メモリ動作上はまつたく悪影響を及ぼさな
いことが認められた。
さらに、本実施例においてはキヤパシタの静電容量は10
fF/μm2と大きくPtSiを用いたときの静電容量3.4fF/μm
2の約３倍であるため、従来と同じ静電容量500fFを有す
るキヤパシタ部の面積は従来のPtSiダイオードの面積の
約1/3でよい。一方、Pd2Siを用いたダイオードではその
面積をPtSiダイオードの面積の約1/10に縮小しても、Pt
Siダイオードと同等の電流−電圧特性を示した。
fF/μm2と大きくPtSiを用いたときの静電容量3.4fF/μm
2の約３倍であるため、従来と同じ静電容量500fFを有す
るキヤパシタ部の面積は従来のPtSiダイオードの面積の
約1/3でよい。一方、Pd2Siを用いたダイオードではその
面積をPtSiダイオードの面積の約1/10に縮小しても、Pt
Siダイオードと同等の電流−電圧特性を示した。
したがつて、本発明によつて、従来のPtSiダイオードと
同等な容量，電気的特性を有する半導体装置を従来の半
分以下の面積で形成できる。
同等な容量，電気的特性を有する半導体装置を従来の半
分以下の面積で形成できる。
また、本実施例において、Ta2O5膜８の下のSiには高濃
度にドープされたエピタキシヤルSi5を用いたが、本構
造にて、容量の印加電圧依存性がなく、かつ、高周波特
性に優れた半導体装置が得られることがわかつた。
度にドープされたエピタキシヤルSi5を用いたが、本構
造にて、容量の印加電圧依存性がなく、かつ、高周波特
性に優れた半導体装置が得られることがわかつた。
さらに、キヤパシタＡおよび、ダイオードＢの上部電極
として、W9とＡ10の２層構造を用いたがこのW9はＡ
10とTa2O5８、Ａ10とPd2Si６が半導体製造工程に含ま
れる熱処理工程でそれぞれ反応して特性が変動すること
を妨げるものである。このＷ電極はPd2SiおよびTa2O5の
双方に対して良好な電極特性をもち、かつ、はがれ等の
不良も発生しにくい。この反応防止膜として用いたW9と
同様な特性を有する金属膜としては、Ｗシリサイド,Mo,
Moシリサイドを用いることができる。
として、W9とＡ10の２層構造を用いたがこのW9はＡ
10とTa2O5８、Ａ10とPd2Si６が半導体製造工程に含ま
れる熱処理工程でそれぞれ反応して特性が変動すること
を妨げるものである。このＷ電極はPd2SiおよびTa2O5の
双方に対して良好な電極特性をもち、かつ、はがれ等の
不良も発生しにくい。この反応防止膜として用いたW9と
同様な特性を有する金属膜としては、Ｗシリサイド,Mo,
Moシリサイドを用いることができる。
また、本実施例では上記のようにキヤパシタ用の誘電体
膜８としてTa2O5膜を用いたが、実際にはTa2O5８とn+エ
ピタキシヤルSi層５との界面にはエピタキヤルSi層５の
表面の酸化によって形成されたSiO2が存在することから
Ta2O5／SiO2のような２層誘電体を用いてもよい。ま
た、キヤパシタの誘電体としては、Ta2O5のほかに、ニ
オビウム，チタン，ハフニウム，アルミニウムの酸化物
を用いても同様な効果が得られる。
膜８としてTa2O5膜を用いたが、実際にはTa2O5８とn+エ
ピタキシヤルSi層５との界面にはエピタキヤルSi層５の
表面の酸化によって形成されたSiO2が存在することから
Ta2O5／SiO2のような２層誘電体を用いてもよい。ま
た、キヤパシタの誘電体としては、Ta2O5のほかに、ニ
オビウム，チタン，ハフニウム，アルミニウムの酸化物
を用いても同様な効果が得られる。
また、キヤパシタとしては、本発明の実施例では誘電率
の大きい金属酸化膜を利用して小面積かつ大容量のキヤ
パシタを得たが、半導体基板の側面にもキヤパシタを形
成して、小面積，大容量のキヤパシタを得てもよい。
の大きい金属酸化膜を利用して小面積かつ大容量のキヤ
パシタを得たが、半導体基板の側面にもキヤパシタを形
成して、小面積，大容量のキヤパシタを得てもよい。
本発明によれば、小面積かつ大容量のキヤパシタと小面
積のシヨツトキバリアダイオードを並列に形成すること
によつて、PtSi/Siダイオードと同等な特性のダイオー
ドの等価回路を小面積領域に形成できる。
積のシヨツトキバリアダイオードを並列に形成すること
によつて、PtSi/Siダイオードと同等な特性のダイオー
ドの等価回路を小面積領域に形成できる。
第１図（ａ）は本発明の一実施例の高速バイポーラメモ
リセルの部分断面図、第１図（ｂ）は第１図（ａ）の平
面図、第１図（ｃ）は第１図（ａ）の等価回路、第２図
は高速バイポーラメモリセルの等価回路図である。 １…ｐ型シリコン基板、２…n+埋込層、３…素子間分離
絶縁膜、４…ｎ型エピタキシヤルシリコン層、５…n+エ
ピタキシヤルシリコン層、６…Pd2Si、７…SiO2、８…T
a2O5、９…Ｗ、10…Al。
リセルの部分断面図、第１図（ｂ）は第１図（ａ）の平
面図、第１図（ｃ）は第１図（ａ）の等価回路、第２図
は高速バイポーラメモリセルの等価回路図である。 １…ｐ型シリコン基板、２…n+埋込層、３…素子間分離
絶縁膜、４…ｎ型エピタキシヤルシリコン層、５…n+エ
ピタキシヤルシリコン層、６…Pd2Si、７…SiO2、８…T
a2O5、９…Ｗ、10…Al。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/102 Ｇ１１Ｃ 11/40 ３０５ (56)参考文献 特開 昭58−64062（ＪＰ，Ａ) 特開 昭58−95872（ＪＰ，Ａ)
Claims (4)
- 【請求項１】第１導電型を有する半導体基板の第１の領
域に形成された上記第１導電型とは逆の第２導電型を有
する低抵抗層と、当該低抵抗層上に形成されたTa、Nb、
Ti、HfおよびAlから選択された材料の酸化物からなる誘
電体膜と、上記半導体基板の第２の領域に形成された上
記第２導電型を有する半導体層と、当該半導体層の表面
に形成された金属シリサイド膜と、上記誘電体膜の表面
上から上記金属シリサイド膜の表面上へ延伸する導電性
膜と、上記低抵抗層の下面と上記半導体層の下面にそれ
ぞれ接して形成された上記第２導電型を有する低抵抗の
埋込層を少なくとも具備し、上記低抵抗層、上記誘電体
膜および上記導電性膜によって容量が形成され、上記半
導体層および上記金属シリサイド膜によってショットキ
バリヤダイオードが形成され、かつ、上記導電性膜は、
上記誘電体膜および上記金属シリサイド膜上に、当該誘
電体膜および金属シリサイド膜に接して形成されたＷ、
Mo、ＷシリサイドおよびMoシリサイドから選択された材
料からなる第１の膜と、当該第１の膜上に積層して形成
されたAlからなる第２の膜の積層膜であることを特徴と
する半導体装置。 - 【請求項２】上記誘電体膜はTa2O5膜とSiO2膜を有して
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。 - 【請求項３】上記金属シリサイはPd2Siであることを特
徴とする特許請求の範囲第１項若しくは第２項記載の半
導体装置。 - 【請求項４】上記第１導電形および第２導電形は、それ
ぞれｐ形およびｎ形であることを特徴とする特許請求の
範囲第１項から第３項のいずれか一に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052213A JPH0740588B2 (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052213A JPH0740588B2 (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212053A JPS61212053A (ja) | 1986-09-20 |
| JPH0740588B2 true JPH0740588B2 (ja) | 1995-05-01 |
Family
ID=12908477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052213A Expired - Lifetime JPH0740588B2 (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740588B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5633663B1 (ja) * | 2013-01-23 | 2014-12-03 | 株式会社村田製作所 | 薄膜キャパシタとツエナーダイオードの複合電子部品およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864062A (ja) * | 1981-10-13 | 1983-04-16 | Nec Corp | 半導体記憶装置 |
| JPS5895872A (ja) * | 1981-12-01 | 1983-06-07 | Nec Corp | 半導体集積回路装置 |
-
1985
- 1985-03-18 JP JP60052213A patent/JPH0740588B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5633663B1 (ja) * | 2013-01-23 | 2014-12-03 | 株式会社村田製作所 | 薄膜キャパシタとツエナーダイオードの複合電子部品およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61212053A (ja) | 1986-09-20 |
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