JPS61212053A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61212053A JPS61212053A JP60052213A JP5221385A JPS61212053A JP S61212053 A JPS61212053 A JP S61212053A JP 60052213 A JP60052213 A JP 60052213A JP 5221385 A JP5221385 A JP 5221385A JP S61212053 A JPS61212053 A JP S61212053A
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- Japan
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- film
- ptsi
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に関し、特に大規模集積回路（ＬＳ
Ｉ）に適した小面積かつ、大容量を実現できる半導体装
置に関する。
Ｉ）に適した小面積かつ、大容量を実現できる半導体装
置に関する。
従来の半導体装置としては、特開昭５３−４３４８５号
において、第２図に示す回路構造の高速バイポーラメモ
リセルが提案されている。このメモリセルは、負荷抵抗
Ｒ，、Ｒ１，Ｋ並列にダイオードＤｉ ｐ Ｄ２が形
成され、かつ該ダイオードがキャパシタＣ１，Ｃ２の代
用をすることを特徴としている。このような構成により
、このメモリセルは次の点が改良されている。すなわち
、ｌ）高速のスイッチングが可能で、２）動作余裕度が
増大し、３）α線によるンフトエラーが防止できる点で
ある。
において、第２図に示す回路構造の高速バイポーラメモ
リセルが提案されている。このメモリセルは、負荷抵抗
Ｒ，、Ｒ１，Ｋ並列にダイオードＤｉ ｐ Ｄ２が形
成され、かつ該ダイオードがキャパシタＣ１，Ｃ２の代
用をすることを特徴としている。このような構成により
、このメモリセルは次の点が改良されている。すなわち
、ｌ）高速のスイッチングが可能で、２）動作余裕度が
増大し、３）α線によるンフトエラーが防止できる点で
ある。
なお、これらの３つの利点を生かすためには、キャパシ
タＣＩ、Ｃ２にはそれぞれ約５００ｆＦ’の靜１容量が
必要とされる。従来の半導体装置においては、この静電
容量を得るために、上述のごとくキャパシタの代用とし
てショットキバリアダイオードの静電容ｔを用いている
。一方、従来の半導体装置におけるショットキバリアダ
イオードとしては主として、白金シリサイド層−シリコ
ン界面を用いている。しかし、このようなダイオードに
よって得られる静電容量は単位面積当り最大３．４ｆＦ
／Ａ−程度に過ぎないので、上記の必要な静電容量を得
るためには該ダイオードの面積は約１５０μ−にもなシ
、メモリセルの面積の約３０優を占めてしまう。このこ
とは、バイポーラメモリセルを高集積化するのに重大な
障害となっている。
タＣＩ、Ｃ２にはそれぞれ約５００ｆＦ’の靜１容量が
必要とされる。従来の半導体装置においては、この静電
容量を得るために、上述のごとくキャパシタの代用とし
てショットキバリアダイオードの静電容ｔを用いている
。一方、従来の半導体装置におけるショットキバリアダ
イオードとしては主として、白金シリサイド層−シリコ
ン界面を用いている。しかし、このようなダイオードに
よって得られる静電容量は単位面積当り最大３．４ｆＦ
／Ａ−程度に過ぎないので、上記の必要な静電容量を得
るためには該ダイオードの面積は約１５０μ−にもなシ
、メモリセルの面積の約３０優を占めてしまう。このこ
とは、バイポーラメモリセルを高集積化するのに重大な
障害となっている。
本発明は上記従来技術の欠点を除去し、小面積のダイオ
ードを有する半導体装置を提供することを目的とする。
ードを有する半導体装置を提供することを目的とする。
上記目的を達成するために本発明は、小面積のダイオー
ドを形成し、それに伴う静電容量の減少分を該ダイオー
ドに並列に形成された小面積のキャパシタにて補い、全
体として面積が縮小されているダイオードの等何回路を
提供するものである。
ドを形成し、それに伴う静電容量の減少分を該ダイオー
ドに並列に形成された小面積のキャパシタにて補い、全
体として面積が縮小されているダイオードの等何回路を
提供するものである。
以下、本発明の半導体装置を、高速バイポーラメモリセ
ルを例にとった実施例によシ詳細に説明する。
ルを例にとった実施例によシ詳細に説明する。
第１図（ａ）は、本発明の一実施例のバイポーラメモリ
セルの部分断面図、第１図（ｂ）は第１図（ａ）の平面
図、第１図（Ｃ）は第１図（ａ）、Φ）に示した部分（
第２図の回路のＡ部分に相当する）の等価回路図である
。
セルの部分断面図、第１図（ｂ）は第１図（ａ）の平面
図、第１図（Ｃ）は第１図（ａ）、Φ）に示した部分（
第２図の回路のＡ部分に相当する）の等価回路図である
。
図において、Ａはキャパシタ部、Ｂはショットキバリア
ダイオード部であり、１はｐ型シリコン基板、２け陰極
すなわちｎ０埋込層、３は素子間分離絶縁膜、４は半導
体層すなわちｎ型エピタキシャルシリコン層、Ｓｔｉ高
濃度にドープされたｎ１工ピタキシヤルシリコン層、６
はｐｄ２Ｓｉ 。
ダイオード部であり、１はｐ型シリコン基板、２け陰極
すなわちｎ０埋込層、３は素子間分離絶縁膜、４は半導
体層すなわちｎ型エピタキシャルシリコン層、Ｓｔｉ高
濃度にドープされたｎ１工ピタキシヤルシリコン層、６
はｐｄ２Ｓｉ 。
７はＳ ’ Ｏｘ 、８はＴａ２０５．９はダイオード
とキャパシタの双方を覆っているＷ膜、１０はＡｔ薄膜
からなる電極である。
とキャパシタの双方を覆っているＷ膜、１０はＡｔ薄膜
からなる電極である。
このような構成のメモリセルにあっては、ダイオードす
なわちこの場合ショットキバリアダイオードは％ Ｐ
ｄｚｓ １層６とエビタキ７ヤルシリコン層４との間に
形成される。したがって、ｐｄ１３ｉ層６から取り出さ
れた人ｔ／Ｗ電極ｌＯとｎ４″埋込層２の間には、第１
図（Ｃ）に示したショットキバリアダイオードＤ３およ
びキャパシタＣ３が形成される。
なわちこの場合ショットキバリアダイオードは％ Ｐ
ｄｚｓ １層６とエビタキ７ヤルシリコン層４との間に
形成される。したがって、ｐｄ１３ｉ層６から取り出さ
れた人ｔ／Ｗ電極ｌＯとｎ４″埋込層２の間には、第１
図（Ｃ）に示したショットキバリアダイオードＤ３およ
びキャパシタＣ３が形成される。
また、キャパシタＣ３の誘電体であるＴａ５ｋｓ８の比
誘電率は、従来キャパ７タ用銹電体として用いられてい
る８ ！ ０２ 、 Ｓ ！ｓＮａの比誘電率の数倍の
大きさを有しているので（酸化タンタル：２８．５ｉ（
ｈ ：１８、Ｓ ｌｓＮ＜ ： ７．０ ）、１００人
程鹿の膜厚で単位面積当り、約１０ｆＦ／μ−もの静電
容量を得ることができ、かつメモリ動作時の該キャパシ
タＣ３のリーク電流は、負荷抵抗を流れるリーク電流よ
シも圧倒的に小さく、メモリ動作上はまったく悪影響を
及ぼさないことが認められた。
誘電率は、従来キャパ７タ用銹電体として用いられてい
る８ ！ ０２ 、 Ｓ ！ｓＮａの比誘電率の数倍の
大きさを有しているので（酸化タンタル：２８．５ｉ（
ｈ ：１８、Ｓ ｌｓＮ＜ ： ７．０ ）、１００人
程鹿の膜厚で単位面積当り、約１０ｆＦ／μ−もの静電
容量を得ることができ、かつメモリ動作時の該キャパシ
タＣ３のリーク電流は、負荷抵抗を流れるリーク電流よ
シも圧倒的に小さく、メモリ動作上はまったく悪影響を
及ぼさないことが認められた。
さらに、本実施例においてはキャパシタの静電容量はｘ
ｏｆｌｌ’／μＲと太きくＰｔＳｉを用いたときの静電
容量３．４ｆＰ／μ−の約３倍であるため、従来と同じ
靜電容ｔ５０ｏｆｐ２有するキャパシタ部の面積は従来
のｐｔＳｉダイオードの面積の約１／３でよい。一方、
ｐｄ２Ｓｉを用いたダイオードではその面′！Ｒをｐｔ
Ｓｉダイオードの面積の約ｌ／１０に縮小しても、Ｐｔ
Ｓｉダイオードと同等の電流−電圧特性を示した。
ｏｆｌｌ’／μＲと太きくＰｔＳｉを用いたときの静電
容量３．４ｆＰ／μ−の約３倍であるため、従来と同じ
靜電容ｔ５０ｏｆｐ２有するキャパシタ部の面積は従来
のｐｔＳｉダイオードの面積の約１／３でよい。一方、
ｐｄ２Ｓｉを用いたダイオードではその面′！Ｒをｐｔ
Ｓｉダイオードの面積の約ｌ／１０に縮小しても、Ｐｔ
Ｓｉダイオードと同等の電流−電圧特性を示した。
したがって、本発明によって、従来のＰｔＳｉダイオー
ドと同等な容量、電気的特性を有する半導体装置を従来
の半分以下の面積で形成できる。
ドと同等な容量、電気的特性を有する半導体装置を従来
の半分以下の面積で形成できる。
また、本実施例において、Ｔａｘｅｓ膜８の下のＳｉに
は高濃度にドープされたエピタキシャルＳｉ５を用いた
が、本構造にて、容量の印加電圧依存性がなく、かつ、
高周波特性に優れた半導体装置が得られることがわかっ
た。
は高濃度にドープされたエピタキシャルＳｉ５を用いた
が、本構造にて、容量の印加電圧依存性がなく、かつ、
高周波特性に優れた半導体装置が得られることがわかっ
た。
さらに、キャパシタ人および、ダイオードＢの上部電極
として、Ｗ９とＡｔ１０の２層構造？用いたがこのＷ９
はＡｔ１ＯとＴａｔ０５８、Ａｔ１０とＰｄｚＳｉ６が
半導体製造工程に含まれる熱処理工程でそれぞれ反応し
て特性が変動することを妨げるものでおる。このｗｔ極
はＰｄｚ８ｊおよびＴａ２Ｏｍの双方に対して良好な電
極特性をもち、かつ、はがれ等の不良も発生しにくい。
として、Ｗ９とＡｔ１０の２層構造？用いたがこのＷ９
はＡｔ１ＯとＴａｔ０５８、Ａｔ１０とＰｄｚＳｉ６が
半導体製造工程に含まれる熱処理工程でそれぞれ反応し
て特性が変動することを妨げるものでおる。このｗｔ極
はＰｄｚ８ｊおよびＴａ２Ｏｍの双方に対して良好な電
極特性をもち、かつ、はがれ等の不良も発生しにくい。
この反応防止膜Ｗ９と同様な特性を有する金属膜として
は、Ｗシリサイド、Ｍｏ、Ｍｏシリサイドを用いること
ができる。
は、Ｗシリサイド、Ｍｏ、Ｍｏシリサイドを用いること
ができる。
また、本実施例では上記のようにキャノ（シタ用の誘電
体（Ｔａｘｅｓ層８）の材料にＴａｚＯｓ膜を用いたが
、実際にはＴａ、Ｏｓ８とｎ３工ピタキシヤルＳｉ層５
との界面にはＳｉＯ２が存在することからＴ ａｔＯａ
／ Ｓ ｉ Ｏｘのような２層誘電体を用いてもよい
。また、キャパシタの誘電体としては、Ｔ ａ２０ｓの
ほかに、ニオビウム、チタン、ノ−フニウム、アルミニ
ウムの酸化物を用いても同様な効果が得られる。
体（Ｔａｘｅｓ層８）の材料にＴａｚＯｓ膜を用いたが
、実際にはＴａ、Ｏｓ８とｎ３工ピタキシヤルＳｉ層５
との界面にはＳｉＯ２が存在することからＴ ａｔＯａ
／ Ｓ ｉ Ｏｘのような２層誘電体を用いてもよい
。また、キャパシタの誘電体としては、Ｔ ａ２０ｓの
ほかに、ニオビウム、チタン、ノ−フニウム、アルミニ
ウムの酸化物を用いても同様な効果が得られる。
また、キャパシタとしては、本発明の実施例では誘電率
の大きい金属酸化膜を利用して小面積かつ大容量のキャ
パシタを得たが、半導体基板の側面にもキャパシタを形
成して、小面積、大容量のキャパシタを得てもよい。
の大きい金属酸化膜を利用して小面積かつ大容量のキャ
パシタを得たが、半導体基板の側面にもキャパシタを形
成して、小面積、大容量のキャパシタを得てもよい。
本発明によれば、小面積かつ大容量のキャパシタと小面
積のショットキバリアダイオードを並列に形成すること
によって、ＰｔＳｉ／Ｓ ｉダイオードと同等な特性の
ダイオードの等価回路を小面積領域に形成できる。
積のショットキバリアダイオードを並列に形成すること
によって、ＰｔＳｉ／Ｓ ｉダイオードと同等な特性の
ダイオードの等価回路を小面積領域に形成できる。
第１１図（ａ）は本発明の一実施例の高速バイポーラメ
モリセルの部分断面図、第１図（ｂ）は第１図（ａ）の
平面図、第１図（Ｃ）は第１図（ａ）の等価回路、第２
図は高速バイポーラメモリセルの等価回路図である。 １・・・ｐ型シリコン基板、２・・・ｎ０埋込層、３・
・・素子間分離絶縁膜、４・・・ｎ型エピタキシャルシ
リコン層、５・・・ｎ０工ピタキシヤルシリコン層、６
・・・ＰｄｚＳ ｉ ％ ７＝８ ｉ ０ｘ ％ ８”
・ＴａｚＯｓ 、９・・・Ｗｂｌｏ・・・Ａｔ。
モリセルの部分断面図、第１図（ｂ）は第１図（ａ）の
平面図、第１図（Ｃ）は第１図（ａ）の等価回路、第２
図は高速バイポーラメモリセルの等価回路図である。 １・・・ｐ型シリコン基板、２・・・ｎ０埋込層、３・
・・素子間分離絶縁膜、４・・・ｎ型エピタキシャルシ
リコン層、５・・・ｎ０工ピタキシヤルシリコン層、６
・・・ＰｄｚＳ ｉ ％ ７＝８ ｉ ０ｘ ％ ８”
・ＴａｚＯｓ 、９・・・Ｗｂｌｏ・・・Ａｔ。
Claims (1)
- 【特許請求の範囲】 １、ダイオードの接合容量を利用する半導体装置におい
て、該ダイオードの代りに該ダイオードとほぼ同等の電
流−電圧特性を有する小面積ダイオードを形成し、その
さいの接合容量の減少分を該小面積ダイオードに並列に
形成した小面積のキャパシタによつて補い、実効的に面
積を縮小したことを特徴とする半導体装置。 ２、前記小面積のキャパシタの誘電体はタンタル、ニオ
ビウム、チタン、ハフニウム、ジルコニウム、ハフニウ
ム、アルミニウム等の金属酸化物を含むことを特徴とす
る特許請求の範囲第１項記載の半導体装置。 ３、前記小面積のキャパシタは半導体基板上に形成され
た溝の側面にも誘電体を形成し、容量が増大されている
ことを特徴とする特許請求の範囲第１項乃至第２項記載
の半導体装置。 ４、前記小面積のダイオードはパラジウムシリサイド／
シリコンの接合によつて形成されていることを特徴とす
る特許請求の範囲第１項乃至第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052213A JPH0740588B2 (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60052213A JPH0740588B2 (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61212053A true JPS61212053A (ja) | 1986-09-20 |
| JPH0740588B2 JPH0740588B2 (ja) | 1995-05-01 |
Family
ID=12908477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60052213A Expired - Lifetime JPH0740588B2 (ja) | 1985-03-18 | 1985-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740588B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5633663B1 (ja) * | 2013-01-23 | 2014-12-03 | 株式会社村田製作所 | 薄膜キャパシタとツエナーダイオードの複合電子部品およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864062A (ja) * | 1981-10-13 | 1983-04-16 | Nec Corp | 半導体記憶装置 |
| JPS5895872A (ja) * | 1981-12-01 | 1983-06-07 | Nec Corp | 半導体集積回路装置 |
-
1985
- 1985-03-18 JP JP60052213A patent/JPH0740588B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864062A (ja) * | 1981-10-13 | 1983-04-16 | Nec Corp | 半導体記憶装置 |
| JPS5895872A (ja) * | 1981-12-01 | 1983-06-07 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740588B2 (ja) | 1995-05-01 |
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