JPH0682782B2 - キヤパシタ - Google Patents
キヤパシタInfo
- Publication number
- JPH0682782B2 JPH0682782B2 JP60054412A JP5441285A JPH0682782B2 JP H0682782 B2 JPH0682782 B2 JP H0682782B2 JP 60054412 A JP60054412 A JP 60054412A JP 5441285 A JP5441285 A JP 5441285A JP H0682782 B2 JPH0682782 B2 JP H0682782B2
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- film
- capacitor
- alloy
- dielectric
- electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は大規模集積回路（LSI）用小面積かつ大容量の
キヤパシタに係り、特に誘電体が薄くなつても良好な耐
熱性を有し、かつ、配線材料のはがれによる不良のない
キヤパシタに関する。
キヤパシタに係り、特に誘電体が薄くなつても良好な耐
熱性を有し、かつ、配線材料のはがれによる不良のない
キヤパシタに関する。
LSI、特にバイポーラメモリにおいては高速動作を行つ
たり、α線によるソフトエラーの発生を防止するために
フリツプフロツプ型メモリセルの負荷抵抗に並列にキヤ
パシタを形成することは特開昭53-43485号，特開昭53-7
5829号に記載されているように周知の事実である。
たり、α線によるソフトエラーの発生を防止するために
フリツプフロツプ型メモリセルの負荷抵抗に並列にキヤ
パシタを形成することは特開昭53-43485号，特開昭53-7
5829号に記載されているように周知の事実である。
上記バイポーラメモリ用キヤパシタは現在シヨツトキバ
リアダイオードの接合容量を利用している。しかし、上
記シヨツトキバリアダイオードの容量密度は最大3.4fF/
μｍ２程度である。また、上記メモリセルが高速かつα
線によるソフトエラーを発生させず動作するためには、
上記キヤパシタは１個当り0.5pF程度の静電容量が必要
である。したがつて、１個のキヤパシタの所要面積は約
150μｍ２にもなり、メモリセルの面積の大部分を占有
してしまい高集積化の大きな障害となつていた。そこ
で、シヨツトキバリアダイオードの面積を縮小し、その
際の容量の減少分をキヤパシタによつて補うことにし
た。しかし、キヤパシタを導入する場合、メモリセル設
計上の問題から、メモリセルを縮小するためには、少な
くとも容量密度は7.0fF/μｍ２以上あることが望まし
い。
リアダイオードの接合容量を利用している。しかし、上
記シヨツトキバリアダイオードの容量密度は最大3.4fF/
μｍ２程度である。また、上記メモリセルが高速かつα
線によるソフトエラーを発生させず動作するためには、
上記キヤパシタは１個当り0.5pF程度の静電容量が必要
である。したがつて、１個のキヤパシタの所要面積は約
150μｍ２にもなり、メモリセルの面積の大部分を占有
してしまい高集積化の大きな障害となつていた。そこ
で、シヨツトキバリアダイオードの面積を縮小し、その
際の容量の減少分をキヤパシタによつて補うことにし
た。しかし、キヤパシタを導入する場合、メモリセル設
計上の問題から、メモリセルを縮小するためには、少な
くとも容量密度は7.0fF/μｍ２以上あることが望まし
い。
上記キヤパシタ用誘電体としては、Siの熱酸化膜または
比誘電率の大きいタンタル酸化膜がリーク電流が小さく
かつ欠陥密度も低くて良好な材料であるが、7.0fF/μｍ
２程度の容量密度を得るためには、熱酸化膜では膜厚50
Å，タンタル酸化膜でも150Å以下の膜厚にすることが
必要である。
比誘電率の大きいタンタル酸化膜がリーク電流が小さく
かつ欠陥密度も低くて良好な材料であるが、7.0fF/μｍ
２程度の容量密度を得るためには、熱酸化膜では膜厚50
Å，タンタル酸化膜でも150Å以下の膜厚にすることが
必要である。
発明者らは、上記誘電体を用いてバイポーラメモリセル
用キヤパシタを形成した。第１図に該キヤパシタの断面
図を示す。図の１はｐ型シリコン基板、２は素子間分離
絶縁膜、４はN+型高濃度拡散領域、５は反応性スパツタ
法によつて形成した膜厚100Åのタンタル酸化膜、７は
バリアメタルのTi−Ｗ合金、８はAl−Si合金である。Ti
−W7は高速バイポーラメモリのトランジスタのエミツ
タ，コレクタ，ベースまたはシヨツトキバリアダイオー
ドのコンタクト部からAl−Si配線８を引き出す際、Al−
Si配線８とコンタクト部の電極材料の間の反応を防止す
るために、必要とされている。
用キヤパシタを形成した。第１図に該キヤパシタの断面
図を示す。図の１はｐ型シリコン基板、２は素子間分離
絶縁膜、４はN+型高濃度拡散領域、５は反応性スパツタ
法によつて形成した膜厚100Åのタンタル酸化膜、７は
バリアメタルのTi−Ｗ合金、８はAl−Si合金である。Ti
−W7は高速バイポーラメモリのトランジスタのエミツ
タ，コレクタ，ベースまたはシヨツトキバリアダイオー
ドのコンタクト部からAl−Si配線８を引き出す際、Al−
Si配線８とコンタクト部の電極材料の間の反応を防止す
るために、必要とされている。
第１図のキヤパシタをバイポーラメモリ形成工程に導入
する際、前記キヤパシタを形成したのち、コンタクトア
ロイ等の熱処理工程が必要なため、少なくとも475℃で
５時間ほどの熱処理で素子の特性が変動しないことが必
要とされている。ところが、第１図に示したキヤパシタ
を475℃で５時間、窒素雰囲気中で熱処理した所、キヤ
パシタの歩留りが著しく低下し、LSI用キヤパシタとし
て十分な信頼性が得られないことが分つた。この現象は
特に誘電体膜が薄いほど著しいことがわかつた。
する際、前記キヤパシタを形成したのち、コンタクトア
ロイ等の熱処理工程が必要なため、少なくとも475℃で
５時間ほどの熱処理で素子の特性が変動しないことが必
要とされている。ところが、第１図に示したキヤパシタ
を475℃で５時間、窒素雰囲気中で熱処理した所、キヤ
パシタの歩留りが著しく低下し、LSI用キヤパシタとし
て十分な信頼性が得られないことが分つた。この現象は
特に誘電体膜が薄いほど著しいことがわかつた。
本発明の目的は大容量かつ小面積のキヤパシタを形成す
る際、誘電体が薄くなつても熱処理によつて絶縁耐圧の
劣化の起こりにくいキヤパシタを提供することにある。
る際、誘電体が薄くなつても熱処理によつて絶縁耐圧の
劣化の起こりにくいキヤパシタを提供することにある。
上述のごとくAl−Si/Ti−W/Ta2O5/Si型キヤパシタが熱
処理によつて耐圧の劣化を起こしたのは酸化タンタル
（Ta2O5）膜が電極であるTi−Ｗとの反応によるものと
考えた。この反応は電極材料がTa2O5膜を還元して導電
体にするものと考えて、以下に示すように酸化の自由エ
ネルギーを各電極材料について比較した。
処理によつて耐圧の劣化を起こしたのは酸化タンタル
（Ta2O5）膜が電極であるTi−Ｗとの反応によるものと
考えた。この反応は電極材料がTa2O5膜を還元して導電
体にするものと考えて、以下に示すように酸化の自由エ
ネルギーを各電極材料について比較した。
表１に、T.B.リード（Reed）著“フリー・エナジー・オ
ブ・フオーメーシヨン・オブ・バイナリー・コンパウン
ド（Free Energy of Formation of Binary Compound
s）”ザ・MIT・プレス社より求めた各種電極材料の酸素
分子１モル当りの酸化の自由エネルギーを絶対値の大き
い順に示した。
ブ・フオーメーシヨン・オブ・バイナリー・コンパウン
ド（Free Energy of Formation of Binary Compound
s）”ザ・MIT・プレス社より求めた各種電極材料の酸素
分子１モル当りの酸化の自由エネルギーを絶対値の大き
い順に示した。
なお、自由エネルギーの値は450℃での値で示した。
表１より、良好な絶縁材料として知られているSiO2，Ta
2O5の電極材料としてAl,Hf,Zr,Tiを用いるとSiO2，Ta2O
5膜は環元されて耐圧不良の原因となるが、Nb,V,W,Mo,C
r等の電極を用いるとSiO2，Ta2O5膜は酸化される方向に
反応が進む傾向があるため耐圧不良は起こりにくいこと
が予想される。
2O5の電極材料としてAl,Hf,Zr,Tiを用いるとSiO2，Ta2O
5膜は環元されて耐圧不良の原因となるが、Nb,V,W,Mo,C
r等の電極を用いるとSiO2，Ta2O5膜は酸化される方向に
反応が進む傾向があるため耐圧不良は起こりにくいこと
が予想される。
そこで、第１図のキヤパシタが耐圧不良を起こした原因
は、上部電極７のTi−Ｗ合金中のTiがTa2O5膜を環元し
たことによるものと考えられる。
は、上部電極７のTi−Ｗ合金中のTiがTa2O5膜を環元し
たことによるものと考えられる。
したがつて、発明者らは、Ta2O5膜またはSiO2膜上の電
極材料はNb,V,Mo,CrもしくはそれらのSi合金が良い材料
であると考え、それらの電極材料を用いてキヤパシタの
耐熱性およびLSIプロセスとの適合性について検討し
た。
極材料はNb,V,Mo,CrもしくはそれらのSi合金が良い材料
であると考え、それらの電極材料を用いてキヤパシタの
耐熱性およびLSIプロセスとの適合性について検討し
た。
その結果、特に、W,Mo,CrおよびそれらのSi合金が耐熱
性の良いキヤパシタを提供しうることがわかつた。
性の良いキヤパシタを提供しうることがわかつた。
しかし、LSI素子の配線材料は電気抵抗の低いAl−Siが
必須であり、上記のキヤパシタ用電極は必ずしも反応性
の強いAlと下地の素子との反応を防ぐ良いバリアメタル
であるとは限らないことがわかつた。例えば、Ta2O5膜
上のＷは接着性も良く、耐熱性も良いが、フイールド酸
化膜上に形成した場合には、フイールド膜のプロセス上
生じる汚染やＷ膜自身の内部ストレスによつて微細な配
線部ではがれることがあり信頼性上の問題点があること
が分つた。
必須であり、上記のキヤパシタ用電極は必ずしも反応性
の強いAlと下地の素子との反応を防ぐ良いバリアメタル
であるとは限らないことがわかつた。例えば、Ta2O5膜
上のＷは接着性も良く、耐熱性も良いが、フイールド酸
化膜上に形成した場合には、フイールド膜のプロセス上
生じる汚染やＷ膜自身の内部ストレスによつて微細な配
線部ではがれることがあり信頼性上の問題点があること
が分つた。
それに対して、従来のバリアメタルTi−Ｗ合金,Ti−Si
合金,Ti−Ｎ合金ではTiがSiO2中のSiと反応することに
よつてはがれを防止する効果のあることが表１の結果か
ら考えられる。
合金,Ti−Ｎ合金ではTiがSiO2中のSiと反応することに
よつてはがれを防止する効果のあることが表１の結果か
ら考えられる。
従つて、LSI用の配線材料はある程度SiO2,Siと反応する
ことによつて接着性を保つが、バイポーラメモリ用キヤ
パシタの誘電体として必要なSiO2又はTa2O5膜の膜厚は1
00Å程度以下であり、電極材料と誘電体との反応はキヤ
パシタ特性の極端な変動を引きおこしてしまう。
ことによつて接着性を保つが、バイポーラメモリ用キヤ
パシタの誘電体として必要なSiO2又はTa2O5膜の膜厚は1
00Å程度以下であり、電極材料と誘電体との反応はキヤ
パシタ特性の極端な変動を引きおこしてしまう。
そこで、本発明では、キヤパシタ部の電極にはW,Mo,Cr
およびそれらのSi合金を用いて、配線部分はAl−Si/Ti
−Ｗ（Ti−N,Ti−Si）合金を用いて、耐熱性の良好な薄
膜キヤパシタをバイポーラメモリ工程に導入することに
成功した。
およびそれらのSi合金を用いて、配線部分はAl−Si/Ti
−Ｗ（Ti−N,Ti−Si）合金を用いて、耐熱性の良好な薄
膜キヤパシタをバイポーラメモリ工程に導入することに
成功した。
以下、本発明の実施例を説明する。
第２図に本発明による耐熱性の良好なキヤパシタを装備
してα線によるソフトエラーを防止したバイポーラ型メ
モリセルの部分断面図を示す。
してα線によるソフトエラーを防止したバイポーラ型メ
モリセルの部分断面図を示す。
第２図において、１はｐ型のSi基板、２は素子間分離絶
縁膜、３はn+型埋込層、４はキヤパシタ用下部電極とな
るn+エピタキシヤルSi層、５は誘電体である100Å膜厚
のTa2O5膜、６は上部電極で1000ÅのＷ膜、７はバリア
メタルのTi−Ｗ合金、８は配線材料のAl−Si合金、９は
トランジスタのベース領域のp+型Si層、10はエミツタ領
域のn+型領域、11はエミツタ取出し電極のｎ型にドープ
された多結晶Si、12は電極材料であるPtシリサイド層を
それぞれ示している。
縁膜、３はn+型埋込層、４はキヤパシタ用下部電極とな
るn+エピタキシヤルSi層、５は誘電体である100Å膜厚
のTa2O5膜、６は上部電極で1000ÅのＷ膜、７はバリア
メタルのTi−Ｗ合金、８は配線材料のAl−Si合金、９は
トランジスタのベース領域のp+型Si層、10はエミツタ領
域のn+型領域、11はエミツタ取出し電極のｎ型にドープ
された多結晶Si、12は電極材料であるPtシリサイド層を
それぞれ示している。
この実施例のキヤパシタ構造において、Ta2O5膜５の上
部電極６はＷ膜からなるため、ポストメタルアニール、
また、第２図の構造の上に層間絶縁膜を形成し多層配線
を形成する際などの熱工程を通っても絶縁耐圧は劣化し
ない。
部電極６はＷ膜からなるため、ポストメタルアニール、
また、第２図の構造の上に層間絶縁膜を形成し多層配線
を形成する際などの熱工程を通っても絶縁耐圧は劣化し
ない。
またバリアメタル７としてTi−Ｗ合金を用いているた
め、配線のはがれなども起こりにくい。
め、配線のはがれなども起こりにくい。
したがつて、本発明によつて、誘電体の膜厚が100Å程
度と薄い材料を用いて小面積かつ大容量のキヤパシタを
形成しても耐熱性の良好なキヤパシタをLSI製造工程に
導入することができる。
度と薄い材料を用いて小面積かつ大容量のキヤパシタを
形成しても耐熱性の良好なキヤパシタをLSI製造工程に
導入することができる。
本実施例では、誘電体５としてTa2O5を用いて本発明の
概念を説明したが、誘電体はSiO2，Si3N4あるいは、TiO
2，HfO2，V2O3，ZnO2，Nb2O5等の金属酸化膜，およびそ
れらの混合物，多層膜を用いても、本発明の概念は適用
できる。また、バリアメタルとしてはTi−Ｗ合金を用い
た例を説明したが、Ti−Si,Ti−Ｎ合金も同様な効果を
有している。
概念を説明したが、誘電体はSiO2，Si3N4あるいは、TiO
2，HfO2，V2O3，ZnO2，Nb2O5等の金属酸化膜，およびそ
れらの混合物，多層膜を用いても、本発明の概念は適用
できる。また、バリアメタルとしてはTi−Ｗ合金を用い
た例を説明したが、Ti−Si,Ti−Ｎ合金も同様な効果を
有している。
本発明によれば、電極配線材料のTi系合金の下地に誘電
体を環元しないW,Mo,Crおよびそれらのシリサイドを形
成することによつて、耐熱性の良好なキヤパシタを形成
することができる。
体を環元しないW,Mo,Crおよびそれらのシリサイドを形
成することによつて、耐熱性の良好なキヤパシタを形成
することができる。
第１図は従来型キヤパシタの断面図、第２図は本発明の
一実施例になるキヤパシタを装備した高速バイポーラメ
モリの部分断面図である。 １……ｐ型Si基板、２……素子分離絶縁膜、３……n+埋
込層、４……n+エピタキシヤル層、５……誘電体（Ta2O
5）、６……Ｗ電極、７……Ti−Ｗ合金、８……Al−Si
合金、９……p+エピタキシヤル層、10……n+拡散層、11
……エミツタ電極、12……Ptシリサイド層。
一実施例になるキヤパシタを装備した高速バイポーラメ
モリの部分断面図である。 １……ｐ型Si基板、２……素子分離絶縁膜、３……n+埋
込層、４……n+エピタキシヤル層、５……誘電体（Ta2O
5）、６……Ｗ電極、７……Ti−Ｗ合金、８……Al−Si
合金、９……p+エピタキシヤル層、10……n+拡散層、11
……エミツタ電極、12……Ptシリサイド層。
Claims (4)
- 【請求項１】導電性材料からなる下部電極と、当該下部
電極の上に形成された誘電体膜と、当該誘電体膜の上に
形成されたW,Mo,Cr,W−Si合金、Mo−Si合金およびCr−S
i合金からなる群から選択された材料からなる第１の導
電膜と、当該第１の導電膜の上に形成されたTi−Ｗ合
金、Ti−Si合金およびTi−Ｎ合金からなる群から選択さ
れた材料からなる第２の導電膜と、当該第２の導電膜の
上に形成されたAl合金からなる第３の導電膜を有するこ
とを特徴とするキャパシタ。 - 【請求項２】上記誘電体膜はTa2O5を含むことを特徴と
する特許請求の範囲第１項記載のキャパシタ。 - 【請求項３】上記誘電体膜は、Ta2O5膜とSiO2膜若しく
はSi3N4膜の積層膜であることを特徴とする特許請求の
範囲第２項記載のキャパシタ。 - 【請求項４】上記誘電体膜はSiO2、Si3N4，TiO2，Hf
O2，V2O3，ZnO2およびNb2O5からなる群から選択された
材料の混合物からなる膜若しくは当該材料からなる膜の
積層膜であることを特徴とする特許請求の範囲第１項記
載のキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054412A JPH0682782B2 (ja) | 1985-03-20 | 1985-03-20 | キヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054412A JPH0682782B2 (ja) | 1985-03-20 | 1985-03-20 | キヤパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214553A JPS61214553A (ja) | 1986-09-24 |
| JPH0682782B2 true JPH0682782B2 (ja) | 1994-10-19 |
Family
ID=12969984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054412A Expired - Fee Related JPH0682782B2 (ja) | 1985-03-20 | 1985-03-20 | キヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682782B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2710786B2 (ja) * | 1988-06-02 | 1998-02-10 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US5625233A (en) * | 1995-01-13 | 1997-04-29 | Ibm Corporation | Thin film multi-layer oxygen diffusion barrier consisting of refractory metal, refractory metal aluminide, and aluminum oxide |
| JP3251256B2 (ja) | 1999-03-01 | 2002-01-28 | 沖電気工業株式会社 | 半導体装置の製造方法 |
-
1985
- 1985-03-20 JP JP60054412A patent/JPH0682782B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214553A (ja) | 1986-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |