JPS61214553A - キヤパシタ - Google Patents
キヤパシタInfo
- Publication number
- JPS61214553A JPS61214553A JP60054412A JP5441285A JPS61214553A JP S61214553 A JPS61214553 A JP S61214553A JP 60054412 A JP60054412 A JP 60054412A JP 5441285 A JP5441285 A JP 5441285A JP S61214553 A JPS61214553 A JP S61214553A
- Authority
- JP
- Japan
- Prior art keywords
- alloy
- capacitor
- electrode
- film
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は大規模集積回路（ＬＳＩ）用小面積かつ大容量
のキャパシタに係り、特に誘電体が薄くなっても良好な
耐熱性を有し、かつ、配線材料のはがれによる不良のな
いキャパシタに関する。
のキャパシタに係り、特に誘電体が薄くなっても良好な
耐熱性を有し、かつ、配線材料のはがれによる不良のな
いキャパシタに関する。
ＬＳ １．特にバイポーラメモリにおいては高速動作を
行ったり、α線によるソフトエラーの発生を防止するた
めにフリップフロップ型メモリセルの負荷抵抗に並列に
キャパシタを形成することは特開昭５３−４３４８５号
、特開昭５３−７５８２９号に記載されているように周
知の事実である。
行ったり、α線によるソフトエラーの発生を防止するた
めにフリップフロップ型メモリセルの負荷抵抗に並列に
キャパシタを形成することは特開昭５３−４３４８５号
、特開昭５３−７５８２９号に記載されているように周
知の事実である。
上記バイポーラメモリ用キャパシタは現在ショットキバ
リアダイオードの接合容量を利用している。しかし、上
記ショットキバリアダイオードの容量密度は最大３．４
ｆＦ／μｍ２程度である。
リアダイオードの接合容量を利用している。しかし、上
記ショットキバリアダイオードの容量密度は最大３．４
ｆＦ／μｍ２程度である。
また、上記メモリセルが高速かつα線によるソフトエラ
ーを発生させず動作するためには、上記キャパシタは１
個当り０．５ Ｐ Ｆ 程度の静電容量が必要である。
ーを発生させず動作するためには、上記キャパシタは１
個当り０．５ Ｐ Ｆ 程度の静電容量が必要である。
したがって、１個のキャパシタの所要面積は約１５０μ
ｍ３にもなり、メモリセルの面積の大部分を占有してし
まい高集積化の大きな障害となっていた。そこで、ショ
ットキバリアダイオードの面積を縮小し、その際の容量
の減少分をキャパシタによって補うことにした。しかし
、キャパシタを導入する場合、メモリセル設計上の問題
から、メモリセルを縮小するためには、少なくとも容量
密度は７．０ ｆＦ／μｍ２以上あることが望ましい
。
ｍ３にもなり、メモリセルの面積の大部分を占有してし
まい高集積化の大きな障害となっていた。そこで、ショ
ットキバリアダイオードの面積を縮小し、その際の容量
の減少分をキャパシタによって補うことにした。しかし
、キャパシタを導入する場合、メモリセル設計上の問題
から、メモリセルを縮小するためには、少なくとも容量
密度は７．０ ｆＦ／μｍ２以上あることが望ましい
。
上記キャパシタ用誘電体としては、Ｓｉの熱酸化膜また
は比誘電率の大きいタンタル酸化膜がリーク電流が小さ
くかつ欠陥密度も低くて良好な材料であるが、７．Ｏｆ
Ｆ／μｍ２程度の容量密度を得るためには、熱酸化膜で
は膜厚５０人、タンタル酸化膜でも１５０Å以下の膜厚
にすることが必要である。
は比誘電率の大きいタンタル酸化膜がリーク電流が小さ
くかつ欠陥密度も低くて良好な材料であるが、７．Ｏｆ
Ｆ／μｍ２程度の容量密度を得るためには、熱酸化膜で
は膜厚５０人、タンタル酸化膜でも１５０Å以下の膜厚
にすることが必要である。
発明者らは、上記誘電体を用いてバイポーラメモリセル
用キャパシタを形成した。第１図に該キャパシタの断面
図を示す１図の１はｐ型シリコン基板、２は素子間分離
絶縁膜、４はｎ０型高濃度拡散領域、５は反応性スパッ
タ法によって形成した膜厚１００人のタンタル酸化膜、
７はバリアメタルのＴｉ−Ｗ合金、８はＡＱ−Ｓｉ合金
である。
用キャパシタを形成した。第１図に該キャパシタの断面
図を示す１図の１はｐ型シリコン基板、２は素子間分離
絶縁膜、４はｎ０型高濃度拡散領域、５は反応性スパッ
タ法によって形成した膜厚１００人のタンタル酸化膜、
７はバリアメタルのＴｉ−Ｗ合金、８はＡＱ−Ｓｉ合金
である。
７のＴｉ−Ｗは高速バイポーラメモリのトランジスタの
エミッタ、コレクタ、ベースまたはショットキバリアダ
イオードのコンタクト部から８のＡＱ−Ｓｉ配線を引き
出す際、８のＡＱ−Ｓｉとコンタクト部の電極材料の間
の反応を防止するために、必要とされている。
エミッタ、コレクタ、ベースまたはショットキバリアダ
イオードのコンタクト部から８のＡＱ−Ｓｉ配線を引き
出す際、８のＡＱ−Ｓｉとコンタクト部の電極材料の間
の反応を防止するために、必要とされている。
第１図のキャパシタをバイポーラメモリ形成工程に導入
する際、前記キャパシタを形成したのち。
する際、前記キャパシタを形成したのち。
コンタクトアロイ等の熱処理工程が必要なため、少なく
とも４７５℃で５時間はどの熱処理で素子の特性が変動
しないことが必要とされている。ところが、第１図に示
したキャパシタを４７５℃で５時間、窒素雰囲気中で熱
処理した所、キャパシタの歩留りが著しく減少し、ＬＳ
Ｉ用キャパシタとして十分な信頼性が得られないことが
分った。
とも４７５℃で５時間はどの熱処理で素子の特性が変動
しないことが必要とされている。ところが、第１図に示
したキャパシタを４７５℃で５時間、窒素雰囲気中で熱
処理した所、キャパシタの歩留りが著しく減少し、ＬＳ
Ｉ用キャパシタとして十分な信頼性が得られないことが
分った。
この現象は特に誘電体膜が薄いほど著しいことがわかっ
た。
た。
本発明の目的は大容量かつ小面積のキャパシダ を
形成する際、誘電体が薄くなっても熱処理によって絶縁
耐圧の劣化の起こりにくいキャパシタを提供することに
ある。
形成する際、誘電体が薄くなっても熱処理によって絶縁
耐圧の劣化の起こりにくいキャパシタを提供することに
ある。
上述のごと＜ Ａ Ｑ −Ｓ ｉ／ Ｔ ｉＷ／ Ｔ
ａ、０゜／ Ｓ ｉ型キャパシタが熱処理によって耐圧
の劣化を起こしたのは酸化タンタル（Ｔ ａ ＊ Ｏ−
）膜が電極であるＴｉ−Ｗとの反応によるものと考えた
。
ａ、０゜／ Ｓ ｉ型キャパシタが熱処理によって耐圧
の劣化を起こしたのは酸化タンタル（Ｔ ａ ＊ Ｏ−
）膜が電極であるＴｉ−Ｗとの反応によるものと考えた
。
この反応は電極材料がＴａ、Ｏ，膜を還元して導電体に
するものと考えて、以下に示すように酸化の自由エネル
ギーを各電極材料について比較した。
するものと考えて、以下に示すように酸化の自由エネル
ギーを各電極材料について比較した。
表１に、Ｔ、Ｂ、リード（Ｒｅｅｄ）著“フリー・エナ
ジー・オン・フォーメーション・オン・バイナリ−・コ
ンパウンド（Ｆｒｅｅ Ｅｎｅｒｇｙ ｏｆＦｏｒｍａ
ｔｉｏｎ ｏｆ Ｂｉｎａｒｙ Ｃｏｍｐｏｕｎｄｓ）
”ザーＭＩＴ−プレス社より求めた各種電極材料の酸素
分子１モル当りの酸化の自由エネルギーを絶対値の大き
い順に示した。
ジー・オン・フォーメーション・オン・バイナリ−・コ
ンパウンド（Ｆｒｅｅ Ｅｎｅｒｇｙ ｏｆＦｏｒｍａ
ｔｉｏｎ ｏｆ Ｂｉｎａｒｙ Ｃｏｍｐｏｕｎｄｓ）
”ザーＭＩＴ−プレス社より求めた各種電極材料の酸素
分子１モル当りの酸化の自由エネルギーを絶対値の大き
い順に示した。
表１ 各種電極材料の酸化の自由エネルギーなお、自由
エネルギーの値は４５０℃での値で示した。
エネルギーの値は４５０℃での値で示した。
表１より、良好な絶縁材料として知られているＳｉＯ，
、Ｔａ、Ｏ，の電極材料としてＡｈ Ｈｆ。
、Ｔａ、Ｏ，の電極材料としてＡｈ Ｈｆ。
Ｚｒ、Ｔｉを用いるとＳ ｉ Ｏ，、Ｔ ａ、Ｏ，膜は
環元されて耐圧不良の原因となるが、Ｎｂ、Ｖ、Ｗ。
環元されて耐圧不良の原因となるが、Ｎｂ、Ｖ、Ｗ。
Ｍｏ＊Ｃｒ等の電極を用いるとＳ ｉ Ｏ２，Ｔ ａ、
Ｏ。
Ｏ。
膜は酸化される方向に反応が進む傾向があるため耐圧不
良は起こりにくいことが予想される。
良は起こりにくいことが予想される。
そこで、第１図のキャパシタが耐圧不良を起こした原因
は、上部電極７のＴｉ−Ｗ合金中のＴｉがＴａ２Ｏ＠膜
を環元したことによるものと考えられる。
は、上部電極７のＴｉ−Ｗ合金中のＴｉがＴａ２Ｏ＠膜
を環元したことによるものと考えられる。
したがって、発明者らは、Ｔａ、Ｏ，膜またはＳｉｎ、
膜上の電極材料はＮｂ、ｖ９ＭＯ９Ｃｒもしくはそれら
のＳｉ合金が良い材料であると考え、それらの電極材料
を用いてキャパシタの耐熱性およびＬＳＩプロセスとの
適合性について検討した。
膜上の電極材料はＮｂ、ｖ９ＭＯ９Ｃｒもしくはそれら
のＳｉ合金が良い材料であると考え、それらの電極材料
を用いてキャパシタの耐熱性およびＬＳＩプロセスとの
適合性について検討した。
その結果、特に、Ｗ、Ｍｏ、ＣｒおよびそれらのＳｉ合
金が耐熱性の良いキャパシタを提供しうろことがわかっ
た。
金が耐熱性の良いキャパシタを提供しうろことがわかっ
た。
しかし、ＬＳＩ素子の配線材料は電気抵抗の低いＡＱ−
Ｓｉが必須であり、上記のキャパシタ用電極は必ずしも
反応性の強いＡｌｌと下地の素子との反応を防ぐ良いバ
リアメタルであるとは限らないことがわかった９例えば
、Ｔａ、０５膜上のＷは接着性も良く、耐熱性も良いが
、フィールド酸化膜上に形成した場合には、フィールド
膜のプロセス上生じる汚染やＷ膜自身の内部ストレスに
よって微細な配線部ではがれることがあり信頼性上の問
題点があることが分った。
Ｓｉが必須であり、上記のキャパシタ用電極は必ずしも
反応性の強いＡｌｌと下地の素子との反応を防ぐ良いバ
リアメタルであるとは限らないことがわかった９例えば
、Ｔａ、０５膜上のＷは接着性も良く、耐熱性も良いが
、フィールド酸化膜上に形成した場合には、フィールド
膜のプロセス上生じる汚染やＷ膜自身の内部ストレスに
よって微細な配線部ではがれることがあり信頼性上の問
題点があることが分った。
それに対して、従来のバリアメタルＴｉ−Ｗ合金、Ｔｉ
−３ｉ合金、Ｔｉ−Ｎ合金ではＴｉがＳｉｎ、中のＳｉ
と反応することによってはがれを防止する効果のあるこ
とが表１の結果から考えられる。
−３ｉ合金、Ｔｉ−Ｎ合金ではＴｉがＳｉｎ、中のＳｉ
と反応することによってはがれを防止する効果のあるこ
とが表１の結果から考えられる。
従って、ＬＳＩ用の配線材料はある程度Ｓ ｉ Ｏ，。
Ｓｉと反応することによって接着性を保つが、バイポー
ラメモリ用キャパシタのａｉｍ体として必要なＳｉｎ、
又はＴａ、０．膜の膜厚は１００人程度以下であり、電
極材料と誘電体との反応はキャパシタ特性の極端な変動
を引きおこしてしまう。
ラメモリ用キャパシタのａｉｍ体として必要なＳｉｎ、
又はＴａ、０．膜の膜厚は１００人程度以下であり、電
極材料と誘電体との反応はキャパシタ特性の極端な変動
を引きおこしてしまう。
そこで、本発明では５キャパシタ部の電極にはＷ、Ｍｏ
、ＣｒおよびそれらのＳｉ合金を用いて、配線部分はＡ
Ω−Ｓｉ／Ｔｉ Ｗ （Ｔｉ Ｎ。
、ＣｒおよびそれらのＳｉ合金を用いて、配線部分はＡ
Ω−Ｓｉ／Ｔｉ Ｗ （Ｔｉ Ｎ。
Ｔｉ−Ｓｉ）合金を用いて、耐熱性の良好な薄膜キャパ
シタをバイボーラメモリ工程に導入することに成功した
。
シタをバイボーラメモリ工程に導入することに成功した
。
以下、本発明の詳細な説明する。
第２図に本発明による耐熱性の良好なキャパシタを装備
してα線によるソフトエラーを防止したバイポーラ型メ
モリセルの部分断面図を示す。
してα線によるソフトエラーを防止したバイポーラ型メ
モリセルの部分断面図を示す。
第２図において、１′はｐ型のＳｉ基板、２は素子間分
離絶縁膜、３はｎ０型埋込層、４はキャパシタ用下部電
極となるｎ０工ピタキシヤルＳｉ層。
離絶縁膜、３はｎ０型埋込層、４はキャパシタ用下部電
極となるｎ０工ピタキシヤルＳｉ層。
５は誘電体である１００人膜厚のＴａ、、Ｏｓ膜、６は
上部電極で１０００人のＷ膜、７はバリアメタルのＴｉ
−Ｗ合金、８は配線材料のＡ Ｑ −Ｓ ｉ合金、９は
トランジスタのベース領域のｐ９型Ｓｉ層、１０はエミ
ッタ領域のｎ９型領域、１１はエミッタ取出し電極のｎ
型にドープされた多結晶Ｓｉ、１２は電極材料であるｐ
ｔシリサイド層をそれぞれ示している。
上部電極で１０００人のＷ膜、７はバリアメタルのＴｉ
−Ｗ合金、８は配線材料のＡ Ｑ −Ｓ ｉ合金、９は
トランジスタのベース領域のｐ９型Ｓｉ層、１０はエミ
ッタ領域のｎ９型領域、１１はエミッタ取出し電極のｎ
型にドープされた多結晶Ｓｉ、１２は電極材料であるｐ
ｔシリサイド層をそれぞれ示している。
この実施例のキャパシタ構造において、５のＴａ、Ｏ，
膜の電極は７のＷであるため、ポストメタルアニール、
また、第２図の構造の上に層間絶縁膜を形成し多層配線
を形成する際などの熱工程を通っても絶縁耐圧は劣化し
ない。
膜の電極は７のＷであるため、ポストメタルアニール、
また、第２図の構造の上に層間絶縁膜を形成し多層配線
を形成する際などの熱工程を通っても絶縁耐圧は劣化し
ない。
またバリアメタル７としてＴｉ−Ｗ合金を用いているた
め、配線のはがれなども起こりにくい。
め、配線のはがれなども起こりにくい。
したがって、本発明によって、誘電体の膜厚が１００人
程度と薄い材料を用いて小面積かつ大容量のキャパシタ
を形成しても耐熱性の良好なキャパシタをＬＳＩ製造工
程に導入することができる。
程度と薄い材料を用いて小面積かつ大容量のキャパシタ
を形成しても耐熱性の良好なキャパシタをＬＳＩ製造工
程に導入することができる。
本実施例では、５の誘電体としてＴａ、Ｏ，を用いて本
発明の詳細な説明したが、誘電体はＳｉＯａｔＳｉ、Ｎ
４あルイは、Ｔ ｉ Ｏ２ｅ Ｈｆ Ｏ，ｒ ＶａＯａ
＊Ｚ ｎ Ｏ，、Ｎ ｂ２０．等の金属酸化膜、および
それらの混合物、多層膜を用いても、本発明の概念は適
用できる。また、バリアメタルとしてはＴ ｉ −Ｗ合
金を用いた例を説明したが、Ｔｉ−Ｓｉ。
発明の詳細な説明したが、誘電体はＳｉＯａｔＳｉ、Ｎ
４あルイは、Ｔ ｉ Ｏ２ｅ Ｈｆ Ｏ，ｒ ＶａＯａ
＊Ｚ ｎ Ｏ，、Ｎ ｂ２０．等の金属酸化膜、および
それらの混合物、多層膜を用いても、本発明の概念は適
用できる。また、バリアメタルとしてはＴ ｉ −Ｗ合
金を用いた例を説明したが、Ｔｉ−Ｓｉ。
Ｔｉ−Ｎ合金も同様な効果を有している。
本発明によれば、電極配線材料のＴｉ系合金の下地に誘
電体を環元しないＶ／＋Ｍｏ、Ｃｒおよびそれらのシリ
サイドを形成することによって、耐熱性の良好なキャパ
シタを形成することができる。
電体を環元しないＶ／＋Ｍｏ、Ｃｒおよびそれらのシリ
サイドを形成することによって、耐熱性の良好なキャパ
シタを形成することができる。
第１図は従来型キャパシタの断面図、第２図は本発明の
一実施例になるキャパシタを装備した高速バイポーラメ
モリの部分断面図である。 １・・・ｐ型Ｓｉ基板、２・・・素子分離絶縁膜、３・
・・ｎ０埋込層、４・・・ｎ０工ピタキシヤル層、５・
・・誘電体（Ｔａ、Ｏ，）、６・Ｗ電極、７−Ｔｉ−Ｗ
合金、８・・・ＡＱ−Ｓｉ合金、９・・・ｐ１エピタキ
シャル層、１０・・・ｎ０拡散層、１１・・・エミッタ
電極、第 ｊ 口 ≠ 第 ２ 図
一実施例になるキャパシタを装備した高速バイポーラメ
モリの部分断面図である。 １・・・ｐ型Ｓｉ基板、２・・・素子分離絶縁膜、３・
・・ｎ０埋込層、４・・・ｎ０工ピタキシヤル層、５・
・・誘電体（Ｔａ、Ｏ，）、６・Ｗ電極、７−Ｔｉ−Ｗ
合金、８・・・ＡＱ−Ｓｉ合金、９・・・ｐ１エピタキ
シャル層、１０・・・ｎ０拡散層、１１・・・エミッタ
電極、第 ｊ 口 ≠ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、第１の金属化合物／第２の金属化物合物／第３の金
属化合物／絶縁膜／導電体がそれぞれ積層されているキ
ャパシタにおいて、該第１の金属化合物はアルミニウム
合金、該第２の金属化合物はＴｉ−Ｗ合金、Ｔｉ−Ｓｉ
合金、Ｔｉ−Ｎ合金の群より選ばれた合金、該第３の金
属化合物はＷ、Ｍｏ、Ｃｒ、Ｗ−Ｓｉ合金、Ｍｏ−Ｓｉ
合金、Ｃｒ−Ｓｉ合金の群より選ばれた合金により構成
されていることを特徴とするキャパシタ。 ２、前記絶縁膜は酸化タンタルを含有するかもしくは、
酸化タンタルと酸化シリコンまたは窒化シリコンとの積
層膜であることを特徴とする特許請求の範囲第１項記載
のキャパシタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054412A JPH0682782B2 (ja) | 1985-03-20 | 1985-03-20 | キヤパシタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054412A JPH0682782B2 (ja) | 1985-03-20 | 1985-03-20 | キヤパシタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214553A true JPS61214553A (ja) | 1986-09-24 |
| JPH0682782B2 JPH0682782B2 (ja) | 1994-10-19 |
Family
ID=12969984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054412A Expired - Fee Related JPH0682782B2 (ja) | 1985-03-20 | 1985-03-20 | キヤパシタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682782B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304761A (ja) * | 1988-06-02 | 1989-12-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5625233A (en) * | 1995-01-13 | 1997-04-29 | Ibm Corporation | Thin film multi-layer oxygen diffusion barrier consisting of refractory metal, refractory metal aluminide, and aluminum oxide |
| US6514813B2 (en) | 1999-03-01 | 2003-02-04 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device |
-
1985
- 1985-03-20 JP JP60054412A patent/JPH0682782B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304761A (ja) * | 1988-06-02 | 1989-12-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5625233A (en) * | 1995-01-13 | 1997-04-29 | Ibm Corporation | Thin film multi-layer oxygen diffusion barrier consisting of refractory metal, refractory metal aluminide, and aluminum oxide |
| US6514813B2 (en) | 1999-03-01 | 2003-02-04 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device |
| US6794240B2 (en) | 1999-03-01 | 2004-09-21 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0682782B2 (ja) | 1994-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5189503A (en) | High dielectric capacitor having low current leakage | |
| KR930010089B1 (ko) | 반도체장치 및 그 제조방법 | |
| US5316982A (en) | Semiconductor device and method for preparing the same | |
| US4816424A (en) | Method of producing semiconductor device having multilayer conductive lines | |
| JPH04279053A (ja) | 高値タンタル酸化物コンデンサ | |
| KR910002813B1 (ko) | 반도체 장치 | |
| JP2861129B2 (ja) | 半導体装置 | |
| JPH04366504A (ja) | 誘電体薄膜 | |
| JP3148982B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61214553A (ja) | キヤパシタ | |
| KR920000636B1 (ko) | 반도체장치 | |
| JP2600593B2 (ja) | 半導体装置およびその製造方法 | |
| JP2796323B2 (ja) | 半導体装置の製造方法 | |
| JPS6135548A (ja) | 半導体装置の製造方法 | |
| JP2918835B2 (ja) | 半導体装置の製造方法 | |
| JPH021154A (ja) | 半導体装置の製造方法 | |
| JP2827661B2 (ja) | 容量素子及びその製造方法 | |
| JPS59202661A (ja) | 半導体装置の製造方法 | |
| JP3106620B2 (ja) | 誘電体薄膜の製造方法及び容量素子の製造方法 | |
| JPH01304761A (ja) | 半導体集積回路装置の製造方法 | |
| JPS60107855A (ja) | キヤパシタ | |
| JPS61212053A (ja) | 半導体装置 | |
| JPS6187353A (ja) | 半導体集積回路装置 | |
| JPH05304251A (ja) | 半導体装置 | |
| JPS62257761A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |