JPS6187353A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、多結晶シリコン膜上部に、高
融点金属膜又は高融点全屈とシリコンとの化合物である
シリサイド膜を形成してなる導電膜を有する半導体集積
回路装置に適用して有効な技術に関するものである。

［背景技術］ 半導体集積回路装置は、多結晶シリコン膜とその上部に
積層される高融点金属膜又はシリサイド膜とで形成され
る心電膜を配線として採用する傾向にある。

これは、半導体技術における電気的１機械的信頼性が高
い多結晶シリコン膜に比べて抵抗値が小さく、半導体集
積回路装置の動作速度の高速化ができるという特徴があ
る。

しかしながら、本発明者は、前記多結晶シリコン膜と高
融点金属膜又はシリサイド膜とで形成される導電膜上部
にフォスフオシリケートガラス（以下、ＰＳＧという）
膜を形成し、平担化のためにグラスフローを施した場合
に、グラスフローによる不要な応力により、多結晶シリ
コン膜から高融点金属膜又はシリサイド膜がハガしてし
まい、半導体集積回路装置の電気的信頼性を低下すると
いう問題点を発見した。

そこで、本発明者は、前記導電膜とＰＳＧ膜との介在部
に、高融点金ｍ膜又はシリサイド膜のハガレを防止する
絶縁膜を設ける技術手段を見い出した（特願昭５８−２
１６３１９号、同５８−２１６３２０号）。

このハガレを防止する絶縁膜としては、多結晶シリコン
膜と高融点金属膜又はシリサイド膜とを強固に締付ける
ために、酸化シリコン膜、窒化シリコン膜又はグラスフ
ローを生じない程度のＰＳＧ膜を用いている。

しかしながら、かかる技術における実験ならびにその検
討の結果１本発明者は、以下に述べるような原因によっ
て、半導体集積回路装置の電気的信頼性を低下させると
いう新たなる問題点を見い出した。

（１）ハガレを防止する絶縁膜として酸化シリコン膜又
は窒化シリコン膜を用いた場合に、ＭＩＳＦＥＴ形成領
域でのゲッタリング効果が極めて小さいので、そのしき
い値電圧に変動を生じる。

（２）グラスフローを生じない程度のＰＳＧ暎を用いた
場合に、ＰＳＧ膜からグラスフローのためのリンがｐチ
ャンネル型Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域に漏れるので、
そのソース、ドレイン領域の接合耐圧が劣化する。

［発明の目的コ 本発明の目的は、多結晶シリコン膜と高融点金属膜又は
そのシリサイド膜とからなる導電膜を有し、その上部に
グラスフローを施したＰＳＧ膜を設けてなる半導体集積
回路装置において、その電気的信頼性を向上することが
可能な技術手段を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、多結晶シリコン膜と高融点金属膜又はシリサ
イド膜とで形成されるゲート電極を有するＭ　Ｉ　Ｓ　
ＦＥＴと、その上部に設けられるＰＳＧ膜との介在部に
、リン漏れを抑制しかっゲッタリング効果を有する絶縁
膜と、その上部に高融点金属膜又はシリサイド膜のハガ
レを生じる不要な応力を緩和する絶ａ膜とを設けたので
、半導体集積回路装置の電気的信頼性を向上することが
できる。

以下１本発明の本カ成について、本発明を、ＣＭＩｓ備
えた半導体集積回路装置に適用した実施例とともに説明
する。

［実施例Ｉコ 第１図は１本発明の実施例■を説明するためのＣＭＩＳ
を備えた半導体集積回路装置の要部断面図、第２図は、
第１図のＣＭＩＳ上部に設けられるそれぞれの絶縁膜の
膜厚とリン濃度とを示す図である。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

第１図において、１は単結晶シリコンからなるｎ−型の
半導体基板、２は半導体基板１の所定主面部に設けられ
たｐ−型のウェル領域である。

３はＭＩＳＦＥＴ等の半導体索子間となる半導体基板ｌ
及びウェル領域２の主面上部に設けられた素子分離用絶
ａｖ、４は素子分離用絶縁膜３の下部の半導体基板１又
はウェル領域２の主面部に設けられたｎ型又はｐ型のチ
ャネルストッパ領域である。

５は半導体基板ｌ及びウェル領域２の主面上部に設けら
れたゲート絶縁膜、６はゲート絶縁膜の上部に設けられ
たゲート電極である。

このゲート電極６は、多結晶シリコン膜６Ａと、その」
二部に積層された高融点金属膜又はシリサイド膜６Ｂと
により構成されており、多結晶シリコン膜からなるゲー
ト電極に比べてその抵抗値が小さいので、半導体ｊＩＳ
積回路装置の動作速度の高速化を図ることができる。高
融点金属膜又はシリサイド膜６Ｂは、例えば、モリブデ
ン、チタン、タンタル、タングステン又はそれらのシリ
サイドにより形成されている。

７はゲート電極６の両側部の半導体基板１の主面部に設
けられたｐ＋型の半導体領域、８はゲート絶縁膜６の両
側部のウェル領域２の主面部に設けられたｎ＋型の半導
体領域であり、これらはソース領域又はドレイン領域を
構成するためのものである。

ｐチャンネル型ＭＩＳＦＥＴＱｐは、半導体基板１．ゲ
ート絶縁膜５．ゲート電極６．一対の半導体領域７とに
よって構成される。

ｎチャンネル型ＭＩ　５ＦＥＴＱｎは、ウェル領域２．
ゲート絶縁膜５．ゲート電極６．一対の半導体領域８と
によって構成される。

９はゲート電極６及び半導体領域７，８の上部すケわち
ＭＩＳＦＥＴＱｐ、Ｑｎの上部に設けられたＦＡ縁膜で
ある。

この絶縁膜９は、主として、外部からゲート絶縁膜５に
侵入する不要な不純物を捕獲するゲッタリング効果を有
し、ＭＩＳＦＥＴＱｐ、Ｑｎのしきい値電圧の変動を防
止するためのものである。

さらに、絶縁膜９は、後述するＰＳＧ膜からグラスフロ
ーを施すのに導入されるリンが半導体領１！曵７に漏れ
るのを抑制し、ＭＩＳＦＥＴＱＰのソース、ドレイン領
域の接合耐圧の劣化を防止するためのものである。

絶縁膜９は、前記ゲッタリング効果とリン漏れを抑制す
るために、第２図に示すように、化学的気相析出（以下
、ＣＶＤという）技術によるＰＳＧ膜を用い、０．５〜
１．０　［ｍｏｌ％］程度のリン濃度を有し、５００〜
３０００　［オングストローム（以下、［Ａ］という）
］程度の膜厚で形成する。

ｌＯは絶縁膜９を介してＭＩＳＦＥＴＱＰ、Ｑｎ上部に
設けられた絶縁膜である。

この絶縁膜１０は、主として、後述するＰＳＧ膜のグラ
スフローによる、多結晶シリコン膜６Ａから高融点金属
膜又はシリサイド膜６Ｂのハガレを生じる不要な応力を
緩和し、ＭＩＳＦＥＴＱｐ。

Ｑｎの電気的信頼性を向上するためのものである。

なお、ゲート電極６と同一製造工程で形成される導電膜
においても同様に、ハガレを生じる不要な応力を緩和す
ることができる。

絶縁膜ｌＯは、ハガレを生じる不要な応力を緩和するた
めに、第２図に示すように、ＣＶＤ技術によるＩ）　Ｓ
　Ｇ膜を用い、０．０〜４．０　［ｍｏｌ％］程度のリ
ン濃度を有し、１０００〜２０００　［Δ］程度の膜厚
で形成する。

１１は絶縁膜１０の上部に設けられた絶縁膜であり、そ
の上面部を平担化するためのもので、後述する導電膜の
電気的信頼性を向上するためのものである。

絶縁膜１１は、グラスフローが可能なように、第２図に
示すように、ＣＶＤ技術によるＰＳＧ膜を用い、６〜１
０　［ｍｏｌ％］　Ｐｉ！度のリン濃度を有し、６００
０〜１００００［Ａ］程度の膜厚で形成する。

ＭＩ　５ＦＥＴＱｐ、Ｑｎ等の半導体素子とその上部に
設けられる導電膜との層間絶縁膜は、絶縁膜９．１０．
１１とにより拾成されている。これらは、ＣＶＤ技術に
よるＰＳＧ膜を用いることによって、そのリン濃度と膜
厚とを任意に設定するだけで、同一製造工程で形成する
ことができる。

また、絶縁膜１０は、ＰＳＧ膜に替で、ＣＶＤ技術によ
る窒化シリコン暎、プラズマ技術による酸化シリコン膜
、窒化シリコン膜等を用いてもよい。

１２は所定の半導体領域７，８上部の絶縁膜９゜１０、
ｌｌを選択的に除去して設けられた接続孔である。

１３は接続孔１２を通して所定の半導体領域７゜８に接
続され絶縁膜１１の上部に設けられた導電膜であり、Ｍ
Ｉ　５ＦＥＴＱｐ、Ｑｎ等の半ぶ体素子間を電気的に接
続するためのものである。

この導電膜１３は１例えば、スパッタ技術によるアルミ
ニウム膜を用いて形成する。

以上説明したように、本実施例１によれば、多結晶シリ
コン膜と高融点金属膜又はシリサイド膜とで形成される
グー１−電（薫を有するＭ　Ｉ　Ｓ　ＦＥＴと、グラス
フローを施したＰＳＧ膜との介在部に。

ゲッタリング効果を有し、リン漏れを抑制することがで
きる絶縁膜と、高融点金属膜又はシリサイド膜のハガレ
を生じる不要な応力を緩和する絶縁膜とを設けたので、
Ｍ　Ｉ　Ｓ　ＦＥＴのしきい値電圧の変動を防止し、ｐ
チャネル型Ｍ　Ｉ　Ｓ　ＦＥＴのソース、ドレイン領域
の接合耐圧の劣化を防止することができる。

これによって、半導体集積回路装置の電気的信頼性を向
上することができる。

また、ゲッタリング効果とリン漏れを抑制することがで
きる絶縁膜と、高融点金属膜又はシリサイド膜のハガレ
を生じる不要な応力を緩和する絶縁膜とを、ＣＶＤ技術
によるＰＳＧ膜で形成することによって、そのリン濃度
と膜厚とを任意に設定するだけで、グラスフローを施す
ｐｓａｖと同一製造工程で形成することができるので、
製造工程を低減することができる。

［実施例■］ 本実施例は、前記実施例Ｉにおける絶縁膜９にゲッタリ
ング効果をもたせ、リン漏れの抑制をその他の絶縁膜に
もたせた例を説明するためのものである。

第３図及び第５図は、本発明の実施例■を説明するため
のＣＭＩＳを備えた半導体４１積回路装置の要部断面図
である。

第３図乃至第５図において、５Ａは半導体基板１の主面
上部、ウェル領域２の主面上部及びゲート電極６の上部
に設けられた絶縁膜、５Ｂ、５Ｇは半導体領域１の主面
上部及びウェル領域２の主面上部に設けられた絶縁膜で
ある。これらの絶縁膜５Ａ、５Ｂ、５Ｇは、主として、
絶縁膜１１からのリン漏れを抑制するためのものである
。

絶縁膜５Ａは、ゲート電極６の形成工程と半導体領域７
，８の形成工程との間で形成されるものであり、熱酸化
技術による酸化シリコン膜で、５００　［Ａ］程度以上
の膜厚で形成される。

絶縁膜５Ｂは、ゲート絶縁膜Ｓの形成工程と同一の形成
工程で形成されるものであり、熱酸化技術による酸化シ
リコン膜で、５００［Ａ１程度以上の膜厚で形成される
。

絶縁膜５Ｃは、ゲート電極６の形成工程中、すなわち、
高融点金属膜又はシリサイドｖ、６Ａの活生化工程で選
択的に形成されるものであり、微ｒ：な酸素を混在させ
た水素ガス雰囲気を用いる熱処理技術による酸化シリコ
ン膜で、５００［Ａ］程度以」―の膜厚で形成する。

これらの絶縁膜５Ａ、５Ｂ、ＳＧの形成する工程は、種
々の用途に応じて通常の製造工程に組込まれるものであ
り、製造工程の増加を生じることはない。

９Ａは絶縁膜５Ａの上部又は絶縁膜５Ｂ、５Ｃとゲート
電極６との上部に設けられた絶縁膜であり、主として、
外部からゲート絶縁膜５に侵入する不要な不純物を捕獲
するゲッタリング効果を有し、ＭＩＳＦＥＴＱｐ、Ｑｎ
のしきい値電圧の変動を防止するためのものである。

この絶ｍｎ１Ａは、ゲッタリング効果を有するように、
ＣＶＤ技術によるＰＳＧ膜を用い、０．５〜１０．０　
［ｍｏｌ％］程度のリン濃度を有し、５００〜３０００
［Ａ］程度で形成する。

以上説明したように１本実施例■によれば、前記実施例
Ｉと略同様な効果を得ることができる。

さらに、通常の製造工程で形成される絶縁膜でリン漏れ
を抑制させることにより、そのリン濃度の範囲が広くな
るので、ゲッタリング効果を有する絶縁膜の形成を簡単
にすることができる。

［効果］ 以上説明したように、本願において開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。

（１）多結晶シリコン膜と高融点金属膜又はシリサイド
膜とで形成されるゲート電極を有するＭＩＳＦＥＴと、
グラスフローを施したＰＳＧ膜との介在部に、ゲッタリ
ング効果を有し、リン漏れを抑制することができる絶縁
膜と、高融点金属膜又はシリサイド膜のハガレを生じる
不要な応力を緩和する絶縁膜とを設けたので、Ｍ　Ｉ　
Ｓ　ＦＥＴのしきい値電圧の変動を防止し、ｐチャネル
型ＭＩＳＦＥＴのソース、ドレイン領域の接合耐圧の劣
化を防止することができる。

（２）前記（１）により、ＭＩＳＦＥＴのしきい値電圧
の変動を防止し、Ｐチャネル型ＭＩＳＦＥ］゛のソース
領域、ドレイン領域の接合耐圧の劣化を防止することが
できるので、半導体集積回路装置の電気的信頼性を向上
することができる。

（３）ゲッタリング効果とリン漏れを抑＄１１すること
ができる絶縁膜と、高融点金属膜又はシリサイド膜のハ
ガレを生じる不要な応力を緩和する絶縁膜とを、ＣＶＤ
技術によるＰＳＧ膜で形成することによって、そのリン
濃度と膜厚とを任意に設定するだけで、グラスフローを
施すＰＳＧ膜と同一製造工程で形成することができるの
で、製造工程を低減することができる。

（４）通常の製造工程で形成される絶縁膜でリン漏れを
抑制させることにより、そのリン濃度の範囲が広くなる
ので、ゲッタリング効果を有する絶黴膜の形成を簡単に
することができる。

、以上、本発明者によってなされた発明を実施例にもと
すき具体的に説明したが１本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、ＰＳＧ膜にグラスフ
ローを施した例について説明したが、ｎチャネルＭＩＳ
ＦＥＴ側の接続孔１２のみを先に設け、この接続孔から
、半導体基板にｎ型不純物としてのリンをＷ　５度に心
入する（以下、リン処理という）際にも有効である。リ
ン処理による多結晶シリコン膜と韮１点金属膜又はその
シリサイド膜との剥ｍが防止できる６なお、ｐチャネル
型のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ側の接続孔１２は、このリ
ン処理の後に形成される。

また、前記実施例は、本発明を、ＣＭＩＳを備えた半導
体集積回路装置に適用した例について説明したが、単チ
ャネルすなわちｐチャネル型のＭＩＳＦＥＴをＣｔ’Ｊ
えた半導体集積回路：装置に適用してもよい。

また、その周辺回路でＣＭＩＳを使用するダイナミック
型ランダムアクセスメモリを備えた半導体集積回路装置
、ＣＭＩＳとバイポーラトランジスタとを備えた半導体
集積回路装置に１本発明を適用してもよい。

【図面の簡単な説明】

第１図は１本発明の実施例Ｉを説明するためのＣＭ　Ｉ
　Ｓを備えた半導体集積回路装置の要部断面図、 第２図は、第１図のＣＭＩＳ上部に設けられるそれぞれ
の絶縁膜の膜厚とリン濃度とを示す図、第３図及び第５
図は、本発明の実施例■を説明するためのＣＭ　Ｉ　Ｓ
を備えた半導体集積回路装置の要部断面図である。 図中、ｌ・・・半導体基板、２・・・ウェル領域、３・
・・素子分ｎＩ用絶縁膜、４・・・チャネルスＩ・ソバ
領域、５・・・ゲート絶縁膜、６・・ゲート電極、６Ａ
・・・多結晶シリコン膜、６Ｂ・・・′ＫｆＪ融点金居
膜又はシリサイド暎、５Ａ、５Ｂ、５Ｇ、９．９Ａ、１
０．１１・・・絶息膜、７，８・・・半導体領域、１２
・・・接続孔、１３・・・導電暎、Ｑｐ、Ｑｎ−Ｍ　Ｉ
　５ＦＥＴである。 手続補正帯（方式） 昭和　６釦　１１月１３日

Claims (1)

1. 【特許請求の範囲】 １、その他の領域と電気的に分離された第１導電型の第
   １の半導体領域主面上部に、ゲート絶縁膜を介して、多
   結晶シリコン膜とその上部に積層される高融点金属膜又
   は高融点金属とシリコンとの化合物であるシリサイド膜
   とで形成されるゲート電極を設け、該ゲート電極の両側
   部の第１の半導体領域主面部に一対の第２導電型の第２
   の半導体領域を設けてなるＭＩＳＦＥＴを有し、該ＭＩ
   ＳＦＥＴ上部にグラスフローを施したフォスフオシリケ
   ートガラス膜からなる第１の絶縁膜を設けてなる半導体
   集積回路装置であって、前記ＭＩＳＦＥＴと第１の絶縁
   膜との介在部に、第１の絶縁膜からのリン漏れを抑制し
   かつゲッタリング効果を有する第２の絶縁膜を設け、該
   第２の絶縁膜の上部に第１の絶縁膜の高融点金属膜又は
   シリサイド膜のハガレを生じる不要な応力を緩和する第
   ３の絶縁膜を設けてなることを特徴とする半導体集積回
   路装置。 ２、前記第２の絶縁膜及び第３の絶縁膜は、フオスフオ
   シリケートガラス膜からなることを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。 ３、前記第２の絶縁膜は、フォスフォシリケートガラス
   膜とその下部に設けられたそれ以外の絶縁膜とで形成さ
   れてなることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ４、前記第２の絶縁膜及び第３の絶縁膜は、フォスフォ
   シリケートガラス膜からなり、第２の絶縁膜は、前記第
   １の絶縁膜に比べて低いリン濃度を有し、第３の絶縁膜
   は、前記第１の絶縁膜に比べて略同程度又はそれ以下の
   リン濃度を有してなることを特徴とする特許請求の範囲
   第１項乃至第３項記載のそれぞれの半導体集積回路装置
   。 ５、前記２の絶縁膜及び第３の絶縁膜は、フォスフオシ
   リケートガラス膜からなり、前記第１の絶縁膜は、６〜
   １０［ｍｏｌ％］程度のリン濃度を有し、第２の絶縁膜
   は、０〜４［ｍｏｌ％］程度のリン濃度を有し、第３の
   絶縁膜は、０．５〜１０［ｍｏｌ％］程度のリン濃度を
   有してなることを特徴とする特許請求の範囲第１項乃至
   第３項記載のそれぞれの半導体集積回路装置。