JPS61219140A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、表面保護用のパッシベーション膜を備えた半
導体装置に関し、特にクラック発生の無い高信頼度のパ
ッシベーション膜に関するものである。

〔従来技術〕

従来の半導体集積回路のパッシベーション膜について、
第２図に基づいて説明する。

第２図は、ＣＭＯＳデバイスを用いた集積回路の典型的
な断面構造図であり、特に本発明に関連する範囲につい
て説明する。

第２図において、ｎ型シリコン基板１中にｐウェル領域
２が形成されており、又ｐウェル領域２中にはｎチャネ
ルトランジスタ（３はソース及びドレイン、４はゲート
電極）とｎチャネル・フィールド打込み領域８とがある
。

又、ｎ型シリコン基板１中にはＰチャネルトランジスタ
（６はソース及びドレイン、５はゲート電極）とｐチャ
ネル・フィールド打込み領域９とがあり、ｎチャネルト
ランジスタとｐチャネルトランジスタとはＬＯＣ：Ｏ３
酸化膜７で分離されている。

これらのトランジスタの上に第１層間膜１０として、Ｐ
ＳＧ膜（リン濃度７〜９％＋１％）が通常４０００〜７
０００人の厚さで形成されている。

次に、上記の各トランジスタを接続するために、第１配
線層１１としてへ見−３ｉ層（膜厚５０００〜８０００
人）が形成され、その上に第２層間１ｉｉ１２としてＰ
ＳＧ膜（リン濃度０”５ｗｔ％、膜厚６０００〜９００
０人）或はプラズマ窒化膜（膜厚６０００〜９０００人
）が形成されている。

その上にスルーホールを介して第２配線層１３として晟
−３ｉ膜或はＡｌｌ膜（膜厚７０００〜１００００人）
が形成されている。

更に最上層に、表面保護膜としてパッシベーション膜１
４が形成されている。

このパッシベーション膜１４としては通常ＰＳＧ（ｐｈ
ｏｓｐｈｏ−ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜が用い
られ、リン濃度は０．５〜５ｗｔ％、膜厚は８０００〜
１００００人程度が通常用いられる。

次に、パッシベーション膜１４についてワイヤボンディ
ング用の窓開け（通常１００１１ｍ平方程度）の加工を
行なった後、ダメージ回復及び安定化のために４００℃
内外の水素中熱処理を行なって集積回路のウェハ工程は
終了する。

〔発明が解決しようとする問題点〕

上記のごとき従来のパッシベーション膜を備えた集積回
路においては、パッシベーション膜形成直後或は水素中
熱処理を経た後に、時々クラックが発生するという問題
があった。

特に、第２層間膜１２とパッシベーション膜１４との膜
厚の合計が１．６〜２．〇−厚を越えるとクラック発生
が散見するようになる。

そして、数十声幅を越える第１配線層１１で顕著に発生
する。

このクラックが発生する原因は、パッシベーション膜１
４と下層の金属層及び絶縁層との間で発生する応力によ
るものであり、特に膜厚が厚い場合に発生し易い。

本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、クラックの発生を防止し、しか
も表面保護機能にも優れたパッシベーション膜を有する
半導体装置を提供することを目的とするものである。

〔問題を解決するための手段〕

上記の目的を達成するため本発明においては、不純物を
含み応力緩和層となる第１のシリコン酸化膜と、上記不
純物を含まないか若しくは上記第１のシリコン酸化膜よ
り少量の不純物を含み上記第１のシリコン酸化膜の上に
形成される第２のシリコン酸化膜とからなる２層構造で
パッシベーション膜を形成するように構成している。

上記第１のシリコン酸化膜としては、例えばリンを高濃
度に含むＰＳＧ膜、上記第２のシリコン酸化膜としては
、低濃度のＰＳＧ膜を用いることが出来る。

高濃度のＰＳＧ膜は、硬度が小さいので応力緩和作用が
あり、これによってクラックの発生を防止することが出
来る。

又、上層に設ける低濃度のＰＳＧ膜は、耐湿性に優れて
いる。

従って、上記のごとくパッシベーション膜を２層構造と
することにより、クラックの発生を防止すると共に表面
保護機能にも優れたパッシベーション膜を実現すること
が可能となる。

〔発明の実施例〕

第１図は、本発明の一実施例の断面図であり、ＣＭＯＳ
デバイスを用いた集積回路の典型的な断面構造を示す。

第１図において、前記第２図と同符号は同一物を示し、
又、第２配線層１３を形成するまでの工程は前記第２図
と同様であるので説明を省略する。

次に、本発明の要点であるパッシベーション膜の形成に
ついて説明する。

前記のごとく第２配線層１３を形成した後、まず゛高濃
度ＰＳＧ膜１５を２０００〜５０００人の厚さに形成し
、これを下層とする。

なお、リン濃度は５〜９ｗｔ％が好ましい。

次に、その上に低濃度ＰＳＧ膜１６を形成してこれを上
層とする。

なお、リン濃度はＯ〜３％ｉｔ％が好ましい。

この上層となる低濃度ＰＳＧ膜１６の膜厚は、所望のパ
ッシベーション膜厚がら下層となる高濃度ＰＳＧＦＩＡ
１５の膜厚を差し引いた値とする。

又、高濃度ＰＳＧ膜１５の膜厚のパッシベーション膜厚
全体（上層と下層との合計）に対する割合は、概ね３０
〜５０％が好ましい。

上記のように不純物を高ｓｒｔに含むＰＳＧ膜１５は、
硬度が低いので応力緩和作用があり、又、不鈍物を低濃
度に含むＰＳＧ膜１６　（Ｓｉｎ２でもよい）は、耐湿
性に優れている。

上記のごとき高濃度ＰＳＧ膜１５と低濃度ＰＳＧ膜】６
とからなる２層構造のパッシベーション膜を形成した素
子においては、パッシベーション膜形成直後或はその後
の処理である４００℃内外の水素中熱処理を経た後でも
クラックの発生は皆無であった。

なお、第１図においては、配線層が２つ設けられている
場合を例示しているが、１層配線構造や３層配線構造に
おけるパッシベーション膜形成の際にも本発明が適用出
来ることは当然である。

又、Ｍ配線の代わりにシリサイド配線、及び高融点金属
配線の場合にも適用出来ることは明白である。

又、ＣＭＯＳデバイスに限らずその他のＭＯＳデバイス
、及びバイポーラデバイスにも適用出来ることは当然で
ある。

〔発明の効果〕

以上説明したごとく本発明においては、パッシベーショ
ン膜を２層構造とし、不純物を高濃度に含み応力緩和作
用のある下層を設けているので、第２配線層の金属層や
第２層間膜の絶縁膜等に内包する機械的な歪みを緩和す
ることが出来、又。

上層として不純物を低濃度に含むか若しくは含まない層
を設けているので、耐湿性を向上させることが出来る。

そのため、後工程における熱サイクルでのクラックの発
生を防止することが出来ると共に、アルカリイオンの汚
染に対するゲッタリング効果及び湿度に対する保護作用
等を向上させることが出来。

信頼性の高いパッシベーション膜を実現することが可能
となった。

【図面の簡単な説明】

第１図は本発明の一実施例の断面図、第２図は従来装置
の一例の断面図である。 〈符号の説明〉 １・・・ｎ型シリコン基板　２・・・ｐウェル領域３．
６・・・ソース及びドレイン ４．５・・・ゲート電極　　７・・・ＬＯＧＯ８酸化膜
８・・・ｎチャネル・フィールド打込み領域９・・・ｐ
チャネル・フィールド打込み領域１０・・・第１層間膜
　　　　１】・・・第１配線層１２・・・第２層間膜　
　　　１３・・・第２配線層１４・・・パッシベーショ
ン膜

Claims (1)

【特許請求の範囲】
1. 不純物を含み応力緩和層となる第１のシリコン酸化膜と
   、上記不純物を含まないか若しくは上記第１のシリコン
   酸化膜より少量の不純物を含み上記第１のシリコン酸化
   膜の上に形成される第２のシリコン酸化膜とからなる２
   層構造のパッシベーション膜を具備することを特徴とす
   る半導体装置。