JPS5873124A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5873124A JPS5873124A JP56171173A JP17117381A JPS5873124A JP S5873124 A JPS5873124 A JP S5873124A JP 56171173 A JP56171173 A JP 56171173A JP 17117381 A JP17117381 A JP 17117381A JP S5873124 A JPS5873124 A JP S5873124A
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- JP
- Japan
- Prior art keywords
- film
- insulating layer
- semiconductor device
- layer
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明（エキ導体装置に侮辱Ｊ、＃に半導体装置におけ
る最終保＝ａ膜ある〜・４工層間絶縁層としての結縁層
を二酸化シリコン（ａｔｏｍ）ｉＡと燐シリケート（Ｐ
ｇＧ ）膜の２層又台工それ以上２）多層構造とした半
導体装ｉ１１に関すり。
る最終保＝ａ膜ある〜・４工層間絶縁層としての結縁層
を二酸化シリコン（ａｔｏｍ）ｉＡと燐シリケート（Ｐ
ｇＧ ）膜の２層又台工それ以上２）多層構造とした半
導体装ｉ１１に関すり。
半導体装置としての最終保ｓｇＫとして用いられている
結縁層、戚Ｇ工多層配線構造のＬＳＩ等では層間絶縁層
として８１０ｍ 又はＰ２Ｏ編が広（用いられていｂ
ｏ 即ち、最終保′鏝膜としての絶縁層又は多層配線４４造
Ｑ〕鳩浦絶銀増（以下、絶縁層と記す、）には、ＳｉＯ
雪Ｍ又はＰｇＧ膜の単層が用いられていた。
結縁層、戚Ｇ工多層配線構造のＬＳＩ等では層間絶縁層
として８１０ｍ 又はＰ２Ｏ編が広（用いられていｂ
ｏ 即ち、最終保′鏝膜としての絶縁層又は多層配線４４造
Ｑ〕鳩浦絶銀増（以下、絶縁層と記す、）には、ＳｉＯ
雪Ｍ又はＰｇＧ膜の単層が用いられていた。
この様な単層の５ちＰｇＧ膜（１酎水性、耐湿性が充分
でな（、ＳＩへ膜だけを用いた−ので瘉工耐水、１１ｉ
湿性ｉＸ ＰｇＧ躾に比べて増すが、燐（Ｐ）が含まれ
ていないためにナトリウム（Ｎａ ） 等の汚染物質
か通通し易〜・と共ＷｃＣすＤ法等でＢ ｉ Ｏｓ ｔ
ｔ気相成長させた場合に、ａｔｏｍ膜が両端で上側に反
るようなテンシ薦ンが加わってクランクが起り易く、−
厚を厚く出来ない欠点を庸する― 本発明は上述の欠点を除去した半導体装置を提供丁Φも
ｇ）で、その特徴とすっところ昏工、絶縁層を８１０ｍ
及びＰｇＧ膜の２層以上の多層構造とし８１０８−とＰ
ｇＧ膜の長所を有効に利用して配線間のＵ−り電流を減
少させ、且つ気相成長時にクランクを生ぜず厚〜・絶縁
層を得ることで命１湿性をより向上させるようにしたも
のである。
でな（、ＳＩへ膜だけを用いた−ので瘉工耐水、１１ｉ
湿性ｉＸ ＰｇＧ躾に比べて増すが、燐（Ｐ）が含まれ
ていないためにナトリウム（Ｎａ ） 等の汚染物質
か通通し易〜・と共ＷｃＣすＤ法等でＢ ｉ Ｏｓ ｔ
ｔ気相成長させた場合に、ａｔｏｍ膜が両端で上側に反
るようなテンシ薦ンが加わってクランクが起り易く、−
厚を厚く出来ない欠点を庸する― 本発明は上述の欠点を除去した半導体装置を提供丁Φも
ｇ）で、その特徴とすっところ昏工、絶縁層を８１０ｍ
及びＰｇＧ膜の２層以上の多層構造とし８１０８−とＰ
ｇＧ膜の長所を有効に利用して配線間のＵ−り電流を減
少させ、且つ気相成長時にクランクを生ぜず厚〜・絶縁
層を得ることで命１湿性をより向上させるようにしたも
のである。
以下１本発明の一実施例を図面について記述する 。
第１図は本発明の半導体装置の側断面囚を示すものであ
る。
る。
図中、基板１は点線図示内にトランジスタ、ダイオード
等のデバイス２が形成され、フィルドば化膜３がデバイ
ス２形成面以外に設けられ、デバイス２上にアルミニウ
ム（Ａ／）等の電極４がバターニングされてい金。
等のデバイス２が形成され、フィルドば化膜３がデバイ
ス２形成面以外に設けられ、デバイス２上にアルミニウ
ム（Ａ／）等の電極４がバターニングされてい金。
最終の絶縁層は本発明の一実兄例に於て１工、８１Ｏ１
膜５を５０００（λ〕厚Ｋ ＣＶＤ法で成長させ１次に
ＰＪｉＧ膜６を同じ＜ ＣＶＤ法で成長させた。
膜５を５０００（λ〕厚Ｋ ＣＶＤ法で成長させ１次に
ＰＪｉＧ膜６を同じ＜ ＣＶＤ法で成長させた。
この場合上記Ｓ ｉ Ｏｓ膜とＰＥＧ ＠の１１みが全
体として、１〜３〔μ園〕 程度に成る様に遺択丁りこ
とができ令。
体として、１〜３〔μ園〕 程度に成る様に遺択丁りこ
とができ令。
本発明の他の実施例としては、第１図の括弧内に示すよ
うＶｃ１１１極礒とフィルド酸化膜３に接する絶縁層と
してｐｓｃ ｇ ６をｏ、ｓ （ｎ＋ｍ）厚に、８１０
［５な上記ＰＢＧ編上に１．５ Ｃｓｗａ〕厚にＣＶＤ
法で成長させた・ 第２図は、本発明の絶縁層な多層配線構造の層間絶縁層
として用いた場合の側断面を示すものであり、三層配線
構造の半導体装置を示すものであΦ ・ １８２図で基板ＩＫは点線図示内に適宜デバイス２が形
成されフィルド酸化膜３と第１のムｌ 等の電極４が形
成され、＃餓１の電極と第２の電極７が形成される間に
は第１の層間絶縁層８，９が形成され、第２の電極７と
＃！３の電極１ｏ との間には第２の層間絶縁層８ｍ
、 ９ｍが形成されている。
うＶｃ１１１極礒とフィルド酸化膜３に接する絶縁層と
してｐｓｃ ｇ ６をｏ、ｓ （ｎ＋ｍ）厚に、８１０
［５な上記ＰＢＧ編上に１．５ Ｃｓｗａ〕厚にＣＶＤ
法で成長させた・ 第２図は、本発明の絶縁層な多層配線構造の層間絶縁層
として用いた場合の側断面を示すものであり、三層配線
構造の半導体装置を示すものであΦ ・ １８２図で基板ＩＫは点線図示内に適宜デバイス２が形
成されフィルド酸化膜３と第１のムｌ 等の電極４が形
成され、＃餓１の電極と第２の電極７が形成される間に
は第１の層間絶縁層８，９が形成され、第２の電極７と
＃！３の電極１ｏ との間には第２の層間絶縁層８ｍ
、 ９ｍが形成されている。
第３の電極１０ 上ＩＩｃは最終の絶縁層５，６が形
成されている。
成されている。
上記構成の第１及び第２の層間絶縁層８゜８１ と９
＃ ９ａ ｋｌ ８１０麿Ｍ トＰＢＧ ＩＩが用
イＩｐ し、これら８ｉ０ｔＭとＰＥＧ ｊｌ［の積層
順序は、括弧内に示すように、ＰＩＧ Ｍ上［８１０を
績を形成してもよ＜、ｊ！１の絶縁層と第２の絶縁層の
順序も８１０會膜−ＰＥＧ ＠ ｔ ＰＥＧ Ｍｋ
Ｓ ｌｏｔ展の如く積層させてもよい。
＃ ９ａ ｋｌ ８１０麿Ｍ トＰＢＧ ＩＩが用
イＩｐ し、これら８ｉ０ｔＭとＰＥＧ ｊｌ［の積層
順序は、括弧内に示すように、ＰＩＧ Ｍ上［８１０を
績を形成してもよ＜、ｊ！１の絶縁層と第２の絶縁層の
順序も８１０會膜−ＰＥＧ ＠ ｔ ＰＥＧ Ｍｋ
Ｓ ｌｏｔ展の如く積層させてもよい。
更に上記実施例では三層配線構造の場合を説明したが、
二層配線構造や四層配縁構造以上の多層配線構造の層間
絶縁層や最終絶縁層として用い９ことが出来る。
二層配線構造や四層配縁構造以上の多層配線構造の層間
絶縁層や最終絶縁層として用い９ことが出来る。
第１及び第２の層間絶縁層と最終の絶縁層の構造を上記
実施例では二層構造としたが、これらは三層以上の多層
構造とすることも可能であも。
実施例では二層構造としたが、これらは三層以上の多層
構造とすることも可能であも。
本発明は上述の如く絶縁層を形成した０）で例えば、温
度１０Ｇ ［チ］温度１２０ （℃） 、水蒸気による
圧力が２ （ａｔｏｍ ） の環境中に不発１５＋ｌ
ａ造のＲＡＭ （ランダムアクセスメモリ）半導体装１
と値来の単層の絶縁層を形成した翼ムＭ半導体装置Ｖ配
置した場合の、本発明によるＲＡＭ半導体装瀘の寿命は
、ｇｔ来のＲ」半導体装置１ｉ１） ２倍以上であつｔ
こ。
度１０Ｇ ［チ］温度１２０ （℃） 、水蒸気による
圧力が２ （ａｔｏｍ ） の環境中に不発１５＋ｌ
ａ造のＲＡＭ （ランダムアクセスメモリ）半導体装１
と値来の単層の絶縁層を形成した翼ムＭ半導体装置Ｖ配
置した場合の、本発明によるＲＡＭ半導体装瀘の寿命は
、ｇｔ来のＲ」半導体装置１ｉ１） ２倍以上であつｔ
こ。
即ち、本発明の構造によれば８１０ｍ１ｌｌ ５ ＋
８．８ｍにより水分は充分にブーツクされて耐湿性は大
巾に向上する・ 更に、ａｔｏｍ膜だけの単層の場合舎工、パッシベーシ
ョン法として８１０＊換内にリンを拡散などで入れ金と
きリンが８１０．腺を突き抜けない様にしなければなら
ないが、本発明の場合はＰＩＧ膜がプロテクト層として
機能すると共にＢｉ（ｈＭが水分阻止の機ｌ］杷を来し
て素子劣化を防止している。
８．８ｍにより水分は充分にブーツクされて耐湿性は大
巾に向上する・ 更に、ａｔｏｍ膜だけの単層の場合舎工、パッシベーシ
ョン法として８１０＊換内にリンを拡散などで入れ金と
きリンが８１０．腺を突き抜けない様にしなければなら
ないが、本発明の場合はＰＩＧ膜がプロテクト層として
機能すると共にＢｉ（ｈＭが水分阻止の機ｌ］杷を来し
て素子劣化を防止している。
更に、圧縮応力（フンプンンシ履ン） ｉｃ ｔＬるよ
うなＣＶＤ法埠で８ｉ０．農５ｒ ８ ＋ ８ｍ を
下層膜１１（例えは、電極４とフィルド酸化膜３）上に
成長させたとき、第３図に示す如＜８１０ｓ膜ｓ ＊
（ｓ ） ＋（８ａ） ＶＣ！！圧縮応力（コンブンツ
シッン）か働いてＴ層積１１は、Ｂｉａｓ挾５に齋する
面が凸状となΦ。これに対し、Ｐ８Ｇ膜６ ｔ （９）
ｇ （９ａ） ＧＸ第４図に示す如く引張り応力（テ
ンシラン）が働（ために下層膜１１に対し、凹状に変形
する傾向を示す。
うなＣＶＤ法埠で８ｉ０．農５ｒ ８ ＋ ８ｍ を
下層膜１１（例えは、電極４とフィルド酸化膜３）上に
成長させたとき、第３図に示す如＜８１０ｓ膜ｓ ＊
（ｓ ） ＋（８ａ） ＶＣ！！圧縮応力（コンブンツ
シッン）か働いてＴ層積１１は、Ｂｉａｓ挾５に齋する
面が凸状となΦ。これに対し、Ｐ８Ｇ膜６ ｔ （９）
ｇ （９ａ） ＧＸ第４図に示す如く引張り応力（テ
ンシラン）が働（ために下層膜１１に対し、凹状に変形
する傾向を示す。
故に、ｓｔｏｔＭとＰＥＧ展とを積層″ｆると互（圧縮
力と引張リカが働き合ってそれぞれの膜の変形な相Ｍ′
ｆ金ことが可能となる。
力と引張リカが働き合ってそれぞれの膜の変形な相Ｍ′
ｆ金ことが可能となる。
こり〕ため本発明では、８１へ膜とＰＩＧ膜の厚み合ｉ
ｔな３〔声鵬〕 以上にしても全くクラックを発生しな
かった。
ｔな３〔声鵬〕 以上にしても全くクラックを発生しな
かった。
従つ″′Ｃ％耐湿性はより高めることが可舵となった。
本発明の更に他の特徴は、バターニングされた電極間の
リーク電流が従来の堆層構造に比べて大巾に小さく出来
ることである。
リーク電流が従来の堆層構造に比べて大巾に小さく出来
ることである。
この点について、第５図について説明するに縦軸・工電
極と電極（１つの平向的にパターニングされた電極間）
間のリーク電流を弐し、横軸はＰＣＴ（Ｐｒｅｓｓｏｒ
ｅ Ｃｏｏｋｅｒ Ｔ＃ａｔ ）の時間す表すもので
、本発明にかか６８１０ｍ膜ｋ Ｏ，５（４ｍ ）
厚に、更［ＰＳＧ膜を１．５〔μ謙〕厚に形成して二層
構造とした場合のリーク電流は―＠ ａ Ｋ示される如
く、１０−” ７ンベ７とほとんど変化しな−・のに比
べ％ （ｔ 米Ｉ） ＰｇＧ膜単層を２．．０ （、ｓ
＋ｍ）の厚さに電極上に成長させた場合のリーク電流値
（曲線ｂ）は時間経過と共にリーク電流は増加する傾向
を示す。
極と電極（１つの平向的にパターニングされた電極間）
間のリーク電流を弐し、横軸はＰＣＴ（Ｐｒｅｓｓｏｒ
ｅ Ｃｏｏｋｅｒ Ｔ＃ａｔ ）の時間す表すもので
、本発明にかか６８１０ｍ膜ｋ Ｏ，５（４ｍ ）
厚に、更［ＰＳＧ膜を１．５〔μ謙〕厚に形成して二層
構造とした場合のリーク電流は―＠ ａ Ｋ示される如
く、１０−” ７ンベ７とほとんど変化しな−・のに比
べ％ （ｔ 米Ｉ） ＰｇＧ膜単層を２．．０ （、ｓ
＋ｍ）の厚さに電極上に成長させた場合のリーク電流値
（曲線ｂ）は時間経過と共にリーク電流は増加する傾向
を示す。
本発明では、上述の如（半導体装置の絶縁層とし【用い
て極めて特徴のあるものである。
て極めて特徴のあるものである。
第１図は本発明の半導体装置の一実施例を示す―断面図
、第２図は不発明の半導体装鷺の他の実施Ｈ’を示す側
断面図、３１１３図及び第４図は下層膜上Ｋ Ｂｌｏｔ
及びＰＳＧ ｌｉｄを成長させた場合に生ずる圧縮
及び引張り応力を説明するための側断面図、ｊｇ５図は
単層と二Ｉｆｉ ｍ ＆の絶縁層の電極間リーク電流と
経過時間との関係を示す曲線図であう。 １・・・基板、２・・・デバイス、３・・・フィルド鍍
化譲、５１８ ｒ ８ｍ ・・・Ｓｌ０ｍ１ｉｌｌｌ、
６ 、９ 、９ｍ−＝ＰｉｌＧ膜、４ 、７ 、１０・
・・第１〜第３の電極、１１・・・下層膜特許出願人
富士通株式金社 第３図 集４図 ＰＣＴ仏理時荷 −９ 第５図
、第２図は不発明の半導体装鷺の他の実施Ｈ’を示す側
断面図、３１１３図及び第４図は下層膜上Ｋ Ｂｌｏｔ
及びＰＳＧ ｌｉｄを成長させた場合に生ずる圧縮
及び引張り応力を説明するための側断面図、ｊｇ５図は
単層と二Ｉｆｉ ｍ ＆の絶縁層の電極間リーク電流と
経過時間との関係を示す曲線図であう。 １・・・基板、２・・・デバイス、３・・・フィルド鍍
化譲、５１８ ｒ ８ｍ ・・・Ｓｌ０ｍ１ｉｌｌｌ、
６ 、９ 、９ｍ−＝ＰｉｌＧ膜、４ 、７ 、１０・
・・第１〜第３の電極、１１・・・下層膜特許出願人
富士通株式金社 第３図 集４図 ＰＣＴ仏理時荷 −９ 第５図
Claims (3)
- （１） １１面に絶縁層を有する半導体装置にお（・
て諌絶縁層として二酸化シリコン膜及び燐シリケーＦガ
ラス展を多層構造としてなることをｅｌ＆とする半導体
装置。 - （２） 絶縁層とし℃積層する二酸化シリコン論及び
燐シリケートガラス膜の厚さを１〔声鵬〕〜３〔声ｌ〕
としてなる特ｌｌ！Ｆｊｗ釆σ〕範囲第１項に記載の半
導体装置。 - （３） 絶縁層とし℃積層ｊる二酸化シリコフ編ａ）
厚さを０．５〜１．５ Ｃ１１ｍ） としてなる特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171173A JPS5873124A (ja) | 1981-10-26 | 1981-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171173A JPS5873124A (ja) | 1981-10-26 | 1981-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5873124A true JPS5873124A (ja) | 1983-05-02 |
Family
ID=15918346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171173A Pending JPS5873124A (ja) | 1981-10-26 | 1981-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5873124A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219140A (ja) * | 1985-03-26 | 1986-09-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS62264662A (ja) * | 1986-04-17 | 1987-11-17 | Mitsubishi Electric Corp | 半導体装置 |
| US5750419A (en) * | 1997-02-24 | 1998-05-12 | Motorola, Inc. | Process for forming a semiconductor device having a ferroelectric capacitor |
-
1981
- 1981-10-26 JP JP56171173A patent/JPS5873124A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61219140A (ja) * | 1985-03-26 | 1986-09-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
| JPS62264662A (ja) * | 1986-04-17 | 1987-11-17 | Mitsubishi Electric Corp | 半導体装置 |
| US5750419A (en) * | 1997-02-24 | 1998-05-12 | Motorola, Inc. | Process for forming a semiconductor device having a ferroelectric capacitor |
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