JPS61279132A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61279132A JPS61279132A JP12217385A JP12217385A JPS61279132A JP S61279132 A JPS61279132 A JP S61279132A JP 12217385 A JP12217385 A JP 12217385A JP 12217385 A JP12217385 A JP 12217385A JP S61279132 A JPS61279132 A JP S61279132A
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- Japan
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- film
- films
- stress
- internal stress
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関するものであって、多層配線構
造の半導体装置や三次元ＩＣ等の各種半導体装置に適用
して最適なものである。
造の半導体装置や三次元ＩＣ等の各種半導体装置に適用
して最適なものである。
本発明は、半導体装置において、内部応力が圧縮応力で
ある膜と内部応力が引張応力である膜とを交互に積層す
ることにより、これらの膜の内部応力を緩和することを
可能にしたものである。
ある膜と内部応力が引張応力である膜とを交互に積層す
ることにより、これらの膜の内部応力を緩和することを
可能にしたものである。
近時、半導体デバイスの高集積化、高速化に伴い、金属
配線の多層化が不可欠となってきている。
配線の多層化が不可欠となってきている。
また一方では、より高集積化、高速化が可能な三次元Ｉ
Ｃに対する期待も広がっている。
Ｃに対する期待も広がっている。
ところが、高集積化、高速化のためのデザインルールの
変更に従ってデバイスの厚さ方向のデザインルールを縮
小することは、配線遅延、電流密度の増加、耐圧の低下
等をもたらすので、配線層及び層間絶縁膜はそれほど薄
くすることができない。この結果、配線の多層化に伴い
、積層された層の合計の厚さは増大してしまうことにな
る。
変更に従ってデバイスの厚さ方向のデザインルールを縮
小することは、配線遅延、電流密度の増加、耐圧の低下
等をもたらすので、配線層及び層間絶縁膜はそれほど薄
くすることができない。この結果、配線の多層化に伴い
、積層された層の合計の厚さは増大してしまうことにな
る。
この様に厚く積層された膜中には一般に大きな内部応力
が存在しており、この内部応力が引張応力の場合には膜
自身にクラックを生じさせ、これが配線間のリークにつ
ながり、また内部応力が圧縮応力の場合にはウェハー全
体の反りにより、デバイス等にピエゾ効果による特性変
動等の種々の好ましくない効果を招く等の問題があり、
今後その応力値の大小が問題とされる。
が存在しており、この内部応力が引張応力の場合には膜
自身にクラックを生じさせ、これが配線間のリークにつ
ながり、また内部応力が圧縮応力の場合にはウェハー全
体の反りにより、デバイス等にピエゾ効果による特性変
動等の種々の好ましくない効果を招く等の問題があり、
今後その応力値の大小が問題とされる。
ところで、絶縁膜の内部応力は、膜材料、成膜法、堆積
条件等に依存するため、これらを適当に組み合わせるこ
とにより積層膜の内部応力ｚＯを実現し、かつ層間絶縁
膜としての必要条件を満たすような最適条件を見出すこ
とが考えられるが、これは現時点では困難である。
条件等に依存するため、これらを適当に組み合わせるこ
とにより積層膜の内部応力ｚＯを実現し、かつ層間絶縁
膜としての必要条件を満たすような最適条件を見出すこ
とが考えられるが、これは現時点では困難である。
なおウェハーの大口径化の傾向を考えても積層膜の内部
応力た０が望ましい。
応力た０が望ましい。
本発明は、従来技術が有する上述のような欠点を是正し
た半導体装置を提供することを目的とする。
た半導体装置を提供することを目的とする。
本発明者らは、従来技術が有する」二連のような欠点を
是正すべく鋭意研究を行った結果、次のような結論に達
した。すなわち、第２図に示すように、基板１−トに形
成した時の内部応力が圧縮応力である膜２と上記基板１
上に形成した時の内部応力が引張応力である膜３とを交
互に積層して多層構造とした場合、冬服２，３の内部応
力は互いに打ち消し合い、その結果これらの積層膜２．
３全体の内部応力がこの内部応力の打ち消し合いの程度
に応じて緩和され、この緩和された応力が基板１に作用
していることになる。従って、冬服２゜３の膜質、膜厚
等を選定することにより、積層膜の内部応力を実質的に
０とすることが可能である。
是正すべく鋭意研究を行った結果、次のような結論に達
した。すなわち、第２図に示すように、基板１−トに形
成した時の内部応力が圧縮応力である膜２と上記基板１
上に形成した時の内部応力が引張応力である膜３とを交
互に積層して多層構造とした場合、冬服２，３の内部応
力は互いに打ち消し合い、その結果これらの積層膜２．
３全体の内部応力がこの内部応力の打ち消し合いの程度
に応じて緩和され、この緩和された応力が基板１に作用
していることになる。従って、冬服２゜３の膜質、膜厚
等を選定することにより、積層膜の内部応力を実質的に
０とすることが可能である。
なお上記膜２．３の積層順序を逆にしても同様である。
上述の積層効果を実証する一例を挙げると、第３図に示
すように、ベアＳｉウェハー４上にまず減圧ＣＶＤ法に
より膜厚１μｍのＳｉＯ□膜５を形成し、次いでこのＳ
ｉＯ□膜５上に常圧ＣＶＤ法により膜厚１μｍのＳｉＯ
□膜６を形成し、ＳｉＯ２膜５を形成した直後の状態に
おける内部応力と、５ｉ０２膜６を形成した直後の状態
における内部応力とをＳｉウェハー′ ４の反りの量
から見積った所、第４図に示すようなデータが得られた
。なおＳｉウェハー４上に減圧ＣＶＤ法によりＳｊＯ□
膜５を形成した場合、このＳｉＯ□膜５の内部応力は圧
縮応力であり、その値は（１，２〜１．５ ） Ｘ １
０９ｄｙｎｅ／ｃＪであるのに対し、Ｓｉウェハー４上
に常圧ＣＶＤ法によりＳｊＯ□膜６を形成した場合、こ
のＳｉＯ□膜６の内部応力は引張応力であり、その値は
（１，１〜１．３ ） Ｘ １０９ｄｙｎｅ／ｃＪであ
ることが予備実験により予め知られている。
すように、ベアＳｉウェハー４上にまず減圧ＣＶＤ法に
より膜厚１μｍのＳｉＯ□膜５を形成し、次いでこのＳ
ｉＯ□膜５上に常圧ＣＶＤ法により膜厚１μｍのＳｉＯ
□膜６を形成し、ＳｉＯ２膜５を形成した直後の状態に
おける内部応力と、５ｉ０２膜６を形成した直後の状態
における内部応力とをＳｉウェハー′ ４の反りの量
から見積った所、第４図に示すようなデータが得られた
。なおＳｉウェハー４上に減圧ＣＶＤ法によりＳｊＯ□
膜５を形成した場合、このＳｉＯ□膜５の内部応力は圧
縮応力であり、その値は（１，２〜１．５ ） Ｘ １
０９ｄｙｎｅ／ｃＪであるのに対し、Ｓｉウェハー４上
に常圧ＣＶＤ法によりＳｊＯ□膜６を形成した場合、こ
のＳｉＯ□膜６の内部応力は引張応力であり、その値は
（１，１〜１．３ ） Ｘ １０９ｄｙｎｅ／ｃＪであ
ることが予備実験により予め知られている。
この第４図から明らかなように、Ｓｉウェハー４上に減
圧ＣＶＤ法により膜厚１μｍの５ｉＯ７膜５を形成した
状態では内部応力は（１，３〜１．４３） Ｘｌ ０９
ｄｙｎｅ／ ｃＪ （圧縮応力）であったが、このＳｉ
ｎ□膜５上に常圧ＣＶＤ法により膜厚１μｍのＳｉＯ□
膜６を形成した状態では内部応力が（０，２１〜０．２
５） Ｘｌ ０９ｄｙｎｅ／ｃ＋ｉｔ （圧縮応力）と
極めて小さくなっている。これは、ＳｉＯ□膜５の内部
応力（圧縮応力）とＳｉＯ□膜６の内部応力（引張応力
）とが互いに打ち消し合った結果である。
圧ＣＶＤ法により膜厚１μｍの５ｉＯ７膜５を形成した
状態では内部応力は（１，３〜１．４３） Ｘｌ ０９
ｄｙｎｅ／ ｃＪ （圧縮応力）であったが、このＳｉ
ｎ□膜５上に常圧ＣＶＤ法により膜厚１μｍのＳｉＯ□
膜６を形成した状態では内部応力が（０，２１〜０．２
５） Ｘｌ ０９ｄｙｎｅ／ｃ＋ｉｔ （圧縮応力）と
極めて小さくなっている。これは、ＳｉＯ□膜５の内部
応力（圧縮応力）とＳｉＯ□膜６の内部応力（引張応力
）とが互いに打ち消し合った結果である。
このように、内部応力が圧縮応力である膜と内部応力が
引張応力である膜とを交互に積層することにより、内部
応力を緩和することが可能であることがわかる。
引張応力である膜とを交互に積層することにより、内部
応力を緩和することが可能であることがわかる。
すなわち本発明に係る半導体装置は、所定の基板（例え
ばＳｉウェハー４）上に形成した時の内部応力が圧縮応
力である第１の膜（例えばプラズマＣＶＤ法により形成
された５ｉＪ４膜８．１１）と、上記所定の基板上に形
成した時の内部応力が引張応力である第２の膜（例えば
常圧ＣＶＤ法により形成された５ｉ０２膜６，１３）と
を上記所定の基板上に交互に積層し、これにより上記積
層された上記第１及び第２の膜の内部応力を緩和してい
る。
ばＳｉウェハー４）上に形成した時の内部応力が圧縮応
力である第１の膜（例えばプラズマＣＶＤ法により形成
された５ｉＪ４膜８．１１）と、上記所定の基板上に形
成した時の内部応力が引張応力である第２の膜（例えば
常圧ＣＶＤ法により形成された５ｉ０２膜６，１３）と
を上記所定の基板上に交互に積層し、これにより上記積
層された上記第１及び第２の膜の内部応力を緩和してい
る。
以下本発明に係る半導体装置を三層配線構造の半導体装
置に適用した一実施例につき説明する。
置に適用した一実施例につき説明する。
第１図に示すように、本実施例による半導体装置におい
ては、図示省略した所定の拡散層が形成されているＳｉ
ウェハー４」−にウェハーとのコンタクト用の多結晶Ｓ
ｉ膜７が形成され、この多結晶Ｓｉ膜７はプラズマＣＶ
Ｄ法により形成された５ｉＪＬ膜８により被覆されてい
る。そしてこの５ｉＪ４膜８の開口８ａを通じて第１層
のへβ配線９が形成されている。このへρ配線９はさら
に常圧ＣＶＤ法により形成された５ｉＯ７膜６により被
覆され、この５ｉＯｚ膜６の開口６ａを通じて第２層の
＾ｌ配線１０が形成されている。このＡ６配線１０はプ
ラズマＣＶＤ法により形成されたＳ：Ｊａ膜１１により
被覆されている。またこのＳｉ３Ｎ４膜１１上には第３
層のへ４配線１２が形成されている。そしてこのＡ７！
配線１２は、常圧ＣＶＤ法により形成されたパッシベー
ション用のＳｉＯ□膜１３膜上３被覆されている。
ては、図示省略した所定の拡散層が形成されているＳｉ
ウェハー４」−にウェハーとのコンタクト用の多結晶Ｓ
ｉ膜７が形成され、この多結晶Ｓｉ膜７はプラズマＣＶ
Ｄ法により形成された５ｉＪＬ膜８により被覆されてい
る。そしてこの５ｉＪ４膜８の開口８ａを通じて第１層
のへβ配線９が形成されている。このへρ配線９はさら
に常圧ＣＶＤ法により形成された５ｉＯ７膜６により被
覆され、この５ｉＯｚ膜６の開口６ａを通じて第２層の
＾ｌ配線１０が形成されている。このＡ６配線１０はプ
ラズマＣＶＤ法により形成されたＳ：Ｊａ膜１１により
被覆されている。またこのＳｉ３Ｎ４膜１１上には第３
層のへ４配線１２が形成されている。そしてこのＡ７！
配線１２は、常圧ＣＶＤ法により形成されたパッシベー
ション用のＳｉＯ□膜１３膜上３被覆されている。
上述の実施例によれば次のような利点がある。
すなわち、プラズマＣＶＤ法により形成された５ｉＪｎ
膜８，１１の内部応力は圧縮応力であるのに対して、常
圧ＣＶＤ法により形成されたＳｉＯ□膜６゜１３中の内
部応力は既述のように引張応力であるので、第１図に示
す半導体装置は内部応力が圧縮応力である膜と内部応力
が引張応力である膜とがＳｉウェハー４上に交互に積層
された構造となっている。従って、この積層膜の各膜間
で内部応力が互いに打ち消し合う結果、この積層膜全体
の内部応力が効果的に緩和されている。このため、Ｓｉ
３Ｎ４膜８，１１及び５ｉｎ２膜６，１３にクラックが
生じて配線間リークを起こすことがないのみならず、Ｓ
ｉウェハー４の反りを極めて小さくすることができるの
で、デバイス特性に殆ど悪影響を及ぼすことなく多層配
線構造の半導体装置を実現することが可能である。しか
も上述の実施例によれば、従来のように条件の最適化の
困難さによらず、単に従来用いられているＳｉ３Ｎ４膜
８，１１及びＳｉＯ□膜６．１３の組み合わせで積層膜
の内部応力を容易に減少することができる。
膜８，１１の内部応力は圧縮応力であるのに対して、常
圧ＣＶＤ法により形成されたＳｉＯ□膜６゜１３中の内
部応力は既述のように引張応力であるので、第１図に示
す半導体装置は内部応力が圧縮応力である膜と内部応力
が引張応力である膜とがＳｉウェハー４上に交互に積層
された構造となっている。従って、この積層膜の各膜間
で内部応力が互いに打ち消し合う結果、この積層膜全体
の内部応力が効果的に緩和されている。このため、Ｓｉ
３Ｎ４膜８，１１及び５ｉｎ２膜６，１３にクラックが
生じて配線間リークを起こすことがないのみならず、Ｓ
ｉウェハー４の反りを極めて小さくすることができるの
で、デバイス特性に殆ど悪影響を及ぼすことなく多層配
線構造の半導体装置を実現することが可能である。しか
も上述の実施例によれば、従来のように条件の最適化の
困難さによらず、単に従来用いられているＳｉ３Ｎ４膜
８，１１及びＳｉＯ□膜６．１３の組み合わせで積層膜
の内部応力を容易に減少することができる。
またＳｉ３Ｎ４膜８，１１及びＳｉＯ□膜６，１３の冬
服の厚さを大きくした場合においても積層膜の内部応力
を極めて小さくすることが可能であるので、冬服を必要
に応じて容易に厚膜化することが可能である。
服の厚さを大きくした場合においても積層膜の内部応力
を極めて小さくすることが可能であるので、冬服を必要
に応じて容易に厚膜化することが可能である。
さらに、積層膜の内部応力が−１−述のように減少する
ため、Ｓｉウェハー４を大口径化する場合有利である。
ため、Ｓｉウェハー４を大口径化する場合有利である。
さらにまた、誘電率が低い、パッシベーション効果が大
きい等の層間絶縁膜として良好な性質を有しながら、内
部応力やクラック発生の問題があったため従来用いるこ
とができなかった膜の使用も可能になるという利点もあ
る。
きい等の層間絶縁膜として良好な性質を有しながら、内
部応力やクラック発生の問題があったため従来用いるこ
とができなかった膜の使用も可能になるという利点もあ
る。
以上本発明の実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
例えば、必要に応じて上述の実施例におけるＳｉ３Ｎ。
膜８０代わりにＳｉＯ□膜６と同様な常圧ＣＶＤ法によ
るＳｉＯ□膜を形成し、５ｉＯｚ膜１３の代わりにＳｉ
３Ｎ。
るＳｉＯ□膜を形成し、５ｉＯｚ膜１３の代わりにＳｉ
３Ｎ。
膜１１と同様なプラズマＣＶＤ法によるＳｉ：＋ＰＬ膜
を形成することが可能である。また例えばこれらの膜の
一部の膜をＳｉＯ□膜、Ｓｉ３Ｎ４膜以外の絶縁膜で構
成してもよい。さらにこれらの膜の形成方法、膜厚等は
必要に応じて選定し得るものである。
を形成することが可能である。また例えばこれらの膜の
一部の膜をＳｉＯ□膜、Ｓｉ３Ｎ４膜以外の絶縁膜で構
成してもよい。さらにこれらの膜の形成方法、膜厚等は
必要に応じて選定し得るものである。
また上述の実施例においては本発明を三層配線構造の半
導体装置に適用した場合につき説明したが、二層または
四層以上の多層配線構造の半導体装置は勿論、三次元Ｉ
Ｃ等の多層構造の各種半導体装置にも本発明を適用する
ことが可能である。
導体装置に適用した場合につき説明したが、二層または
四層以上の多層配線構造の半導体装置は勿論、三次元Ｉ
Ｃ等の多層構造の各種半導体装置にも本発明を適用する
ことが可能である。
本発明に係る半導体装置によれば、第１及び第２の膜か
ら成る積層膜全体の内部応力を効果的に緩和することが
できるので、この内部応力に起因する半導体装置の特性
劣化を効果的に防止することができる。
ら成る積層膜全体の内部応力を効果的に緩和することが
できるので、この内部応力に起因する半導体装置の特性
劣化を効果的に防止することができる。
第１図は本発明の一実施例による三層配線構造の半導体
装置を示す断面図、第２図及び第３図は本発明の詳細な
説明するための断面図、第４図はＳｉウェハー上に減圧
ＣＶＤ法によるＳｉＯ□膜と常圧ＣＶＤ法によるＳｉＯ
□膜とを順次形成した場合の内部応力の変化を示すグラ
フである。 なお図面に用いられた符号において、 ４−−−−一〜−一−−−−−−５ｉウェハー５ 、６
、１３−−−−−−−−−−−５ ｉ ０２膜８．１
１−・−一−−−−・−８ｉ ３Ｎ 、膜９、１０．１
２−−−−−へｐ配線 である。
装置を示す断面図、第２図及び第３図は本発明の詳細な
説明するための断面図、第４図はＳｉウェハー上に減圧
ＣＶＤ法によるＳｉＯ□膜と常圧ＣＶＤ法によるＳｉＯ
□膜とを順次形成した場合の内部応力の変化を示すグラ
フである。 なお図面に用いられた符号において、 ４−−−−一〜−一−−−−−−５ｉウェハー５ 、６
、１３−−−−−−−−−−−５ ｉ ０２膜８．１
１−・−一−−−−・−８ｉ ３Ｎ 、膜９、１０．１
２−−−−−へｐ配線 である。
Claims (1)
- 【特許請求の範囲】 所定の基板上に形成した時の内部応力が圧縮応力である
第１の膜と、上記所定の基板上に形成した時の内部応力
が引張応力である第２の膜とを上記所定の基板上に交互
に積層し、 これにより上記積層された上記第１及び第２の膜の内部
応力を緩和したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12217385A JPS61279132A (ja) | 1985-06-05 | 1985-06-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12217385A JPS61279132A (ja) | 1985-06-05 | 1985-06-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61279132A true JPS61279132A (ja) | 1986-12-09 |
Family
ID=14829376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12217385A Pending JPS61279132A (ja) | 1985-06-05 | 1985-06-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61279132A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229720A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 化合物半導体装置 |
| JPS63245607A (ja) * | 1987-03-31 | 1988-10-12 | 株式会社クボタ | 水田用作業車 |
| JPH01200268A (ja) * | 1988-02-04 | 1989-08-11 | Minolta Camera Co Ltd | 電子写真用感光体 |
| US5160998A (en) * | 1987-08-18 | 1992-11-03 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JPH0689893A (ja) * | 1991-11-11 | 1994-03-29 | Nec Corp | 半導体装置 |
-
1985
- 1985-06-05 JP JP12217385A patent/JPS61279132A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229720A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 化合物半導体装置 |
| JPS63245607A (ja) * | 1987-03-31 | 1988-10-12 | 株式会社クボタ | 水田用作業車 |
| US5160998A (en) * | 1987-08-18 | 1992-11-03 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JPH01200268A (ja) * | 1988-02-04 | 1989-08-11 | Minolta Camera Co Ltd | 電子写真用感光体 |
| JPH0689893A (ja) * | 1991-11-11 | 1994-03-29 | Nec Corp | 半導体装置 |
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