JP2710786B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2710786B2 JP2710786B2 JP63136099A JP13609988A JP2710786B2 JP 2710786 B2 JP2710786 B2 JP 2710786B2 JP 63136099 A JP63136099 A JP 63136099A JP 13609988 A JP13609988 A JP 13609988A JP 2710786 B2 JP2710786 B2 JP 2710786B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、容量素子を有する半導体集積回路装置に関
し、特に、タンタル酸化物膜で誘電体膜を形成した容量
素子を有する半導体集積回路装置に適用して有効な技術
に関するものである。
し、特に、タンタル酸化物膜で誘電体膜を形成した容量
素子を有する半導体集積回路装置に適用して有効な技術
に関するものである。
バイポーラトランジスタを主体とするメモリLSIを有
する半導体集積回路装置は高集積化の傾向にある。本発
明者が開発中のバイポーラトランジスタは例えば特願昭
59−225738号（特開昭61−104655号公報）に記載される
ようにSICOS（Side Wall Base Contact Ｓtructure）構
造を採用している。このバイポーラトランジスタは、活
性領域（アクティブ領域）に形成された突出状（凸状）
島領域にベース領域を構成し、突出状島領域の側壁にお
いてベース領域にベース引出用電極を接続している。つ
まり、SICOS構造のバイポーラトランジスタは、ベース
領域とベース引出用電極との接続面積に相当する分、ベ
ース領域の占有面積を縮小し、高集積化を図ることがで
きる特徴がある。
する半導体集積回路装置は高集積化の傾向にある。本発
明者が開発中のバイポーラトランジスタは例えば特願昭
59−225738号（特開昭61−104655号公報）に記載される
ようにSICOS（Side Wall Base Contact Ｓtructure）構
造を採用している。このバイポーラトランジスタは、活
性領域（アクティブ領域）に形成された突出状（凸状）
島領域にベース領域を構成し、突出状島領域の側壁にお
いてベース領域にベース引出用電極を接続している。つ
まり、SICOS構造のバイポーラトランジスタは、ベース
領域とベース引出用電極との接続面積に相当する分、ベ
ース領域の占有面積を縮小し、高集積化を図ることがで
きる特徴がある。
前記本発明者が開発中の半導体集積回路装置に搭載さ
れたメモリLSIはショットキーバリアダイオード（SBD）
付抵抗切換型メモリセルで構成されている。このメモリ
セルはSICOS構造のバイポーラトランジスタを主体とし
て構成されている。メモリセルの電荷蓄積部（蓄積ノー
ド部）には、耐α線ソフトエラー強度を高めるために蓄
積電荷量を増加する容量素子が設けられている。
れたメモリLSIはショットキーバリアダイオード（SBD）
付抵抗切換型メモリセルで構成されている。このメモリ
セルはSICOS構造のバイポーラトランジスタを主体とし
て構成されている。メモリセルの電荷蓄積部（蓄積ノー
ド部）には、耐α線ソフトエラー強度を高めるために蓄
積電荷量を増加する容量素子が設けられている。
前記容量素子は、下側電極、誘電体膜、上側電極の夫
々を順次積層したスタックド構造で構成されている。下
側電極は多結晶珪素膜で形成されている。この下側電極
は電荷蓄積部となるバイポーラトランジスタのエミッタ
領域に接続されたエミッタ引出用電極と同一導電膜でそ
れに直接々続されている。誘電体膜はタンタル酸化物
（Ta2O5）膜で形成されている。このTa2O5膜は、酸化珪
素膜や窒化珪素膜に比べて誘電率が高いので、容量素子
の面積及びそれに伴ってメモリセルの面積を縮小するこ
とができる。上側電極は遷移金属シリサイド膜例えばモ
リブデンシリサイド（MoSi2）膜で形成されている。MoS
i2膜はTa2O5膜と反応しずらい性質を有している。この
上側電極は容量素子の形成領域からメモリセル内のその
他の領域に引き出され、この引き出された部分はアルミ
ニウム配線に接続されている。このアルミニウム配線
は、容量素子の上側電極の上層に延在し、メモリセル内
配線として使用されている。
々を順次積層したスタックド構造で構成されている。下
側電極は多結晶珪素膜で形成されている。この下側電極
は電荷蓄積部となるバイポーラトランジスタのエミッタ
領域に接続されたエミッタ引出用電極と同一導電膜でそ
れに直接々続されている。誘電体膜はタンタル酸化物
（Ta2O5）膜で形成されている。このTa2O5膜は、酸化珪
素膜や窒化珪素膜に比べて誘電率が高いので、容量素子
の面積及びそれに伴ってメモリセルの面積を縮小するこ
とができる。上側電極は遷移金属シリサイド膜例えばモ
リブデンシリサイド（MoSi2）膜で形成されている。MoS
i2膜はTa2O5膜と反応しずらい性質を有している。この
上側電極は容量素子の形成領域からメモリセル内のその
他の領域に引き出され、この引き出された部分はアルミ
ニウム配線に接続されている。このアルミニウム配線
は、容量素子の上側電極の上層に延在し、メモリセル内
配線として使用されている。
なお、Ta2O5膜で誘電体膜を形成する容量素子につい
ては、例えば特開昭59−4152号公報に記載されている。
ては、例えば特開昭59−4152号公報に記載されている。
前記開発中の半導体集積回路装置のSBD付抵抗切換型
メモリセルは、容量素子の上側電極（MoSi2膜）を引き
出した部分とアルミニウム配線との接続面積が集積度の
妨げになっている。そこで、本発明者は、上側電極の引
き出しを廃止し、容量素子の形成領域つまり実質的に容
量を形成する部分の上側電極に直接アルミニウム配線を
接続する構造を採用した。しかしながら、アルミニウム
配線形成工程或はその後に約400〜450［℃］のアニール
が施されると、アルミニウム配線と上層電極のMoSi2膜
とが激しく反応し、この反応がTa2O5膜の表面に達する
とアルミニウム原子がTa2O5の酸素を還元する現象が、
本発明者の実験結果によって明らかになった。この結
果、前記アルミニウム原子がTa2O5膜に侵入し、極部的
に誘電体膜を薄膜化させたり、最悪の場合にアルミニウ
ム原子の突き抜けで誘電体膜を破壊したりする不良が多
発した。
メモリセルは、容量素子の上側電極（MoSi2膜）を引き
出した部分とアルミニウム配線との接続面積が集積度の
妨げになっている。そこで、本発明者は、上側電極の引
き出しを廃止し、容量素子の形成領域つまり実質的に容
量を形成する部分の上側電極に直接アルミニウム配線を
接続する構造を採用した。しかしながら、アルミニウム
配線形成工程或はその後に約400〜450［℃］のアニール
が施されると、アルミニウム配線と上層電極のMoSi2膜
とが激しく反応し、この反応がTa2O5膜の表面に達する
とアルミニウム原子がTa2O5の酸素を還元する現象が、
本発明者の実験結果によって明らかになった。この結
果、前記アルミニウム原子がTa2O5膜に侵入し、極部的
に誘電体膜を薄膜化させたり、最悪の場合にアルミニウ
ム原子の突き抜けで誘電体膜を破壊したりする不良が多
発した。
本発明の目的は、タンタル酸化物膜で誘電体膜を形成
した容量素子を有する半導体集積回路装置において、前
記容量素子の耐熱性を向上することが可能な技術を提供
することにある。
した容量素子を有する半導体集積回路装置において、前
記容量素子の耐熱性を向上することが可能な技術を提供
することにある。
本発明の他の目的は、前記半導体集積回路装置におい
て、前記容量素子の耐熱性を向上すると共に、容量素子
の面積を縮小して集積度を向上することが可能な技術を
提供することにある。
て、前記容量素子の耐熱性を向上すると共に、容量素子
の面積を縮小して集積度を向上することが可能な技術を
提供することにある。
本発明の他の目的は、前記目的を達成するための製造
工程数を低減することが可能な技術を提供することにあ
る。
工程数を低減することが可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記の通りである。
概要を簡単に説明すれば、下記の通りである。
半導体上に金属珪化物を介在させてアルミニウム配線
を積層し、その他の領域でタンタル酸化物膜上に遷移金
属シリサイド膜を介在させて前記アルミニウム配線と同
一導電層のアルミニウム配線を積層する半導体集積回路
装置の製造方法において、前記金属珪化物上、前記遷移
金属シリサイド膜上の夫々に同一工程にて導電性を有す
る遷移金属窒化膜を形成する。
を積層し、その他の領域でタンタル酸化物膜上に遷移金
属シリサイド膜を介在させて前記アルミニウム配線と同
一導電層のアルミニウム配線を積層する半導体集積回路
装置の製造方法において、前記金属珪化物上、前記遷移
金属シリサイド膜上の夫々に同一工程にて導電性を有す
る遷移金属窒化膜を形成する。
上述した手段によれば、前記アルミニウム配線と遷移
金属シリサイド膜との反応を抑え、アルミニウム原子が
タンタル酸化物膜に侵入してそれを破壊することが防止
できる（耐熱性を向上できる）ので、前記容量素子の形
成領域内で電極とアルミニウム配線とが接続でき、その
接続の面積に相当する分、半導体集積回路装置の集積度
を向上することができる。
金属シリサイド膜との反応を抑え、アルミニウム原子が
タンタル酸化物膜に侵入してそれを破壊することが防止
できる（耐熱性を向上できる）ので、前記容量素子の形
成領域内で電極とアルミニウム配線とが接続でき、その
接続の面積に相当する分、半導体集積回路装置の集積度
を向上することができる。
また、前記金属珪化物上に遷移金属窒化膜を形成する
工程で前記遷移金属シリサイド膜上に遷移金属窒化膜を
形成したので、半導体集積回路装置の製造工程数を低減
することができる。
工程で前記遷移金属シリサイド膜上に遷移金属窒化膜を
形成したので、半導体集積回路装置の製造工程数を低減
することができる。
以下、本発明の構成について、SICOS構造のバイポー
ラトランジスタを主体として構成された半導体集積回路
装置に本発明を適用した一実施例とともに説明する。
ラトランジスタを主体として構成された半導体集積回路
装置に本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
本発明の一実施例である半導体集積回路装置に搭載さ
れたバイポーラメモリ（Static Random Access Memor
y）のメモリセルを第４図（等価回路図）で示す。
れたバイポーラメモリ（Static Random Access Memor
y）のメモリセルを第４図（等価回路図）で示す。
第４図に示すように、半導体集積回路装置に搭載され
たSRAMのメモリセルは相補性デジット線DL、情報保持線
HL、ワード線WLの夫々の交差部に配置されている。本発
明者が開発中のメモリセルは、ショットキーバリアダイ
オードSBD、順方向バイポーラトランジスタTr1、逆方向
バイポーラトランジスタTr2、高抵抗RH、低抵抗RL、容
量素子Caの夫々を有するフリップフロップで構成されて
いる。つまり、メモリセルはSBD付抵抗切換型メモリセ
ルで構成されている。前記容量素子Caは、情報蓄積部
（蓄積ノード部）に接続され、電荷蓄積量を増加して耐
α線ソフトエラー強度を高めるように構成されている。
たSRAMのメモリセルは相補性デジット線DL、情報保持線
HL、ワード線WLの夫々の交差部に配置されている。本発
明者が開発中のメモリセルは、ショットキーバリアダイ
オードSBD、順方向バイポーラトランジスタTr1、逆方向
バイポーラトランジスタTr2、高抵抗RH、低抵抗RL、容
量素子Caの夫々を有するフリップフロップで構成されて
いる。つまり、メモリセルはSBD付抵抗切換型メモリセ
ルで構成されている。前記容量素子Caは、情報蓄積部
（蓄積ノード部）に接続され、電荷蓄積量を増加して耐
α線ソフトエラー強度を高めるように構成されている。
このSBD付抵抗切換型メモリセルの具体的な構成を第
３図（メモリセルの平面図）及び第２図（第３図のII−
II切断線で切った断面図）で示す。
３図（メモリセルの平面図）及び第２図（第３図のII−
II切断線で切った断面図）で示す。
本発明者が開発中の半導体集積回路装置はこれに限定
されないが４層配線構造で構成されている。メモリ部、
図示しない周辺回路部及びロジック部の夫々の活性領域
（アクティブ領域）ActのバイポーラトランジスタTr間
は、主に第１層目の配線28で結線されている。活性領域
Actに形成された回路間或は異なる活性領域Actに形成さ
れた回路間は第１層目の配線28及び第２層目の配線30で
結線されている。この配線28及び配線30は分離領域（ア
イソレーション領域）Isoを延在するように構成されて
いる。第３層目の配線32、第４層目の配線34の夫々は信
号配線や電源配線を主体として構成されている。
されないが４層配線構造で構成されている。メモリ部、
図示しない周辺回路部及びロジック部の夫々の活性領域
（アクティブ領域）ActのバイポーラトランジスタTr間
は、主に第１層目の配線28で結線されている。活性領域
Actに形成された回路間或は異なる活性領域Actに形成さ
れた回路間は第１層目の配線28及び第２層目の配線30で
結線されている。この配線28及び配線30は分離領域（ア
イソレーション領域）Isoを延在するように構成されて
いる。第３層目の配線32、第４層目の配線34の夫々は信
号配線や電源配線を主体として構成されている。
第２図に示すように、半導体集積回路装置は単結晶珪
素からなるp-型半導体基板１を主体として構成されてい
る。この半導体基板１の主面上にはn-型エピタキシャル
層３が積層されている。
素からなるp-型半導体基板１を主体として構成されてい
る。この半導体基板１の主面上にはn-型エピタキシャル
層３が積層されている。
前記SBD付抵抗切換型メモリセルは活性領域Actにおい
て半導体基板１の主面に構成されている。半導体素子間
特に順方向バイポーラトランジスタTr1、逆方向バイポ
ーラトランジスタTr2、高抵抗RHの夫々の間は素子分離
領域によって電気的に分離されている。素子分離領域
は、主に半導体基板１、素子間分離絶縁膜（例えば酸化
珪素膜）５及びp+型半導体領域６で構成されている。
て半導体基板１の主面に構成されている。半導体素子間
特に順方向バイポーラトランジスタTr1、逆方向バイポ
ーラトランジスタTr2、高抵抗RHの夫々の間は素子分離
領域によって電気的に分離されている。素子分離領域
は、主に半導体基板１、素子間分離絶縁膜（例えば酸化
珪素膜）５及びp+型半導体領域６で構成されている。
前記SBD付抵抗切換型メモリセルの順方向バイポーラ
トランジスタTr1は、第２図及び第３図に示すように、
ｎ型コレクタ領域、ｐ型ベース領域及びｎ型エミッタ領
域で形成されたnpn型構造で構成されている。
トランジスタTr1は、第２図及び第３図に示すように、
ｎ型コレクタ領域、ｐ型ベース領域及びｎ型エミッタ領
域で形成されたnpn型構造で構成されている。
コレクタ領域は、第２図に示す埋込型のn+型半導体領
域２及び第３図に示すコレクタ電位引上用n+半導体領域
（Tr1,C0）で構成されている。n+型半導体領域２は半導
体基板１とエピタキシャル層３との間に設けられてい
る。コレクタ電位引上用n+型半導体領域は突出状（凸
状）島領域４のエピタキシャル層３の主面部に設けられ
ている。この突出状島領域４はメサエッチングでエピタ
キシャル層３を部分的に除去することによって形成され
ている。
域２及び第３図に示すコレクタ電位引上用n+半導体領域
（Tr1,C0）で構成されている。n+型半導体領域２は半導
体基板１とエピタキシャル層３との間に設けられてい
る。コレクタ電位引上用n+型半導体領域は突出状（凸
状）島領域４のエピタキシャル層３の主面部に設けられ
ている。この突出状島領域４はメサエッチングでエピタ
キシャル層３を部分的に除去することによって形成され
ている。
ベース領域は、第２図に示すように、グラフトベース
領域としてのp+型半導体領域９及び真性ベース領域とし
てのｐ型半導体領域16で構成されている。ｐ型半導体領
域16は突出状島領域４のエピタキシャル層３の主面部に
設けられている。p+型半導体領域９は突出状島領域４の
側壁具体的には肩部分においてエピタキシャル層３主面
部に設けられている。
領域としてのp+型半導体領域９及び真性ベース領域とし
てのｐ型半導体領域16で構成されている。ｐ型半導体領
域16は突出状島領域４のエピタキシャル層３の主面部に
設けられている。p+型半導体領域９は突出状島領域４の
側壁具体的には肩部分においてエピタキシャル層３主面
部に設けられている。
エミッタ領域は、第２図に示すｎ型半導体領域17及び
n+型半導体領域20（第３図ではTr1,E0）で構成されてい
る。ｎ型半導体領域17は前記突出状島領域４に形成され
たベース領域（ｐ型半導体領域16）の主面部に設けられ
ている。n+型半導体領域20はｎ型半導体領域17の主面部
に設けられている。
n+型半導体領域20（第３図ではTr1,E0）で構成されてい
る。ｎ型半導体領域17は前記突出状島領域４に形成され
たベース領域（ｐ型半導体領域16）の主面部に設けられ
ている。n+型半導体領域20はｎ型半導体領域17の主面部
に設けられている。
ベース領域のp+型半導体領域９には、突出状島領域４
の側壁の素子間分離絶縁膜５に形成された接続孔７を通
してベース引出用電極8Aの一端が接続されている。ベー
ス引出用電極8Aの他端は素子分離領域の素子間分離絶縁
膜５上に引き出されている。すなわち、順方向バイポー
ラトランジスタTr1はSICOS構造で構成されている。ベー
ス引出用電極8Aはｐ型不純物（Ｂ）が導入された第１層
目の多結晶珪素膜で形成されている。前記ベース領域の
p+型半導体領域９はベース引出用電極8Aに導入されたｐ
型不純物を接続孔７部分においてエピタキシャル層３の
主面部に拡散することによって形成されている。このp+
型半導体領域９はベース引出用電極8Aに対して自己整合
で形成されている。
の側壁の素子間分離絶縁膜５に形成された接続孔７を通
してベース引出用電極8Aの一端が接続されている。ベー
ス引出用電極8Aの他端は素子分離領域の素子間分離絶縁
膜５上に引き出されている。すなわち、順方向バイポー
ラトランジスタTr1はSICOS構造で構成されている。ベー
ス引出用電極8Aはｐ型不純物（Ｂ）が導入された第１層
目の多結晶珪素膜で形成されている。前記ベース領域の
p+型半導体領域９はベース引出用電極8Aに導入されたｐ
型不純物を接続孔７部分においてエピタキシャル層３の
主面部に拡散することによって形成されている。このp+
型半導体領域９はベース引出用電極8Aに対して自己整合
で形成されている。
ベース引出用電極8Aには、層間絶縁膜11、21及び25に
形成された接続孔26を通して第１層目の配線28が接続さ
れている。接続孔26で規定された領域において、ベース
引出用電極8Aの主面部には、PtやPdとSiとの化合物つま
り金属珪化物27が設けられている。金属珪化物27はショ
ットキバリアダイオードSBDのカソード領域を形成する
際に形成される。配線28はバイアメタル膜28A上にアル
ミニウム膜28Bを積層した複合膜で形成されている。バ
リアメタル膜28Aは導電性を有する遷移金属窒化膜具体
的にはTiN膜で形成されている。TiN膜は、リアクティブ
スパッタ法で堆積し、例えば800〜1200［Å］程度の膜
厚で形成する。また、バリアメタル膜28Aは、前記以外
の遷移金属窒化膜具体的にはWN,TaN、或はTi入りＷ（Ti
は酸化珪素膜との接着性を高めるため約10［％］程度添
加させる）で形成することができる。アルミニウム膜28
Bはアルミニウム合金（Al−０〜３［重量％］Cu−０〜
1.5［重量％］Si）で形成されている。アルミニウム膜2
8Bは、スパッタ法で堆積し、例えば8000〜12000［Å］
程度の膜厚で形成する。アルミニウム膜28Bはバリアメ
タル膜28Aと同一パターンで形成されている（両者は重
ね切りされている）。
形成された接続孔26を通して第１層目の配線28が接続さ
れている。接続孔26で規定された領域において、ベース
引出用電極8Aの主面部には、PtやPdとSiとの化合物つま
り金属珪化物27が設けられている。金属珪化物27はショ
ットキバリアダイオードSBDのカソード領域を形成する
際に形成される。配線28はバイアメタル膜28A上にアル
ミニウム膜28Bを積層した複合膜で形成されている。バ
リアメタル膜28Aは導電性を有する遷移金属窒化膜具体
的にはTiN膜で形成されている。TiN膜は、リアクティブ
スパッタ法で堆積し、例えば800〜1200［Å］程度の膜
厚で形成する。また、バリアメタル膜28Aは、前記以外
の遷移金属窒化膜具体的にはWN,TaN、或はTi入りＷ（Ti
は酸化珪素膜との接着性を高めるため約10［％］程度添
加させる）で形成することができる。アルミニウム膜28
Bはアルミニウム合金（Al−０〜３［重量％］Cu−０〜
1.5［重量％］Si）で形成されている。アルミニウム膜2
8Bは、スパッタ法で堆積し、例えば8000〜12000［Å］
程度の膜厚で形成する。アルミニウム膜28Bはバリアメ
タル膜28Aと同一パターンで形成されている（両者は重
ね切りされている）。
すなわち、前記ベース引出用電極8Aと配線28のアルミ
ニウム膜28Bとの間には金属珪化物27及びバリアメタル
膜28Aを介在させている。このように、ベース引出用電
極8A（半導体膜）に少なくともバリアメタル膜28Aを介
在させてアルミニウム膜28Bを設けることにより、アル
ミニウム膜28Bの耐熱性を向上し、ベース引出用電極8A
とアルミニウム膜28Bとの合金化を防止することができ
るので、両者の接触抵抗値を安定化させることができ
る。特に、Ｂが導入されたベース引出用電極8Aは、Asや
Ｐを導入した多結晶珪素膜に比べて結晶粒の成長が起こ
りにくく、粒界エネルギを多く蓄えた不安定な状態であ
り、アルミニウムと合金化し易いので、前述のようにベ
ース引出用電極8Aにバリアメタル膜28Aを介在させてア
ルミニウム膜28Bを設けることは有効である。なお、こ
の技術の詳細については本願出願人によって先に出願さ
れた特願昭61−140064号（特願昭62−298167号公報）に
記載されている。
ニウム膜28Bとの間には金属珪化物27及びバリアメタル
膜28Aを介在させている。このように、ベース引出用電
極8A（半導体膜）に少なくともバリアメタル膜28Aを介
在させてアルミニウム膜28Bを設けることにより、アル
ミニウム膜28Bの耐熱性を向上し、ベース引出用電極8A
とアルミニウム膜28Bとの合金化を防止することができ
るので、両者の接触抵抗値を安定化させることができ
る。特に、Ｂが導入されたベース引出用電極8Aは、Asや
Ｐを導入した多結晶珪素膜に比べて結晶粒の成長が起こ
りにくく、粒界エネルギを多く蓄えた不安定な状態であ
り、アルミニウムと合金化し易いので、前述のようにベ
ース引出用電極8Aにバリアメタル膜28Aを介在させてア
ルミニウム膜28Bを設けることは有効である。なお、こ
の技術の詳細については本願出願人によって先に出願さ
れた特願昭61−140064号（特願昭62−298167号公報）に
記載されている。
エミッタ領域のn+型半導体領域20には層間絶縁膜13で
形成された接続孔（エミッタ開口）18を通してエミッタ
引出用電極19が接続されている。エミッタ引出用電極19
はｎ型不純物が導入された第２層目の多結晶珪素膜で形
成されている。前記層間絶縁膜13はベース引出用電極8A
の表面に熱酸化処理を施して形成した酸化珪素膜で形成
されている。この層間絶縁膜13で開口寸法が規定される
接続孔18はベース引出用電極8Aに対して自己整合で形成
されている。n+型半導体領域20は、接続孔18で規定され
た領域内において、エミッタ引出用電極19を通してｎ型
不純物をｎ型半導体領域17の主面部に導入することによ
って形成されている。エミッタ引出用電極19にはベース
引出用電極8Aと同様に接続孔26を通して配線28が接続さ
れている。このエミッタ引出用電極19には前述と同様に
金属珪化物27を介在させて配線28が接続されている。
形成された接続孔（エミッタ開口）18を通してエミッタ
引出用電極19が接続されている。エミッタ引出用電極19
はｎ型不純物が導入された第２層目の多結晶珪素膜で形
成されている。前記層間絶縁膜13はベース引出用電極8A
の表面に熱酸化処理を施して形成した酸化珪素膜で形成
されている。この層間絶縁膜13で開口寸法が規定される
接続孔18はベース引出用電極8Aに対して自己整合で形成
されている。n+型半導体領域20は、接続孔18で規定され
た領域内において、エミッタ引出用電極19を通してｎ型
不純物をｎ型半導体領域17の主面部に導入することによ
って形成されている。エミッタ引出用電極19にはベース
引出用電極8Aと同様に接続孔26を通して配線28が接続さ
れている。このエミッタ引出用電極19には前述と同様に
金属珪化物27を介在させて配線28が接続されている。
前記コレクタ領域のコレクタ電位引上用のn+型半導体
領域には前記エミッタ領域と同様にコレクタ引出用電極
（19）を介在させて配線28が接続されている。
領域には前記エミッタ領域と同様にコレクタ引出用電極
（19）を介在させて配線28が接続されている。
前記逆方向バイポーラトランジスタTr2は第２図及び
第３図に示すようにｎ型コレクタ領域、ｐ型ベース領域
及びｎ型エミッタ領域で形成されたnpn型構造で構成さ
れている。
第３図に示すようにｎ型コレクタ領域、ｐ型ベース領域
及びｎ型エミッタ領域で形成されたnpn型構造で構成さ
れている。
エミッタ領域は第２図に示す埋込型のn+型半導体領域
２及び第３図に示すエミッタ電位引上用n+型半導体領域
（Tr2,E1、Tr2,E2）で構成されている。
２及び第３図に示すエミッタ電位引上用n+型半導体領域
（Tr2,E1、Tr2,E2）で構成されている。
ベース領域は第２図に示すようにp+型半導体領域９及
びｐ型半導体領域14で構成されている。ｐ型半導体領域
14は突出状島領域４のエピタキシャル層３の主面部に設
けられている。
びｐ型半導体領域14で構成されている。ｐ型半導体領域
14は突出状島領域４のエピタキシャル層３の主面部に設
けられている。
コレクタ領域はｎ型半導体領域15及びn+型半導体領域
20（第３図ではTr2,C1、Tr2,C2）で構成されている。ｎ
型半導体領域15は前記突出状島領域４に形成されたベー
ス領域（ｐ型半導体領域14）の主面部に設けられてい
る。n+型半導体領域20はｎ型半導体領域15の主面部に設
けられている。
20（第３図ではTr2,C1、Tr2,C2）で構成されている。ｎ
型半導体領域15は前記突出状島領域４に形成されたベー
ス領域（ｐ型半導体領域14）の主面部に設けられてい
る。n+型半導体領域20はｎ型半導体領域15の主面部に設
けられている。
前記逆方向バイポーラトランジスタTr2のベース領域
のp+型半導体領域９には前記順方向バイポーラトンジス
タTr1と同様にベース引出用電極8Aを介在させて配線28
が接続されている。つまり、逆方向バイポーラトランジ
スタTr2はSICOS構造で構成されている。エミッタ領域の
エミッタ電位引上用のn+型半導体領域にはエミッタ引出
用電極（19）を介在させて配線28が接続されている。コ
レクタ領域のn+型半導体領域20にはコレクタ引出用電極
19を介在させて配線28が接続されている。
のp+型半導体領域９には前記順方向バイポーラトンジス
タTr1と同様にベース引出用電極8Aを介在させて配線28
が接続されている。つまり、逆方向バイポーラトランジ
スタTr2はSICOS構造で構成されている。エミッタ領域の
エミッタ電位引上用のn+型半導体領域にはエミッタ引出
用電極（19）を介在させて配線28が接続されている。コ
レクタ領域のn+型半導体領域20にはコレクタ引出用電極
19を介在させて配線28が接続されている。
SBD付抵抗切換型メモリセルには、第３図に示すよう
に、２個の情報保持用の逆方向バイポーラトランジスタ
Tr2及び２個の情報読出用の逆方向バイポーラトランジ
スタTr2が配置されている。情報保持用の逆方向バイポ
ーラトランジスタTr2は共通エミッタ領域E1及びコレク
タ領域C1（及びその下部のベース領域）で構成されてい
る。情報読出用の逆方向バイポーラトランジスタTr2は
エミッタ領域E2及びコレクタ領域C2（及びその下部のベ
ース領域）で構成されている。
に、２個の情報保持用の逆方向バイポーラトランジスタ
Tr2及び２個の情報読出用の逆方向バイポーラトランジ
スタTr2が配置されている。情報保持用の逆方向バイポ
ーラトランジスタTr2は共通エミッタ領域E1及びコレク
タ領域C1（及びその下部のベース領域）で構成されてい
る。情報読出用の逆方向バイポーラトランジスタTr2は
エミッタ領域E2及びコレクタ領域C2（及びその下部のベ
ース領域）で構成されている。
前記ショットキーバリアダイオードSBDは、第２図及
び第３図に示すように、ｎ型半導体領域17（カソード領
域）とｎ型半導体領域17の主面に形成された金属珪化物
27（アノード領域）とで構成されている。ショットキー
バリアダイオードSBDのｎ型半導体領域17は順方向バイ
ポーラトランジスタTr1のエミッタ領域であるｎ型半導
体領域17と一体に構成されている。このショットキーバ
リアダイオードSBDはシールド構造で構成されている。
つまり、ショットキーバリアダイオードSBDは、ｐ型半
導体領域16及びp+型半導体領域９でｎ型半導体領域17
（カソード領域）を囲むように構成されている。シール
ド構造は耐α線ソフトエラー強度を高めることができ
る。
び第３図に示すように、ｎ型半導体領域17（カソード領
域）とｎ型半導体領域17の主面に形成された金属珪化物
27（アノード領域）とで構成されている。ショットキー
バリアダイオードSBDのｎ型半導体領域17は順方向バイ
ポーラトランジスタTr1のエミッタ領域であるｎ型半導
体領域17と一体に構成されている。このショットキーバ
リアダイオードSBDはシールド構造で構成されている。
つまり、ショットキーバリアダイオードSBDは、ｐ型半
導体領域16及びp+型半導体領域９でｎ型半導体領域17
（カソード領域）を囲むように構成されている。シール
ド構造は耐α線ソフトエラー強度を高めることができ
る。
前記ショットキーバリアダイオードSBDは低抵抗RLを
通して逆方向バイポーラトランジスタTr2のコレクタ端
子（情報蓄積部）に接続されている。低抵抗RLは順方向
バイポーラトランジスタTr1のエミッタ領域であるｎ型
半導体領域17で構成されている。
通して逆方向バイポーラトランジスタTr2のコレクタ端
子（情報蓄積部）に接続されている。低抵抗RLは順方向
バイポーラトランジスタTr1のエミッタ領域であるｎ型
半導体領域17で構成されている。
メモリセルの高抵抗RHは第２図及び第３図に示すよう
にp-型半導体領域10で構成されている。p-型半導体領域
10は突出状島領域４のエピタキシャル層３の主面部に設
けられている。
にp-型半導体領域10で構成されている。p-型半導体領域
10は突出状島領域４のエピタキシャル層３の主面部に設
けられている。
前記SBD付抵抗切換型メモリセルの情報蓄積部（情報
蓄積ノード）には、第２図、第３図及び第１図（メモリ
セルの要部拡大断面図）に示すように、容量素子Caが設
けられている。この容量素子Caは、下側電極19、誘電体
膜23、上側電極24の夫々を順次積層したスタックド構造
で構成されている。下側電極19はエミッタ引出用電極19
と同一導電層である多結晶珪素膜（ｎ型不純物が導入さ
れている）で形成されている。誘電体膜23は層間絶縁膜
21に形成された開口22を通して下側電極19の表面に接触
している。誘電体膜23は誘電率が高いタンタル酸化物
（Ta2O5）膜で形成されている。Ta2O5膜は例えば30〜50
［Å］程度の膜厚で形成する。実際には下側電極（多結
晶珪素膜）19とTa2O5膜との界面に10〜20［Å］程度の
自然酸化珪素膜が形成されるので、誘電体膜23は自然酸
化珪素膜、Ta2O5膜の夫々を順次積層した複合膜で形成
されている。上側電極24は誘電体膜23上にそれと同一パ
ターンで設けられている（重ね切りされている）。上側
電極24は、Ta2O5膜と反応しずらいＷとSiとの化合物、M
oとSiとの化合物等の遷移金属シリサイド膜で形成され
ている。多結晶珪素膜や遷移金属膜例えばMoやＷは耐酸
化性が低いので、上側電極24は前述のように耐酸化性が
高い遷移金属シリサイド膜を使用する。遷移金属シリサ
イド膜は、スパッタ法で堆積させ、2000〜3000［Å］程
度の膜厚で形成する。また、開口22の段差部分での接着
性（被着性）を高める必要がある場合は、遷移金属シリ
サイド膜としてCVD法で堆積することが可能なWSix膜を
使用する。
蓄積ノード）には、第２図、第３図及び第１図（メモリ
セルの要部拡大断面図）に示すように、容量素子Caが設
けられている。この容量素子Caは、下側電極19、誘電体
膜23、上側電極24の夫々を順次積層したスタックド構造
で構成されている。下側電極19はエミッタ引出用電極19
と同一導電層である多結晶珪素膜（ｎ型不純物が導入さ
れている）で形成されている。誘電体膜23は層間絶縁膜
21に形成された開口22を通して下側電極19の表面に接触
している。誘電体膜23は誘電率が高いタンタル酸化物
（Ta2O5）膜で形成されている。Ta2O5膜は例えば30〜50
［Å］程度の膜厚で形成する。実際には下側電極（多結
晶珪素膜）19とTa2O5膜との界面に10〜20［Å］程度の
自然酸化珪素膜が形成されるので、誘電体膜23は自然酸
化珪素膜、Ta2O5膜の夫々を順次積層した複合膜で形成
されている。上側電極24は誘電体膜23上にそれと同一パ
ターンで設けられている（重ね切りされている）。上側
電極24は、Ta2O5膜と反応しずらいＷとSiとの化合物、M
oとSiとの化合物等の遷移金属シリサイド膜で形成され
ている。多結晶珪素膜や遷移金属膜例えばMoやＷは耐酸
化性が低いので、上側電極24は前述のように耐酸化性が
高い遷移金属シリサイド膜を使用する。遷移金属シリサ
イド膜は、スパッタ法で堆積させ、2000〜3000［Å］程
度の膜厚で形成する。また、開口22の段差部分での接着
性（被着性）を高める必要がある場合は、遷移金属シリ
サイド膜としてCVD法で堆積することが可能なWSix膜を
使用する。
この容量素子Caの上側電極24には、容量素子Caの形成
領域内つまり実質的な容量を形成する下側電極19と誘電
体膜23とが接触した領域内（開口22内に相当する）にお
いて、層間絶縁膜25に形成された接続孔26を通して第１
層目の配線28が直接々続されている。配線28は前述のよ
うにバリアメタル膜（遷移金属窒化膜）28A及びアルミ
ニウム膜28Bの複合膜で形成されているので、容量素子C
aの上側電極24と配線28のアルミニウム膜28Bとの間には
バリアメタル膜28Aが介在された状態にある。
領域内つまり実質的な容量を形成する下側電極19と誘電
体膜23とが接触した領域内（開口22内に相当する）にお
いて、層間絶縁膜25に形成された接続孔26を通して第１
層目の配線28が直接々続されている。配線28は前述のよ
うにバリアメタル膜（遷移金属窒化膜）28A及びアルミ
ニウム膜28Bの複合膜で形成されているので、容量素子C
aの上側電極24と配線28のアルミニウム膜28Bとの間には
バリアメタル膜28Aが介在された状態にある。
このように、Ta2O5膜（誘電体膜23）上に遷移金属シ
リサイド膜（上側電極24）を積層した容量素子Caを有す
る半導体集積回路装置において、前記遷移金属シリサイ
ド膜上に導電性を有する遷移金属窒化膜（バリアメタル
膜28A）を介在させてアルミニウム膜28Bを設けることに
より、前記アルミニウム膜28Bと遷移金属シリサイド膜
との反応を抑え、アルミニウム原子がTa2O5膜に侵入し
てそれを破壊することが防止できる（耐熱性を向上でき
る）ので、前記容量素子Caの形成領域内で上側電極24と
配線28とが接続でき、その接続の面積に相当する分、容
量素子Caの面積を縮小し、半導体集積回路装置の集積度
を向上することができる。
リサイド膜（上側電極24）を積層した容量素子Caを有す
る半導体集積回路装置において、前記遷移金属シリサイ
ド膜上に導電性を有する遷移金属窒化膜（バリアメタル
膜28A）を介在させてアルミニウム膜28Bを設けることに
より、前記アルミニウム膜28Bと遷移金属シリサイド膜
との反応を抑え、アルミニウム原子がTa2O5膜に侵入し
てそれを破壊することが防止できる（耐熱性を向上でき
る）ので、前記容量素子Caの形成領域内で上側電極24と
配線28とが接続でき、その接続の面積に相当する分、容
量素子Caの面積を縮小し、半導体集積回路装置の集積度
を向上することができる。
また、ベース引出用電極8A（半導体膜）上に金属珪化
物27を介在させてアルミニウム膜28Aを積層し、Ta2O5膜
（誘電体膜23）上に遷移金属シリサイド膜（上側電極2
4）を介在させてアルミニウム膜28Aを積層する半導体集
積回路装置において、前記金属珪化物27上、前記遷移金
属シリサイド膜（24）上の夫々に同一製造工程で導電性
を有する遷移金属窒化膜（バリアメタル膜28A）を形成
することにより、前記金属珪化物27上に遷移金属窒化膜
（28A）を形成する工程で前記遷移金属シリサイド膜（2
4）上に遷移金属窒化膜（28A）を形成したので、半導体
集積回路装置の製造工程数を低減することができる。
物27を介在させてアルミニウム膜28Aを積層し、Ta2O5膜
（誘電体膜23）上に遷移金属シリサイド膜（上側電極2
4）を介在させてアルミニウム膜28Aを積層する半導体集
積回路装置において、前記金属珪化物27上、前記遷移金
属シリサイド膜（24）上の夫々に同一製造工程で導電性
を有する遷移金属窒化膜（バリアメタル膜28A）を形成
することにより、前記金属珪化物27上に遷移金属窒化膜
（28A）を形成する工程で前記遷移金属シリサイド膜（2
4）上に遷移金属窒化膜（28A）を形成したので、半導体
集積回路装置の製造工程数を低減することができる。
前記第１層目の配線28の上層には層間絶縁膜29を介在
させて第２層目の配線30が延在している。第２層目の配
線30の上層には層間絶縁膜31を介在させて第３層目の配
線32が延在している。第３層目の配線32の上層には層間
絶縁膜33を介在させて第４層目の配線34が延在してい
る。第２層目の配線30、第３層目の配線32、第４層目の
配線34の夫々はアルミニウム膜やアルミニウム合金膜で
形成されている。第４層目の配線34の上層にはパッシベ
ーション膜35が設けられている。
させて第２層目の配線30が延在している。第２層目の配
線30の上層には層間絶縁膜31を介在させて第３層目の配
線32が延在している。第３層目の配線32の上層には層間
絶縁膜33を介在させて第４層目の配線34が延在してい
る。第２層目の配線30、第３層目の配線32、第４層目の
配線34の夫々はアルミニウム膜やアルミニウム合金膜で
形成されている。第４層目の配線34の上層にはパッシベ
ーション膜35が設けられている。
また、第２図に示すように、分離領域Isoにおいて、
突出状島領域４間つまり素子間分離領域である素子間分
離絶縁膜５上にはダミー突出部8Bが設けられている。こ
のダミー突出部8Bはベース引出用電極8Aと同一導電層で
構成されている。ダミー突出部8Bは上層の第１層目の配
線28の下地となる層間絶縁膜25（実際には11）の表面を
平坦化するように構成されている。また、ダミー突出部
8Bは第１層目の配線28に付加される寄生容量を低減する
ように構成されている。なお、この技術の詳細について
は、本願出願人によって先に出願された特願昭63−5064
2号（特開平１−225151号公報）に記載されている。
突出状島領域４間つまり素子間分離領域である素子間分
離絶縁膜５上にはダミー突出部8Bが設けられている。こ
のダミー突出部8Bはベース引出用電極8Aと同一導電層で
構成されている。ダミー突出部8Bは上層の第１層目の配
線28の下地となる層間絶縁膜25（実際には11）の表面を
平坦化するように構成されている。また、ダミー突出部
8Bは第１層目の配線28に付加される寄生容量を低減する
ように構成されている。なお、この技術の詳細について
は、本願出願人によって先に出願された特願昭63−5064
2号（特開平１−225151号公報）に記載されている。
また、第３図に示すように、活性領域Actにおいて、
突出状島領域４間にはダミー突出部8Cが設けられてい
る。ダミー突出部8Cは、ベース引出用電極8Aと同一導電
層で構成され、ダミー突出部8Bと同様に層間絶縁膜25の
表面を平坦化するように構成されている。
突出状島領域４間にはダミー突出部8Cが設けられてい
る。ダミー突出部8Cは、ベース引出用電極8Aと同一導電
層で構成され、ダミー突出部8Bと同様に層間絶縁膜25の
表面を平坦化するように構成されている。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、前述の容量素子の下側電極を半導
体基板やエピタキシャル層に形成された半導体領域（単
結晶珪素）で形成してもよい。
体基板やエピタキシャル層に形成された半導体領域（単
結晶珪素）で形成してもよい。
また、本発明は、前述のSICOS構造のバイポーラトラ
ンジスタを有する半導体集積回路装置に限定されず、容
量素子を有する半導体集積回路装置に広く適用すること
ができる。
ンジスタを有する半導体集積回路装置に限定されず、容
量素子を有する半導体集積回路装置に広く適用すること
ができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
タンタル酸化物膜で誘電体膜を形成した容量素子を有
する半導体集積回路装置において、前記容量素子の耐熱
性を向上すると共に、容量素子の面積を縮小して集積度
を向上することができる。
する半導体集積回路装置において、前記容量素子の耐熱
性を向上すると共に、容量素子の面積を縮小して集積度
を向上することができる。
また、前記効果を奏するための製造工程数を低減する
ことができる。
ことができる。
第１図は、本発明の一実施例である半導体集積回路装置
に搭載されたバイポーラメモリのSBD付抵抗切換型メモ
リセルの要部拡大断面図、 第２図は、前記SBD付抵抗切換型メモリセルの断面図、 第３図は、前記SBD付抵抗切換型メモリセルの平面図、 第４図は、前記SBD付抵抗切換型メモリセルの等価回路
図である。 図中、8A……ベース引出用電極（半導体膜）、19……下
側電極、23……誘電体膜（Ta2O5膜）、24……上側電極
（遷移金属シリサイド膜）、27……金属珪化物、28……
配線、28A……バリアメタル膜（遷移金属窒化膜）、28B
……アルミニウム膜、Ca……容量素子である。
に搭載されたバイポーラメモリのSBD付抵抗切換型メモ
リセルの要部拡大断面図、 第２図は、前記SBD付抵抗切換型メモリセルの断面図、 第３図は、前記SBD付抵抗切換型メモリセルの平面図、 第４図は、前記SBD付抵抗切換型メモリセルの等価回路
図である。 図中、8A……ベース引出用電極（半導体膜）、19……下
側電極、23……誘電体膜（Ta2O5膜）、24……上側電極
（遷移金属シリサイド膜）、27……金属珪化物、28……
配線、28A……バリアメタル膜（遷移金属窒化膜）、28B
……アルミニウム膜、Ca……容量素子である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井口 真紀 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭61−214553（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体上に金属珪化物を介在させてアルミ
ニウム配線を積層し、その他の領域でタンタル酸化物膜
上に遷移金属シリサイド膜を介在させて前記アルミニウ
ム配線と同一導電層のアルミニウム配線を積層する半導
体集積回路装置の製造方法であって、 前記金属珪化物上、前記遷移金属シリサイド膜上の夫々
に同一製造工程で導電性を有する遷移金属窒化膜を形成
する工程を具備したことを特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136099A JP2710786B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136099A JP2710786B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01304761A JPH01304761A (ja) | 1989-12-08 |
| JP2710786B2 true JP2710786B2 (ja) | 1998-02-10 |
Family
ID=15167248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136099A Expired - Fee Related JP2710786B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710786B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172211A (en) * | 1990-01-12 | 1992-12-15 | Paradigm Technology, Inc. | High resistance polysilicon load resistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682782B2 (ja) * | 1985-03-20 | 1994-10-19 | 株式会社日立製作所 | キヤパシタ |
-
1988
- 1988-06-02 JP JP63136099A patent/JP2710786B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH01304761A (ja) | 1989-12-08 |
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