JPH05121688A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH05121688A JP3309667A JP30966791A JPH05121688A JP H05121688 A JPH05121688 A JP H05121688A JP 3309667 A JP3309667 A JP 3309667A JP 30966791 A JP30966791 A JP 30966791A JP H05121688 A JPH05121688 A JP H05121688A
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Abstract

(57)【要約】 【目的】周辺回路部におけるコンタクト孔を浅くして配
線の信頼性を高めると共に、メモリセル部における界面
準位を除去することができる様にしてメモリセルのデー
タ保持特性を向上させる。 【構成】周辺回路部１２にはＳｉＮ膜３４が存在してい
るので、層間絶縁膜としてのＳｉＯ2 系膜をＳｉＮ膜３
４上に形成しても、このＳｉＮ膜３４をストッパとする
エッチングで周辺回路部１２におけるＳｉＯ2 系膜を選
択的に除去することができて、コンタクト孔が浅い。一
方、メモリセル部１１にはＳｉＮ膜３４が存在していな
いので、水素アニールで領域４５、４６のＳｉ界面にま
で水素を導入して、これらの領域４５、４６における界
面準位を除去することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリセル部と周辺回
路部とを有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】図２は、ＤＲＡＭのチップを示してい
る。このチップには、斜線で示すメモリセル部１１とそ
れ以外の周辺回路部１２とが形成されており、周辺回路
部１２のうちの領域１３には、アドレスデコーダやセン
ス増幅器等が形成されている。
【０００３】図３は、従来の積層キャパシタ型ＤＲＡＭ
におけるメモリセル部１１と周辺回路部１２との境界領
域１４を示している。この図３に示す様に、チップのＳ
ｉ基板１５のうちで境界領域１４を含む素子分離領域に
は、フィールド酸化膜であるＳｉＯ2 膜１６が形成され
ており、メモリセル部１１では、ＭＯＳトランジスタ１
７とキャパシタ１８とでメモリセルが構成されている。
【０００４】ＭＯＳトランジスタ１７は、ポリサイド膜
２１から成るゲート電極つまりワード線と、拡散層２
２、２３から成るソース・ドレインと、ＳｉＯ2 膜２４
から成るゲート酸化膜とで構成されている。ポリサイド
膜２１等はＳｉＯ2 膜２５等から成る層間絶縁膜に覆わ
れており、拡散層２２に達するコンタクト孔２６がＳｉ
Ｏ2 膜２５に開孔されている。
【０００５】キャパシタ１８は、コンタクト孔２６を介
して拡散層２２にコンタクトしている多結晶Ｓｉ膜３１
から成る記憶ノードと、ＯＮＯ膜３２等から成るキャパ
シタ絶縁膜と、多結晶Ｓｉ膜３３から成る対向電極とで
構成されている。多結晶Ｓｉ膜３３等は、膜厚が数百Å
のＳｉＮ膜３４とＳｉＯ2 膜やＰＳＧ膜等のＳｉＯ2 系
膜３５から成る層間絶縁膜とに順次に覆われている。
【０００６】ＳｉＯ2 系膜３５等には多結晶Ｓｉ膜３３
に達するコンタクト孔３６が開孔されており、ポリサイ
ド膜３７から成る配線がコンタクト孔３６を介して多結
晶Ｓｉ膜３３にコンタクトしている。ポリサイド膜３７
等はＢＰＳＧ膜４１等から成る層間絶縁膜に覆われてお
り、ポリサイド膜３７に達するコンタクト孔４２がＢＰ
ＳＧ膜４１に開孔されている。
【０００７】また、ポリサイド膜（図示せず）から成る
ビット線が拡散層２３にコンタクトしており、一方、周
辺回路部１２では、拡散層４３に達するコンタクト孔４
４がＢＰＳＧ膜４１等に開孔されている。
【０００８】ビット線等になっているポリサイド膜は、
通常はｎ型であるので、ｎ型の拡散層としかコンタクト
することができない。このため、ビット線がコンタクト
している拡散層２３を含めて、メモリセル部１１の拡散
層は総てｎ型である。しかし、周辺回路部１２にはｐ型
の拡散層も存在しているので、Ａｌ配線（図示せず）が
必要である。
【０００９】このＡｌ配線は、メモリセル部１１では、
ビット線やワード線等の分路として用いられており、コ
ンタクト孔４２等を介してポリサイド膜３７等にコンタ
クトしている。従って、メモリセル部１１では、Ａｌ配
線は拡散層２３等にはコンタクトしていない。これに対
して、周辺回路部１２では、コンタクト孔４４等を介し
てＡｌ配線が拡散層４３等にコンタクトしている。
【００１０】しかし、Ａｌ配線は、多結晶Ｓｉ膜等から
成る配線に比べて段差被覆性が劣っている。このため、
Ａｌ配線を拡散層４３等にコンタクトさせる周辺回路部
１２では、コンタクト孔４４等を浅くするために、図３
に示す様に、必要ではないＳｉＯ2 系膜３５がエッチン
グで選択的に除去されており、その際のストッパとして
ＳｉＮ膜３４が用いられている。
【００１１】
【発明が解決しようとする課題】ところで、領域４５の
ＳｉＯ2 膜２４とＳｉ基板１５との界面における不飽和
結合のために、この領域４５に界面準位が存在している
と、ＭＯＳトランジスタ１７のゲートスイングが急峻に
はならなくて閾値電圧が高くなる。この結果、キャパシ
タ１８に対する書き込みレベルが低くなり、キャパシタ
１８の蓄積電荷量が少なくなって、メモリセルのデータ
保持特性が劣化する。
【００１２】また、領域４６のＳｉＯ2 膜１６とＳｉ基
板１５との界面における不飽和結合のために、この領域
４６に界面準位が存在していると、この界面準位が発生
・再結合中心になり、Ｓｉ基板１５と拡散層２２との間
にｐｎ接合が形成されているにも拘らず、界面準位を介
して拡散層２２からＳｉ基板１５へ電流がリークする。
従って、このことによっても、メモリセルのデータ保持
特性が劣化する。
【００１３】このため、領域４５、４６のＳｉ界面にお
ける不飽和結合を水素で終端させて、これらの領域４
５、４６における界面準位を除去するために、水素アニ
ールが行われる。
【００１４】この水素アニールは、アニール後に５００
℃程度以上の熱処理が加えられると、Ｓｉと水素との結
合が再び切断されるので、効果が少なくなる。従って、
５００℃程度以上の熱処理が終了しており、しかも図３
に示す様にＡｌ配線用のコンタクト孔４２、４４が開孔
された状態で、つまりＡｌ配線の形成直前に、水素アニ
ールを行うのが好ましい。なお、Ａｌ配線を形成した後
のシンタは、４００〜４５０℃程度の温度で行われるの
で、問題はない。
【００１５】ところが、図３からも明らかな様に、Ａｌ
配線の形成直前では既にＳｉＮ膜３４が全面に形成され
ている。そして、このＳｉＮ膜３４は、非常に緻密であ
るので、水素をも透過させない。このため、水素アニー
ルを行っても、領域４５、４６のＳｉ界面にまで水素を
導入することができない。
【００１６】以前のＤＲＡＭでは、Ｓｉ基板の拡散層に
Ａｌ配線をコンタクトさせるための多数のコンタクト孔
が存在し、このコンタクト孔がＳｉＮ膜を貫通していた
ので、開放状態のコンタクト孔を介して水素を拡散させ
ることができた。
【００１７】しかし、近時のＤＲＡＭでは、高集積化構
造のために既述の様にメモリセル部１１ではＡｌ配線が
拡散層２３等にはコンタクトしていないので、このＡｌ
配線用のコンタクト孔４２等がＳｉＮ膜３４を貫通して
いない。このため、水素アニールを行っても界面準位を
除去することができず、図３に示した一従来例ではメモ
リセルのデータ保持特性が劣っている。
【００１８】
【課題を解決するための手段】本発明による半導体メモ
リ装置は、メモリセル部１１と周辺回路部１２とのうち
の前記メモリセル部１１のみを覆っている半導体酸化物
系膜３５と、前記メモリセル部１１と前記周辺回路部１
２とのうちの前記周辺回路部１２のみを覆っている半導
体窒化膜３４とを有している。
【００１９】
【作用】本発明による半導体メモリ装置では、周辺回路
部１２には半導体窒化膜３４が存在しているので、層間
絶縁膜としての半導体酸化物系膜３５を半導体窒化膜３
４上に形成しても、この半導体窒化膜３４をストッパと
するエッチングで周辺回路部１２における半導体酸化物
系膜３５を選択的に除去することができる。
【００２０】そして、この様に周辺回路部１２には半導
体酸化物系膜３５が存在していないので、周辺回路部１
２におけるコンタクト孔４４が浅い。一方、メモリセル
部１１には半導体窒化膜３４が存在していないので、メ
モリセル部１１における界面準位を水素アニールで除去
することができる。
【００２１】
【実施例】以下、積層キャパシタ型ＤＲＡＭに適用した
本発明の一実施例を、図１を参照しながら説明する。
【００２２】本実施例は、キャパシタ１８の対向電極で
ある多結晶Ｓｉ膜３３等を薄いＳｉＯ2 膜４７が覆って
おり、ＳｉＮ膜３４がＳｉＯ2 膜４７上で周辺回路部１
２のみを覆っていることを除いて、図３に示した一従来
例と実質的に同様の構成を有している。
【００２３】この様な本実施例を製造するためには、多
結晶Ｓｉ膜３３で対向電極を形成した後、ＳｉＯ2 膜４
７とＳｉＮ膜３４とを順次に全面に形成する。そして、
周辺回路部１２のみを覆う様にレジストマスク４８をパ
ターニングし、このレジストマスク４８をマスクにする
と共にＳｉＯ2 膜４７をストッパにしてＳｉＮ膜３４を
エッチングする。その後は、図３に示した一従来例を製
造するための工程と同様の工程を実行する。
【００２４】この様な本実施例では、周辺回路部１２に
はＳｉＮ膜３４が存在しているので、ＳｉＯ2 系膜３５
をＳｉＮ膜３４上に形成しても、このＳｉＮ膜３４をス
トッパとするエッチングで周辺回路部１２におけるＳｉ
Ｏ2 系膜３５を選択的に除去することができる。一方、
メモリセル部１１にはＳｉＮ膜３４が存在していないの
で、水素アニールで領域４５、４６のＳｉ界面にまで水
素を導入して、これらの領域４５、４６における界面準
位を除去することができる。
【００２５】なお、以上の実施例は本発明を積層キャパ
シタ型ＤＲＡＭに適用したものであるが、本発明は積層
キャパシタ型ＤＲＡＭ以外の半導体メモリ装置にも適用
することができる。
【００２６】
【発明の効果】本発明による半導体メモリ装置では、周
辺回路部におけるコンタクト孔が浅いので、配線の信頼
性が高い。しかも、メモリセル部における界面準位を水
素アニールで除去することができるので、メモリセルの
データ保持特性が優れている。
【図面の簡単な説明】
【図１】本発明の一実施例を示す側断面図である。
【図２】ＤＲＡＭのチップの平面図である。
【図３】本発明の一従来例を示す側断面図である。
【符号の説明】
１１ メモリセル部 １２ 周辺回路部 ３４ ＳｉＮ膜 ３５ ＳｉＯ2 系膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】メモリセル部と周辺回路部とのうちの前記
    メモリセル部のみを覆っている半導体酸化物系膜と、 前記メモリセル部と前記周辺回路部とのうちの前記周辺
    回路部のみを覆っている半導体窒化膜とを有する半導体
    メモリ装置。
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