KR920010201B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR920010201B1
KR920010201B1 KR1019890002719A KR890002719A KR920010201B1 KR 920010201 B1 KR920010201 B1 KR 920010201B1 KR 1019890002719 A KR1019890002719 A KR 1019890002719A KR 890002719 A KR890002719 A KR 890002719A KR 920010201 B1 KR920010201 B1 KR 920010201B1
Authority
KR
South Korea
Prior art keywords
insulating film
film
oxide
metal oxide
metal
Prior art date
Application number
KR1019890002719A
Other languages
English (en)
Other versions
KR890015416A (ko
Inventor
교이찌 스구로
게이따로오 이마이
미쯔도시 고야마
기꾸오 야마베
Original Assignee
가부시끼가이샤 도시바
아오이 죠이찌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP63049733A external-priority patent/JPH01225148A/ja
Priority claimed from JP63322064A external-priority patent/JPH02168664A/ja
Application filed by 가부시끼가이샤 도시바, 아오이 죠이찌 filed Critical 가부시끼가이샤 도시바
Publication of KR890015416A publication Critical patent/KR890015416A/ko
Application granted granted Critical
Publication of KR920010201B1 publication Critical patent/KR920010201B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 종래의 무첨가 금속산화물의 누설 전류와 전계 강도의 특성을 나타낸 선도.
제2도는 본 발명을 실시한 유전체 절연막의 구성을 나타낸 단면도.
제3도, 제4도는 모두 본 발명에 따른 유전체 절연막에의 누설 전류와 전계 강도의 특성을 나타낸 선도.
제5a-5e도는 제2도에 나타낸 본 발명의 실시예를 적용한 DRAM셀을 제조하는 공정 단면도.
제6도는 제5도에 나타낸 DRAM셀에 있어서 누설 전류와 전계 강도의 특성을 종래예와 비교해서 나타낸 선도.
제7a-7d도는 제2도에 나타낸 본 발명의 실시예를 적용한 기타의 DRAM셀을 제조하는 공정단면도.
제8도는 제7도에 나타낸 DRAM셀에 있어서 누설 전류와 전계 강도의 특성을 종래예와 비교해서 나타낸 선도.
제9도는 제7도에 나타낸 DRAM셀에 있어서 캐패시터 구조를 모식 적으로 표시한 도면.
제10도는 제7도에 나타낸 DRAM셀에 있어서 WO2막의 두께와 캐패시턴스의 관계를 표시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 도전물질 2 : 모체 금속산화물
3 : 이종금속 5 : 실리콘 기판
7 : 열산화막 9 : 얇은 열산화막
11 : 제1n+형 폴리 Si막 13 : n-형층
15 : 두꺼운 CVD산화막 17 : 개구부
19 : 제2n+형 폴리 Si막 21 : 절연막
23 : 제3n+형 폴리 Si막 30 : 실리콘
31 : 열산화막 33 : 얇은 열산화막
35 : 제1n+형 폴리 Si막 37 : n-형층
39 : CVD산화막 41 : 개구부
43 : 제2n+형 폴리 Si막 45 : 텅스텐 막
47 : 얇은 텅스텐 산화막 49 : 유전체 절연막
본 발명은 유전율이 높은 천이 금속산화물을 사용한 절연막을 지닌 반도체 장치 및 그 제조방법에 관한 것으로, 특히 누설 전류를 대폭 감소할 수 있는 캐패시터 절연막에 관한 것이다.
종래부터 반도체 장치의 하나로 캐패시터와 트랜지스터로 구성된 정보를 기억하는 장치인 DRAM(dynamic ranamic access read write memory)이 있다.
이 장치에는 보통 캐패시터 전극과 반도체 기판과의 사이에 형성되는 캐패시터 절 연막으로서 SiO2막이 사용되고 있다.
그러나 급속한 소자의 집적화에 따라 SiO2막은 얇아지며, 1Mbit DRAM에 있어서는 100Å이하이다. 게다가 4Mbit DRAM에 있어서는 종전의 평면 캐패시터를 대신하여 실제적인 면적을 늘리기 위하여 실리콘 표면에 홈을 파는 트랜치 캐패시터나 쌓아 올리는 스택 캐패시터를 사용하는 움직임이 있다.
그러나 LSI가 일층 고집적화 됨에 따라 캐패시터는 그 면적이 축소화 되는 한편, 필수적인 용량은 거의 변하지 않으므로 유전체인 SiO2막을 얇아지게 하는 방법만으로서는 이에 대응하기 곤란해졌다.
그러므로 유전체로서의 SiO2막 만을 사용하는 대신, SiO2막에 SiO2막보다 유전율이 높은 질화 실리콘 막(Si3N4막)을 이용한 SiO2막/Si3N4막의 적층구조나 SiO2막/Si3N4막/SiO2막의 적층구조를 가진것이 나타나기 시작했고, 게다가 16메가 DRAM와 같은 초고밀도로 집적된 VLSI에서는 보다 일층 고유전율을 가지는 유전체의 개발이 필요 불가결하다.
그리고 이런 고유전율을 가진 유전체로서 금속산화물인 산화 탄타륨(Ta2O5)이 가장 많이 연구 개발되어 있다. 그 이유는 Ta2O5의 비유전율이 25-30이고 SiO2의 6-8배 또는 Si3N4의 3-4배이며, 따라서 그 배율로 막의 두께가 두꺼워도 동일한 캐패시터 용량을 얻을 수 있다. 그러나 Ta2O4는 Si3N4막등과 비교하면 누설 전류가 몇백-몇만배 크기 때문에 절연 내압이 약화되는 문제가 생겨 메모리 소자로서의 특성이 떨어진다.
이것은 본질적인 문제로서, 일반적으로 Ta2O5를 비롯해서 고유전율을 가진 천이 금속산화막은 SiO2에 비하여 밴드갭이 작은 것이 누설 전류 증가의 원인이라고할 수 있다. 한편. 그외의 큰 문제로서 Ta2O5인 경우 형성된 막의 조성이 화학 양론적인 값과 달라져서 산소가 손실되는 문제, 즉 정규 조성과 달라지는 예를 들수 있다.
즉 산소 손실로 인한 미시적인 구조 결함 때문에 누설 전류가 증가된다는 것이다.
그래서 Ta2O5에 대한 누설 전류 저하 대책으로서, 산소 O2를 과잉 공급하여 산소 손실 밀도를 감소시키거나, 스퍼터링법에 의하여 막을 형성할때 질소 N2를 첨가하는 방법이 시도되고 있으며, 그 결과 특성이 약간 개선되었으나 대폭적인 개선 효과는 나타나지 않았다. 유전체의 누설 전류가 크면 유전율이 높아도 캐패시터에 축적된 전하가 유지 되지 않으므로 메모리셀등 구성용 캐패시터로서 충분한 기능을 발휘할 수 없다. 그리고 종래의 누설 전류 저하 대책으로는 대폭적인 개선 효과는 나타나지 않았다. 이로써 높은 유전율을 가진 유전체인 금속산화물에 대하여 누설 전류를 저하시키기 위한 본질적인 대책이 요망되고 있다.
전술한 정규 조성보다 Ta성분이 많아지는 것을 방지하기 위해서 막을 형성할때 산소를 과잉 공급하는 방법이 있다.
예를들면 스퍼터링에 있어서 타겟을 산소 과잉인 산소/아르곤 가스 분위기중에 서스퍼터링으로써 형성된 Ta2O5막의 누설 전류를 어느 정도 감소시킬 수는 있다.
250A의 Ta2O5를 산소 과잉의 조건으로 비저항이 5Ωm이고 P형(100) Si위에 스퍼터링하여 600℃ 질소중에서 60분간 어닐링을 하는 경우, 0.1mm2의 캐패시터에 10-11A 흐를때(10-8/cm2)의 전계 강도는 2.1-2.2MV/cm이고 파괴전계는 5.5-6.2MV/cm이다. 위쪽 전극은 순수 Al이다. 이 특성의 한예를 제1도의 a에 나타낸다. 비유전율은 9.0이다.
4MDRAM-16MDRAM에 있어서 요구되는 누설 전류의 레벨은 ∼10-6A/cm2이다. 전술한 특성을 SiO2로 환산하여 막의 두께 및 전계 강도를 계산하면 각각 108Å, 4.8-5.1MV/cm이며, 누설 전류에 있어서는 SiO2에 비해 분명히 떨어진다. SiO2의 전계 강도는 6-7MV/cm이다. 또한 비유전율을 더 증가시키기 위해서 900℃ 어닐링이 효과적이지만, 900℃ 어닐링에 의해서 누설 전류는 더 커진다.
제1도의 b에 600℃ 산소중에서 60분간의 어닐링을 한후 900℃ 아르곤중에서 60분간의 어닐링을 한경우의 누설 전류의 I-V 특성을 기술한다. 10-8A/cm2시의 전계 강도는 0.7MV/cm이다. 비유전율은 15이다. 따라서 SiO2로 환산한 막의 두께 및 전계 강도는 65Å, 2.7MV/cm이며, 누설 전제는 더욱더 저하한다. 또는 일층의 고집적화를 실현하기 위해서는 트랜치 캐패시터 혹은 스택 캐패시터와 높은 유전율을 가지는 천이 금속산화막을 짜맞춰 사용할 필요성이 있다.
이를 위해서 단자 피복성이 우수한 절연막의 형성 방법인 화학 기상성장법이 필수적이다. 그러나 화학 기상성장법(CVD)에 의해서 형성된 탄타륨 산화막은, 본래의 화학 양론비의 2 : 5보다 크게 산소가 결손됨으로써 보다 심하게 누설 전류가 증가하다. 또 기타의 문제로서 전술한 바와같은 높은 유전율을 가지는 Ta2O5막을 실리콘 표면상에 형성할 경우, 고유전체만과 실리콘 표면과의 사이에 유전율이 낮은 실리콘의 자연 산화막(SiO2막)이 발생하기 쉽다.
즉, 이런 계면에 있어서의 SiO2막은, 고유전체 절연막이 형성되기 전부터 실리콘 표면에 존재한 자연산화막 이외에 고유전체 절연막이 형성된 후 막 속에 있는 산소 또는 외부 산소의 확산에 의해 계면에 형성되는 것이다.
이 결과 캐패시터 절연막의 유전율이 저하되어 캐패시터 용량을 충분히 얻을 수 없다는 문제가 생긴다.
이러한 유전율이 낮은 SiO2막은 캐패시터 용량을 저하시킨다.
그러나 캐패시터 용량의 저하를 보출하기 위하여 유전율이 더 높은 물질을 캐패시터 절연막에 사용하면 막의 누설 전류가 증가하여 소자 특성이 나빠진다. 이는 일반적으로 고유전율을 가진 물질 일수록 밴드갭의 수치가 작기 때문이다.
따라서 절연막-전극 제면에 형성되는 저 유전율층을 보충하기 위하여 유전율이 더 높은 절연막을 사용하는 것은, 캐패시터의 누설 전류를 증가시켜 소자 특성이 아주 나빠지는 결과가 된다.
본 발명은 전술한 종래의 문제점을 감안하여 이루어진 것이며, 그 목적은 DRAM등에 있어서 소자 특성을 향상시킬수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 기타 목적은, 고유전율을 가진 금속산화물을 사용한 고유전체 절연막에 있어서 누설 전류를 대폭 감소 시킬 수 있고, VLSI칩등을 구성하는데 적절한 캐패시터 및 그 제조방법을 제공하는 것이다. 본 발명의 기타 목적은, 고유전체 절연막에 있어서 Ta와 Zr의 산화물을 같이 함유함으로써 절연 특성을 향상시키는 반도체 장치 및 그 제조방법을 제공하는 것이다. 본 발명의 기타 목적은, 절연막-전극 제면에만 유선율이 더 높은 절연막을 형성함으로써 누설 전류가 적고 유전율이 높은 MIS 혹은 MIM 캐패시터 및 그 제조방법을 제공하는 것이다.
본 발명의 특징은, 이온 상태에 정(+)의 전하수가 금속산화물의 금속보다 작은 금속원소를 얇은 금속산화막 중에 첨가한 유전체 절연막 및 그 제조방법이며, 특히 그 첨가되는 금속원소의 이온상태에 있어서의 정(+)의 전하수가 모체를 구성하는 금속보다 1적고, 첨가되는 금속원소의 이온가수가 미리 결정된 1종류인 것이다. 모체 금속산화물에 전술한 다른 종류의 금속원소를 첨가하는 것은, 산소 결손으로 인한 미시적인 구멍에 의해서 생긴 도우너에 대하여 이온가수가 적은 금속은 억셉터가 되어 반도체와 같은 보충 효과가 있다.
따라서 어떤 농도의 다른 종류 금속원소를 첨가하면 모체 금속산화물의 전기 전도율이 최소가 될수 있다.
유전체 절연막으로서 사용되는 그 유전율 금속산화막중에 그 구성금속보다 이온화 상태에 있어서 전하수가 1적은 다른 금속을 첨가함으로써, 모체 금속산화막중 산소 결손으로 인한 미시적인 구멍에 의해서 생긴 도우너를 다른 종류의 금속 억셉터로 보충하여 금속산화막의 전기 전도율을 낮출수 있다. 전기 전도율을 낮추면 누설 전류도 감소된다. 따라서 소면적, 대용량이고 저누설 전류 특성을 가지며 VLSI칩 등 반도체 제품에 사용되는데 아주 적절한 유전막이 된다.
본 발명의 기타 특징은 화학 기상법(CVD법)으로 고유전체 절연막을 형성할때 탄타륨과 지르코늄의 산화물을 함께 포함함으로써, 절연막중의 산소 결손으로 인한 미시적인 구조 결함이 생기지 않도록 한 것이다.
전술한 특징에 따르면, 누설 전류가 적고 절연 내압이 우수한 고유전체 절연막을 형성할 수 있다.
전술한 바와같이 Ta2O5의 종래예인 경우 형성된 막의 조성이 화학량론적인 값과 달라져 산소 결손이 생기므로, 미시적인 구조 결함이 발생하기 쉬워져 누설 전류가 증가된다.
이러한 누설 전류 증가의 원인은 산소 결손에 의한 구조 결함으로 전도 전자가 발생되어 전류가 흐르게 되기 때문이라고 생각되고 있다.
또한 특히 CVD법으로 형성하는 경우 탄타륨 단독으로 하면 조성이 화학 양론적인 값과 달라져서 산소 결손이 생기기 쉽다.
따라서 누설 전류 증가를 초래하는 구조 결함이 생기기 쉽고 프로세스 상의 안정성이 없어지기 쉬워 소자 특성이 나빠진다. 따라서 산소 결손이 구조 결함에 이르지 않는 것이 필요하다. 탄타륨은 화학 양론적으로 5가이며, 이 금속산화물에 첨가하는 다른 종류의 금속원소, 예를들면 지르코늄은 특히 4가 밖에 없다.
따라서 산소 결손으로 인한 구조 결함을, 가수가 적은 Zr이 보충하여 전도 전자가 발생하는 것을 억제한다. 이렇게 가수가 다른 2종의 원소가 포함되기 때문에 전술한 관점에 있어서 안정성을 기대할 수 있다.
즉 지르코늄이 4가 이외의 가수를 가지지 않기 때문에 산화 탄타륨에 지르코늄을 첨가해서 일단 형성된 막을 화학적으로 조성 변화하기 어려운 상당히 안정된 막이 되는 것이다.
이로써 금속산화막에 첨가되는 다른 종류의 금속원소는 1종의 가수만 가지고 있는 것이 요구된다. 게다가 지르코늄의 산화물 ZrO2의 유전율은 약23이고, Ta2O5의 27에 비교해서 약간 적으나, 그 자체 고유전을 가지기 때문에 혼합산화막에 있어서도 고유전율을 기대할 수 있다.
[표 1]
Figure kpo00001
이 표는 (1) 산화물중 금속 가수(복수인 경우 큰 가수)보다 1적은 가수를 가지고, (2) 1종류의 가수를 가진다는 조건을 만족하는 다른 종류 금속원소를 각각의 기반이 되는 금속산화물과 함께 나타낸다.
이로써 CVD법으로 해도 누설 전류가 적고 고유전율을 가지는 절연막이 단차 피복성이 좋게 형성되므로 평면 구조뿐 아니라 트랜치 캐패시터, 스택 캐패시터와 같은 입체 구조를 가진 경우에도 우수한 소자 특성을 얻을 수 있다.
본 발명의 특징은 캐패시터 절연막에 있어서 SiO2보다 유전율이 높은 천이 금속산화물에 의한 제1절연막과, 제1절연막과 윗쪽 전극과의 사이 및 제1절연막과 아랫쪽 전극과의 사이중 하나에 제1절연막 보다 유전율이 높은 제2절연막을 배치한 것이다.
전술한 특징에 따르면, 고유전율을 가지고 누설 전류가 적으며 절연 내압이 우수한 MIS 또는 MIM 캐패시터를 제공할 수 있다.
실리콘 표면상에 천이 금속산화물로 고유전체 절연막을 형성한 경우, 절연막-실리콘 제면에 유전율이 낮은 SiO2막이 형성되므로 캐패시터 용량이 저하한다. 그래서 절연막-전극 계면에만 유전율이 높은 절연막을 형성하고, 기타 부분에는 비교적 유전율이 낮은 절연막으로 구성 시킴으로써 캐패시터 용량이 크고 누설 전류가 적은 캐패시터를 형성할 수 있다.
또는 기판이 실리큰이 아니고 금속이라도 같은 효과를 기대할 수 있다.
즉 캐패시터 용량이 저하되지 않고 누설 전류가 감소될수 있다. 따라서, 이 특징에 따르면 우수한 전기적 특성을 지닌 캐패시터 절연막을 가진 MIS 또는 MIM 캐패시터를 형성할 수 있다. 아래의 도면을 참조한 다음, 관련된 구체예를 보면 본 발명의 목적, 특징 및 장점이 더욱 명백해진다.
먼저 본 발명에 따른 유전체 절연막 및 그 제조방법의 실시예에 관해서 도면을 참조하면 본 발명에 따른 유전체 절연막은, 제2도에 도시한 바와같이 도전물질(1)상에 있어서 모체 금속산화물(2)을 구성한 금속의 전하수보다 1적고, 적어도 1종류의 이종금속(3)을 혼입하여 구성된 것이다.
그리고 전술한 혼입된 이종금속은 일정한 이온가수를 가지고 있는 것으로 한다.
다음에 본 발명의 실시예에 따른 유전체막 제조방법 예에 관해 제2도를 참조하여 설명한다.
[실시예 1 및 실시예 2]
6-nine 순도의 Ta중에 Zr을 1at% 혼입한 타겟을 DC마그네트론 스퍼터링 장치내에 설치하여, 탄소-수소계 오염이 없는 펌프를 사용해서 1×10-5Pa이하로 감압한후, 산소와 불활성 가스 예를들어 0.5Pa의 산소-아르곤(50 : 1) 분위기 중에서 비저항이 5Ωcm의 P형(100) Si반도체 기판(1)상에 스퍼터링 한다.
[제2도 참조]
막의 두께는 220Å이다. 스퍼터링의 초기에 Si기판에 약20-30Å의 SiO2가 형성된다. 이후 Ta2O5의 유전율은 SiO2을 포함한 전체적인 유전율로 한다.
제2도에는 Ta2O5막(2)중에 혼입되어 있는 Ti3가 표시되어 있다. 여기서 혼입되는 Ti3의 첨가량은 Ta2O5의 5원자 %미만이다 그후 600℃중에 1시간, 900℃ N2중에 1시간 동안 열처리 한다.
제3도에 Al을 게이트 전극으로 하여 Al에 부(-)전위를 줄때 이 절연막의 누설 전류-전계 강도 특성을 나타낸다.
a,b는 각각 600℃ N2중에서 60분간 혹은 600℃ N2중에서 60분간 어닐링한 후 900℃ N2중에서 60분간 어닐링한 경우이고, 유전율이 9 및 15이다. 양자는 종래예 제1도 a,b와 비교하면 확실하게 누설 전류가 감소하고, 특히 저전계 측에는 1/1000이하로 저하된다. SiO2의 유전율을 고려하여 이들을 SiO2막의 두께로 환산한 전계강도는 a의 경우 10.2MV/cm b의 경우 9.6MV/cm로 높고 SiO2환산막 두께는 각각 95Å, 60Å이 된다.
또한 Ta2O5중에 Zr을 포함한 유전체 절연막은 펜타에톡시탄타륨 및 테트라에톡시 지르코늄의 열분해에 의한 화학 기상성장(CVD)법으로도 형성될 수 있으며, 이 경우 트랜치 캐패시터 혹은 스택 캐패시터와 고유전율 절연막을 혼합하여 사용 할수도 있어서 일층의 고집적화가 실현된다.
[실시예 3 및 실시예 4]
Hf를 1at% 흔입한 Ta2O5220Å의 경우의 누설 전류-전계 강도 특성을 제4도에 나타낸다. a,b는 각각 600℃ N2중에서 60분간 혹은 600℃ N2중에서 60분간 어닐링 한후 900℃ N2중에서 60분간 어닐링 한 경우이고, 유전율이 9 및 15이다. Ti와 거의 같은 특성이 얻어지는 것을 알수 있다. 또한 Ta2O5중에 Zr를 포함한 유전체 절연막은 펜타에톡시탄타륨 및 텐트라에톡시 지르코늄의 열분해에 의한 화학 기상성장(CVD)법으로도 형성될 수 있으며, 이 경우 트랜치 캐패시터 혹은 스택 캐패시터와 고유전율 절연막을 혼합하여 사용할 수도 있어서 일층의 고집적화가 실현된다.
[실시예 3 및 실시예 4]
Hf를 1at% 혼입한 Ta2O5220Å의 경우의 누설 전류-전계 강도 특성을 제4도에 나타낸다. Hf의 경우도 Zr와 같은 특성이 얻어지는 것을 알수 있다.
[실시예 5]
실시예 1 및 실시예 2와 같이 6-nine 순도의 Nb중에 Zr를 1at% 혼입한 타겟을 DC마그네트론 스퍼터링 장치내에 설치하여 1×10-5Pa이하로 감압한후 0.5Pa의 산소와 아르곤 가스 분위기(50 : 1)중에서 P형(100)Si 반도체 기판상에 Zr를 포함한 Nb2O5막을 스퍼터링 한다. 막의 두께는 220Å이다.
스퍼터링의 초기에 Si기판상에 20-30Å SiO2가 형성된다. Nb2O5중에 혼입하는 Zr의 양은 0.8at%이고 900℃ N2중에서 1시간 동안 열처리해서 윗쪽에 Al전극을 형성하고 Al측에 5MV/cm의 부(-)전계를 줄때의 누설 전류는 0.1mm2캐패시터로 8×10-9A이며, Zr를 혼입하지 않는 경우와 비교하면 1/100-1/200이다. 비유전율은 23이었다.
Ti을 1at% 혼입한 Nb타겟을 사용한 Ti이 0.9at% 들어간 Nb2O5의 경우 5×10-8A이며, Zr를 혼입한 경우가 1/7 보다 낮은 수치이다. Hf를 1at% 혼입한 Nb타겟을 사용한 Hf가 0.8at% 들어간 Nb2O5의 경우 10V로 6-7×10-9A이며, Zr을 첨가한 경우와 거의 같다.
Hf를 포함한 Nb2O5비유전율도 22-23이며 Zr을 포함한 Nb2O5와 같다.
[실시예 6]
다음에 ZrO2를 모체로 한 경우를 설명한다. 5-nine 순도의 Zr중에 1at%의 Y를 혼입한 타겟을 DC마그네트론 스퍼터 장치내에 설치하여 1×16-5Pa이하로 감압한후 0.5Pa가 되도록 산소와 아르곤 가스 분위기(50 : 1)중에서 P형(100)Si상에 스괴터링 한다 막의 두께는 220Å이다.
Zr2O5중에 혼입하는 Y의 양은 0.8at%이고, 600℃ N2중에서 1시간 동안 열처리하여 윗쪽 A전극을 형성해서 5MV/cm의 부(-)전계를 줄때의 누설 전류는 캐패시터로 2×10-10이며 Y를 혼입하지 않는 경우에 비교해서 1/100이다. Zr중에 1at% 정도 Sc, La를 첨가했을 때도 누설 전류가 저하하여 5MV/cm로 각각 4×10-10A가 되었다. 비유전율은 Y,Sc,La 첨가의 경우 각각 23,24,24이다.
[실시예 7]
ZrO2와 마찬가지로 200Å를 모체로 해도 같은 효과를 얻을 수 있다. Y,Sc,La를 1at% 정도 첨가한 HfO2의 경우, 600℃ N2중에서 1시간 동안 열처리 한후 0.1mm25MV/cm의 경우 10-10A, 5×10-10A 6×10-10이며, HfO2무첨가의 경우 1.2×10-7A인 것과 비교해서 1/200-1/300이다. 비유전율이 각각 25,26,26이다.
[실시예 8]
TiO2인 경우도 Y,Sc,La의 첨가 효과가 크고, TiO2200Å를 모체로 해서 1at% 첨가한 경우 600℃ N2중에서 1시간 동안 열처리 한후 0.1mm2, 5MV/cm 일때 각각 1×10-9A, 3×10-10A, ×10-9A이며, 무첨가의 경우에 비해 1/22-1/1000로 감소했다.
비유전율은 Y,Sc,La 첨가에 대해 32,33,35이며 무첨가의 38에 비교하여 10-20% 감소했다. 따라서 누설 전류의 절감 효과가 대단히 크다. 이어서 제5도를 참조하여 전술한 유전체 절연막의 실시예를 이용한 스택 캐패시터 셀을 지닌 DRAM의 제1이용예를 제조하는 공정에 관하여 설명한다. 이 이용예로는 탄타륨 산화물중에 지르코늄 산화물을 포함한 유전체 절연막을 CVD법으로 형성한 경우에 대해 설명한다.
먼저 제5a도에 나타낸 바와같이 비저항 10Ωcm를 가지고 표면이(100)면인 P형 실리콘 기판(5)상에 소자 간 분리를 행하기 위한 열산화막을 형성하고 그후 게이트 산화막이 되는 얇은 열산화막(9)을 형성하고 이어서 게이트 전극이 되는 제1n+형 폴리 Si막(11)을 형성한 후, 통상의 사진 식각을 해서 패터닝을 한다. 그후 전술한 게이트에 대해 자기 정합적으로 이온 주입법에 의해 n-형층(13)을 형성한다. 우선 5c도에 나타낸 바와같이 전면에 제2n+형 폴리 Si막(19)을 형성한다.
그후 제5d도에 나타낸 바와같이 통상의 사진식각 공정을 거쳐 n+형 폴리 Si막(19)을 원하는 패턴으로 패터닝 한다. 그후 캐패시터 절연막으로서 탄타륨 산화물중에 지르코늄 산화물을 포함한 절연막(21)을 펜타에톡시 탄타륨 및 테트라에톡시 지르코늄의 열분해에 의한 CVD법으로 두께 200Å로 형성한다.
마지막으로 제5e도에 나타낸 바와같이 캐패시터 전극으로 되는 제3n+형 폴리 Si막(23)을 전면에 형성한 후 통상의 사진식각 공정을 거쳐 패터닝 함으로써 메모리셀을 완성한다.
이 이용예에 따르면 탄타륨과 지르코늄 산화물을 함께 포함한 CVD 고유전체 절연막에 의해서 절연 특성을 현저히 향상시킴으로써 소자의 신뢰성을 크게 향상시킬 수 있다.
제6도는 제5도의 이용예에 의해서 형성된 캐패시터(a)와 탄타륨 산화물만으로 구성된 CVD 고유전체 절연막으로 이루어진 종래의 캐패시터에 있어서 I-V 특성을 비교한 결과를 표시한 특성도이다.
이 도면에서 볼수 있듯이 본 발명에 의하여 누설 전류가 감소한다.
다음에 제7도를 참조하여, 전술한 유전체 절연막의 실시예를 이용한 스택 캐패시터 셀을 지닌 DRAM의 제2이용예의 제조 공정에 관해서 설명한다. 먼저 제7a도에 나타낸 바와같이, 비저항 10Ω.cm이고 표면이 (100)면인 P형 실리콘 기판(30)상에 소자분리를 행하기 위한, 예를들면, 열산화막(31)을 선택적으로 형성하며 그후 게이트 산화막으로 되는 얇은 열산화막(33)을 형성하고, 이어서 게이트 전극으로 되는 제1n+형 폴리 Si막(35)을 형성한후, 통상의 사진식각 공정을 거쳐 패터닝을 행한다. 그후 전술한 게이트에 대해 자기 접합적으로 이온주입법에 의해서 n-형층(37)을 형성한다. 그후 제7b도에 나타낸 바와같이 두꺼운 CVD 산화막(39)을 전면에 형성한뒤 통상의 사진식각 공정을 거쳐 전술한 n-형층(37)의 일부가 접속된 개구부(41)를 형성한다.
다음에 전면 제n+형 폴리 Si막(43)을 형성하며, 그위에 텅스텐막(45)을 스퍼터링법으로 형성한후 통상의 사진식각 공정을 거쳐 패터닝 한다. 그후에 이 텅스텐막(45)상에 얇은 텅스텐 산화막(WO2)(47)을 제2절연막으로서 형성한뒤, 그위에 제1절연막으로서 Ta2O5중에 Zr를 포함한 유전체 절연막(49)을 CVD법에 의해서 형성한다.
즉, 여기서 제2절연막(47)은 제1절연막(49)보다 높은 유전율을 가지는 것이다. 얇은 텅스텐 산화막(WO2)(47)은 300℃정도의 산소 분위기에 접촉 시킴으로써 형성해도 좋고, 혹은 기타의 방법으로 해도 된다. 또한, 전술한 Ta2O5(49)은 CVD법 반응성 스퍼터링법중 어느쪽을 이용해도 좋고 또는 기타의 방법으로 해도 된다.
마지막으로 제7e도에 나타낸 바와같이 캐패시터 전극으로 되는 제2텅스텐막(51)을 전면에 형성한뒤, 통상의 사진식가 공정을 거쳐 패터닝함으로써 도면에 표시한 것처럼 메모리셀을 완성한다. 이상과 같은 제2이용예의 효과를 설명하면 다음과 같다.
Ta2O5/W 계면에 Ta2O5절연막(제1절연막)(11)보다 유전율이 높은 텅스텐 산화막(제2절연막)(10)을 형성한 경우와, 그렇지 않고 Ta2O5만으로 구성된 종래법에 의한 경우의 스택 캐패시터의 누설 전류 특성을 비교했다.
제8도는 그 비교 데이터이다.
도면에서 볼수 있듯이 본 실시예에서는 종래예와 비교해서 절연막의 누설 전류가 감소한다. 한편 이 경우, 텅스텐 산화막의 형성에 따른 패 캐패시턴스는 별로 증가하지 않는다. 이는 텅스텐 산화막의 유전율이 크기 때문이다. 텅스텐 산화막으로서는 WO2,WO3등이며, WO2의 유전율이 약40으로 크다. Ta2O2/WO22층 절연막 구조를 제9도에 나타낸 바와같은 2개의 직렬 캐패시터로 구성하여, WO2막의 두께와 Ta2O5막의 두께의 비율에 대한 전체 캐패시턴스의 관계를 참작하면 제10도에 나타낸 바와같다.
다만, 종축 캐패시터는 Ta2O5막만의 경우를 1로 보아 규격화 했다.
이에서 볼수 있듯이, 보다 유전율이 큰 WO2를 계면에 형성하더라도 전체의 캐패시턴스는 그다지 저하하지 않는다. 그러므로 본 이용예에 따르면 유전율이 높고 누설 전류가 작은 캐패시터를 제공할 수 있다. 이이용예는 Ta2O5텅스텐 산화막 구조를 통하여 설명했는데 이에 한정되지 않고 기타를 절연 재료를 사용할 수 있다.
예를들어 유전율이 큰 티타늄 산화막을 계면에 형성하여 Ta2O5티타늄 산화막 구조로 할수 있다. 또한, 본 실시예에 나타낸 바와같은 스택 캐패시터에 한정되지 않고 일반적으로 실리콘 혹은 금속전극상에 있어서 천이 금속산화막을 지닌 경우에도 할수 있다. 요약하면 본 발명의 실시예에 따르면, 유전체로서 사용되는 금속 고유전율 산화물 중에 이온가수가 1작은 이종금속원소를 첨가하여 모체가 되는 금속산화물중의 누설전류를 대폭 감소시킬 수 있다.
따라서 소면적, 대용량이고, 동시에 누설전류가 적고 VLSI칩등을 구성하는데 적절한 캐패시터를 제공할 수 있다. 또한 본 실시예의 제1이용예에 따르면 누설 전류가 적은 고유전체 절연막을 단차 피복성이 좋도록 형성할 수 있다.
그러므로 우수한 특성을 지닌 반도체 장치를 제공할 수 있다. 또한 본 실시에의 제2이용예에 따르면, 천이 금속산화막과 전극 계면에 유전율이 더욱 큰 절연막층을 설치함으로써 캐패시턴스가 별로 저하되지 않고 동시에 누설 전류가 적은 캐패시터를 제공할 수 있다. 이로써 높은 신뢰성을 지닌 고집적 반도체 소자를 제공할 수 있다.
본 발명의 범위를 벗어 남이 없이 다양한 변형이 가능하다.

Claims (14)

  1. 모체 금속산화물의 이온화 상태의 정(+)의 전하가 수보다. 1적은 이온화 상태의 정(+)의 전하가 수를 가진 이종 금속원자가 첨가된 금속산화물로 구성된 것을 특징으로 하는 유전체 절연막.
  2. 제1항에 있어서, 첨가된 이종 금속원자의 첨가량이 금속산화물을 구성한 금속의 5원자% 미만인 것을 특징으로 하는 유전체 절연막.
  3. 제1항에 있어서, 전술한 금속산화물이 Ta2O5,Nb2O2중 하나이고, 전술한 첨가된 이종 금속원자가 Zr,Hf중 적어도 하나인 것을 특징으로 하는 유전체 절연막.
  4. 제1항에 있어서, 전술한 금속산화막이 Zr2O5, Hf2O5, Ti2O5중 하나이고, 전술한 첨가된 이종 금속원자가 So,Y,La중 적어도 하나인 것을 특징으로 하는 유전체 절연막.
  5. 천이 금속산화물과 전술한 천이 금속산화물의 이온화 상태 정(+)의 전하수 보다, 1적은 이온화 상태 정(+)의 전하수를 가지고 미리 결정된 1종류의 이온가수를 가진 이종 금속원자의 산화물을 함께 포함한 절연막을 화학 기상성장법에 의해서 형성하는 것을 특징으로 하는 유전체 절연막의 제조방법.
  6. 제5항에 있어서, 전술한 천이금속이 Ta이고, 전술한 이종 금속원소가 Zr인 것을 특징으로 하는 유전체 절연막의 제조방법.
  7. 실리콘 기판상에 게이트 산화막으로서 열산화막을 형성하며, 전술한 게이트 산화막상에 게이트 전극으로서 폴리 실리콘 막을 형성하며, 전술한 실리콘 기판에 이온 주입법에 의하여 전술한 게이트 전극에 대한 확산층을 형성하며 전술한 게이트 전극이 형성된 실리콘 기판상에 전술한 확산층과 접속된 개구부를 가진 CVD산화막을 형성하며, 전술한 CVD산화막의 개구부상에 폴리 실리콘막을 형성하며, 천기 금속산화물과, 전술한 천이 금속산화물의 이온화 상태에 있어서의 정(+)의 전하수보다 1적은 이온화 상태에 있어서의 정(+)의 전하수를 가지고 미리 결정된 1종류의 이온화수를 가진 이종 금속원소의 산화물을 함께 포함한 절연막을 화학 기상성장법에 의해서 형성하며, 캐패시터 전극으로서 전술한 절연막상에 폴리 실리콘막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제7항에 있어서, 전술한 천이 금속이 Ta이고, 전술한 이종 금속원자가 Zr인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 전술한 아래쪽 전극상에 형성된 제1절연막, 전술한 제1절연막은 전술한 금속산화물의 이온화 상태에 있어서의 정(+)의 전하수 보다 1적은 이온화 상태에 있어서의 정(+)의 전하수를 가지고, 미리 결정된 1종류의 이온가수를 가진 이종 금속원소가 첨가된 금속산화물로 구성된 반도체 기판상에 형성된 아래쪽 전극과, 전술한 제1절연막과 아래쪽 전극과의 사이 및 전술한 제1절연막과 위쪽 전극과의 사이중 어느쪽이든 한쪽에 설치된 제2절연막, 전술한 제2절연막은 전술한 제1절연막보다 유전율이 높은 금속산화물로 구성된 전술한 제1절연막 위에 형성된 위쪽 전극으로 구성된 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 전술한 제1절연막이 Zr이 첨가된 Ta2O5이고 위쪽 및 아래쪽 전극이 W이고, 제2절연막이 텅스텐 산화막인 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 전술한 제1절연막이 Zr이 첨가된 Ta2O5이고 위쪽 및 아래쪽 전극이 Ti이고, 제2절연막이 티타늄 산화막인 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서, 전술한 위쪽 또는 아래쪽 전극이 산소가 첨가된 도전성 금속화합물인 것을 특징으로 하는 반도체 장치.
  13. 제9항에 있어서, 전술한 위쪽 및 아래쪽 전극이 Ti,Zr.Hf,Nb,Ta의 질화물, 붕화물, 탄화물, 규화물 또는 W,Mo의 규화물, 질화물중 적어도 하나로 구성된 것을 특징으로 하는 반도체 장치.
  14. 제9항에 있어서, 첨가된 이종 금속원소의 첨가량이, 전술한 제1절연막을 구성한 천이 금속의 5원자% 미만인 것을 특징으로 하는 반도체 장치.
KR1019890002719A 1988-03-04 1989-03-04 반도체 장치 및 그 제조방법 KR920010201B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP63-049733 1988-03-04
JP?63-49733 1988-03-04
JP63049733A JPH01225148A (ja) 1988-03-04 1988-03-04 誘電体薄膜及びその製造方法
JP63322064A JPH02168664A (ja) 1988-12-22 1988-12-22 半導体装置の製造方法
JP?63-322064 1988-12-22
JP63-322064 1988-12-22

Publications (2)

Publication Number Publication Date
KR890015416A KR890015416A (ko) 1989-10-30
KR920010201B1 true KR920010201B1 (ko) 1992-11-21

Family

ID=26390179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890002719A KR920010201B1 (ko) 1988-03-04 1989-03-04 반도체 장치 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR920010201B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100494322B1 (ko) * 1999-12-22 2005-06-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100351056B1 (ko) * 2000-06-27 2002-09-05 삼성전자 주식회사 선택적 금속산화막 형성단계를 포함하는 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR890015416A (ko) 1989-10-30

Similar Documents

Publication Publication Date Title
US5189503A (en) High dielectric capacitor having low current leakage
KR100333161B1 (ko) 전극사이에서향상된절연성을갖는반도체기억장치및그의제조방법
US4959745A (en) Capacitor and method for producing the same
US5641702A (en) Method of making semiconductor integrated-circuit capacitor
KR100200060B1 (ko) 높은 캐패시턴스 값을 지니는 탄탈 산화물 캐패시터
US7038263B2 (en) Integrated circuits with rhodium-rich structures
KR20040060443A (ko) 반도체 소자의 커패시터 및 그 제조방법
JPS60153158A (ja) キャパシタ誘電体膜の製造方法
JP2829023B2 (ja) 半導体集積回路用キャパシタ
US6235594B1 (en) Methods of fabricating an integrated circuit device with composite oxide dielectric
KR100947064B1 (ko) 반도체 장치의 커패시터 및 이를 구비하는 메모리 장치
JPH04366504A (ja) 誘電体薄膜
US6548854B1 (en) Compound, high-K, gate and capacitor insulator layer
JP3323607B2 (ja) 半導体記憶装置の製造方法
KR920010201B1 (ko) 반도체 장치 및 그 제조방법
JPH0513706A (ja) 半導体装置
JPH0687490B2 (ja) 薄膜コンデンサおよびその製造方法
JPH0982915A (ja) 半導体装置の製造方法
US6214661B1 (en) Method to prevent oxygen out-diffusion from BSTO containing micro-electronic device
US20010013616A1 (en) Integrated circuit device with composite oxide dielectric
KR100293721B1 (ko) 탄탈륨 산화막을 유전막으로 갖는 캐패시터 제조방법
JP2000307069A (ja) 半導体装置の製造方法
KR102674344B1 (ko) 높은 일함수 산화물반도체 중간층을 이용한 낮은 누설전류 및 높은 전기용량의 커패시터 제작 방법 및 이에 의해 제조된 커패시터
WO2024070800A1 (ja) 半導体装置の製造方法および半導体装置
KR100376987B1 (ko) 반도체소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031030

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee